DE102006010506B3

DE102006010506B3 - Speicher-Schaltkreis-Anordnung und Verfahren zum Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays

Info

Publication number: DE102006010506B3
Application number: DE200610010506
Authority: DE
Inventors: Zeev Cohen; Eduardo Maayan; Volker Pissors
Original assignee: Infineon Technologies AG; Qimonda Flash GmbH; Spansion Israel Ltd
Current assignee: Qimonda AG; Spansion Israel Ltd
Priority date: 2006-03-07
Filing date: 2006-03-07
Publication date: 2007-06-06
Anticipated expiration: 2026-03-08

Abstract

Eine Speicher-Schaltkreis-Anordnung weist ein Speicherzellen-Array auf mit einer Mehrzahl von Speicherzellen. Ein Speicher-Lese/Verifizierungs-Steuerungs-Schaltkreis steuert eine Lese-Operation und/oder eine Verifizierungs-Operation auf eine oder eine Mehrzahl von Speicherzellen des Speicherzellen-Arrays. Der Speicher-Lese/Verifizierungs-Steuerungs-Schaltkreis ist eingerichtet zum Lesen und/oder Verifizieren des Zustands einer jeden Speicherzelle des Speicherzellen-Arrays gemäß der Lese- und/oder Verifizierungs-Anweisungs-Information auf Speicherzellen-Ebene.

Description

Die Erfindung betrifft eine Speicherzellen-Schaltkreis-Anordnung und ein Verfahren zum Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays.

Moderne nicht-flüchtige Massenspeicher in NAND-Architektur wie auch in NOR-Architektur stellen immer höhere Speicherkapazitäten und Leistungsfähigkeit bei niedrigem Energieverbrauch bereit. Jedoch besteht ein kontinuierlicher Bedarf an der Verbesserung der nicht-flüchtigen Massenspeicher hinsichtlich aller drei oben genannter Aspekte. Um diese oben beschriebenen drei Leistungsmerkmale zu verbessern, welche für den Markt hoch relevant sind, sind in dem Design und in dem Layout von Speicherzellen-Arrays Innovationen erforderlich.

In einem herkömmlichen Flash-Speicherzellen-Array wird, wenn der Zustand der Speicherzellen in dem Speicherzellen-Array geändert wird, der Zustand der Speicherzellen üblicherweise während des Zustands-Änderungsprozesses mehrfach gelesen, um sicherzustellen, dass der gewünschte Zustand der jeweiligen Speicherzelle erreicht ist. Insbesondere bewirkt jede Leseoperation, beispielsweise jede Lösch-Verifizierungs-Operation oder jede Programmierungs-Verifizierungs-Operation einen Stromfluss durch das Speicherzellen-Array und die üblicherweise vorgesehenen Erfass-Verstärker (Sense Amplifier, SA). Dieser Stromfluss trägt zu dem ungewünschten Energieverbrauch des Typs bei, der den Flash-Speicher enthält. In Flash-Speichern mit einem großen Speichervolumen, beispielsweise in Flash-Speichern mit einer Speicherkapazität von 512 MB und mehr wird eine hohe Anzahl von zugehörigen Erfass-Verstärkern bereitgestellt. Beispielsweise werden 64 bis 256 Erfass-Verstärker auf dem Chip vorgesehen und werden gleichzeitig betrieben.

Aus der DE 43 09 814 A1 ist eine nichtflüchtige Halbleiterspeichervorrichtung bekannt, die umfasst: mehrere Speicherzellen zum elektrischen erneuten Einschreiben von Daten; einen Programmier- und Löschabschnitt zur Ausführung von Datenschreibprogrammen und Datenlöschvorgängen für die Speicherzellen; einen Prüfabschnitt zur Unterscheidung, ob ein Datum in eine der Speicherzellen ordnungsgemäß eingeschrieben bzw. gelöscht wird, immer dann, wenn Daten in die Speicherzellen eingeschrieben bzw. gelöscht werden; und einen automatischen Steuerabschnitt zum Freischalten des Programmier- und Löschabschnitts.

8 zeigt ein Prozess-Ablaufdiagramm 800, in welchem eine Programmier-Operation eines Flash-Speicherzellen-Arrays gemäß dem Stand der Technik dargestellt ist.

Wie in dem Prozess-Ablaufdiagramm 800 in 8 dargestellt ist, wird, nachdem die Programmierungs-Operation gestartet wurde (Schritt 801), ein Wort-Index "w" auf den Wert "1" gesetzt (Schritt 802) und ein Programmierpuls-Index "i" wird ebenfalls auf den Wert "1" gesetzt (Schritt 803).

In einem ersten Programmierschritt wird ein erster Programmierpuls zum Programmieren der Speicherzellen des Speicherzellen-Worts "w" mittels der Programmier-Steuereinheit bereitgestellt (Schritt 804), so dass die Speicherzellen des Worts "w" des Speicherzellen-Arrays mit einem elektrischen Spannungspuls versorgt wird, welche vorgesehen ist zum Programmieren der Speicherzellen gemäß einer vorgegebenen Programmier-Anweisung.

Nachdem der erste Programmierpuls für das Wort "w" (im Allgemeinen der i-te) abgeschlossen wurde, wird ein Verifizierungs-Lese-Schritt auf das Speicherzellen-Wort "w" in der i-ten Iteration ausgeführt, wie in Schritt 805 gezeigt.

Dann wird ermittelt, ob alle Speicherzellen des Speicherzellen-Worts "w" in ausreichender Weise programmiert worden sind, in anderen Worten wird ermittelt, ob alle Speicherzellen des Speicherzellen-Worts "w" einem vorgegebenen Programmier-Kriterium genügen. Beispielsweise wird ermittelt, ob jede der Speicherzellen des Speicherzellen-Worts "w" die gewünschte jeweilige Schwellenspannung aufweist (Ermittlungsschritt 806).

In dem Fall, dass nicht alle Speicherzellen des Speicherzellen-Worts "w" endgültig programmiert sind ("Nein" in Schritt 806), d.h. in dem Fall, dass sie nicht die jeweils gewünschte Schwellenspannung aufweisen, wird ein zusätzlicher Programmierpuls bereitgestellt, was in 8 mittels einer neuen Programmierpuls-Iteration für das Speicherzellen-Wort "w" dargestellt ist und was in dem Prozess-Fluss implementiert ist, in dem der Programmierpuls-Index "i" um den Wert "1" erhöht wird (Schritt 807) und danach zu Schritt 804 zurückgekehrt wird, in welchem der i-te Programmierpuls für das Speicherzellen-Wort "w" bereitgestellt wird.

Das iterative Bereitstellen eines Programmierpulses und eine jeweilige nachfolgende Verifizierungs-Lese-Operation wird so lange wiederholt bis alle Speicherzellen des Speicherzellen-Worts "w" programmiert sind, in anderen Worten, bis alle Speicherzellen des Speicherzellen-Worts "w" das vordefinierte Programmier-Kriterium erfüllen.

Wenn alle Speicherzellen des Speicherzellen-Worts "w" im Schritt 806 als programmiert bewertet werden ("Ja" in Schritt 806) wird ein anderer Ermittlungsschritt durchgeführt (Schritt 808), in dem ermittelt wird, ob alle Speicherzellen des Speicherzellen-Arrays programmiert worden sind. Wenn noch nicht alle Speicherzellen programmiert worden sind ("Nein" in Schritt 808) wird die Programmier-Operation für das nächste Speicherzellen-Wort "w + 1" in dem Speicherzellen-Array durchgeführt, was in 8 mittels eines Erhöhens des Speicherzellen-Wort-Index "w" um den Wert "1" dargestellt ist (Schritt 809) und der Prozess-Fluss wird fortgeführt in Schritt 803, in dem der Programmierpuls-Index "i" auf den Wert "1" zurückgesetzt wird für den einen oder die Mehrzahl neuer Programmierpulse für die Speicherzellen des neuen Speicherzellen-Worts "w".

Wenn alle Speicherzellen programmiert wurden ("Ja" in Schritt 808) ist die Programmier-Operation abgeschlossen und wird in Schritt 810 beendet.

Es ist anzumerken, dass bei der herkömmlichen Verifizierungs-Lese-Operation alle Speicherzellen eines Speicherzellen-Worts "w" gelesen werden, unabhängig davon, ob eine oder eine Mehrzahl von Speicherzellen dieses Speicherzellen-Worts "w" schon erfolgreich programmiert wurden oder nicht. Dies führt zu einem ungewünschten hohen Energieverbrauch bei Lese-Operationen.

Daher besteht ein Bedürfnis in einer verbesserten Speichereinrichtungs-Architektur und einem zugehörigen Verfahren zum Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays, welches weniger Energieverbrauch benötigt.

Gemäß Ausführungsbeispielen der Erfindung werden eine neue Speicher-Schaltkreis-Anordnung und ein Verfahren zum verbesserten Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays bereitgestellt, bei welchen Energieverbrauch eingespart wird.

Die Speicher-Schaltkreis-Anordnung und das Verfahren zum verbesserten Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays können derart eingerichtet sein, dass nur diejenigen Speicherzellen gelesen und/oder verifiziert werden, welche noch nicht den gewünschten Speicherzellen-Zustand aufweisen, allgemein, welche noch immer gelesen und/oder verifiziert werden müssen gemäß einer Speicherzellen-Lese- und/oder Speicherzellen-Verifizierungs-Anweisung.

In einem Ausführungsbeispiel der Erfindung weist die Speicher-Schaltkreis-Anordnung ein Speicherzellen-Array auf mit einer Mehrzahl von Speicherzellen und einem Speicher-Lese-Verifizierungs-Steuerungs-Schaltkreis zum Steuern einer Lese-Operation und/oder Verifizierungs-Operation auf eine oder eine Mehrzahl von Speicherzellen des Speicherzellen-Arrays, wobei der Speicher-Lese/Verifizierungs-Steuerungs-Schaltkreis eingerichtet ist zum Lesen und/oder Verifizieren des Zustands einer jeden Speicherzelle des Speicherzellen-Arrays gemäß einer Lese- und/oder Verifizierungs-Anweisungs-Information auf Speicherzellen-Ebene.

In einem Ausführungsbeispiel der Erfindung wird ein Verfahren zum Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays bereitgestellt. Eine Lese- und/oder Verifizierungs-Instruktions-Information identifiziert die Speicherzellen des Speicherzellen-Arrays, welche gelesen und/oder verifiziert werden sollen, auf Speicherzellen-Ebene. Die identifizierten Speicherzellen des Speicherzellen-Arrays werden gelesen und/oder verifiziert gemäß der Anweisungs-Information.

Ferner weist eine beispielhafte Flash-Speicher-Schaltkreis-Anordnung ein Flash-Speicherzellen-Array auf, welches eine Mehrzahl von Flash-Speicherzellen enthält. Ein Flash-Speicher-Lese/Verifizierungs-Steuerungs-Schaltkreis steuert eine Lese- und/oder eine Verifizierungs-Operation auf eine oder eine Mehrzahl von Speicherzellen des Speicherzellen-Arrays. Der Speicher-Lese/Verifizierungs-Steuerungs-Schaltkreis ist eingerichtet zum Lesen und/oder Verifizieren des Zustands einer jeden Speicherzelle des Speicherzellen-Arrays gemäß einer Bit-Ebenen-Maske, welche Bits enthält. Jedes Bit der Bit-Ebenen-Maske ist einer jeweiligen Speicherzelle des Speicherzellen-Arrays zugeordnet. Jedes Bit repräsentiert die Information, ob der Zustand der zugehörigen Speicherzelle gelesen und/oder verifiziert werden soll oder nicht. Ein Speicherbereich speichert die Bits der Bit-Ebenen-Maske.

Gemäß einem Aspekt der Erfindung weist die Speicherzellen-Anordnung eine Ermittlungs-Einheit auf zum Ermitteln derjenigen Speicherzellen, auf die die Lese-Operation und/oder Verifizierungs-Operation ausgeführt werden sollen.

Ferner kann die Lese- und/oder Verifizierungs-Anweisungs-Information eine Bit-Ebenen-Maske sein, welche Bits enthält, wobei jedes Bit der Bit-Ebenen-Maske einer jeweiligen Speicherzelle des Speicherzellen-Arrays zugeordnet ist und wobei jedes Bit die Information repräsentiert, ob der Status der zugehörigen Speicherzelle gelesen und/oder verifiziert werden soll oder nicht. Diese Ausgestaltung der Erfindung ermöglicht ein sehr einfaches und schnelles Anweisen des Speicherzellen-Lese/Verifizierungs-Steuerungs-Schaltkreises, ob die Speicherzellen gelesen und/oder verifiziert werden sollen oder nicht und entsprechend, welche Komponenten des Speicher-Lese/Verifizierungs-Steuerungs-Schaltkreises aktiviert werden sollen und welche deaktiviert werden sollen.

Gemäß einem anderen Ausführungsbeispiel der Erfindung weist die Speicher-Schaltkreis-Anordnung ferner einen Speicherbereich auf zum Speichern der Lese- und/oder Verifizierungs-Anweisungs-Information, wobei der Speicherbereich als ein Direktzugriffsspeicher implementiert sein kann, beispielsweise als statischer Direktzugriffsspeicher (static random access memory, SRAM). Es ist jedoch anzumerken, dass jede andere Art von Speicher zum Speichern der Lese- und/oder Verifizierungs-Anweisungs-Information verwendet werden kann, beispielsweise ein nicht-flüchtiger Speicher, wie beispielsweise ein Flash-Speicher, beispielsweise ein Floating-Gate-Speicher oder ein Nitrided Read Only Memory (NROM), ein magnetoresistiver Direktzugriffsspeicher (magnetoresistive random access memory, MRAM), ein Phasen-Änderungs-Speicher (phase change memory, PCM), ein ferroelektrischer Direktzugriffsspeicher (ferroelectric random access memory, FeRAM) oder ein dynamischer Direktzugriffsspeicher (dynamic random access memory, DRAM). Das Speichern der Lese- und/oder Verifizierungs-Anweisungs-Information hat den Vorteil, dass die Lese- und/oder Verifizierungs-Anweisungs-Information mehrfach gelesen werden kann und auch verändert werden kann, womit eine effiziente Vorgehensweise bereitgestellt wird eines bit-weisen Anpassens der Lese- und/oder Verifizierungs-Anweisungs-Information an den jeweiligen aktuellen Zustand des Speicherzellen-Arrays.

Gemäß einem anderen Aspekt der Erfindung ist eine Mehrzahl von Verstärker-Schaltkreisen vorgesehen, welche mit den Speicherzellen des Speicherzellen-Arrays gekoppelt sind zum Verstärken der aus den Speicherzellen ausgelesenen Signale. In einem Ausführungsbeispiel der Erfindung sind die Verstärker-Schaltkreise Erfass-Verstärker-Schaltkreise (Sense Amplifier), wobei jeder Erfass-Verstärker-Schaltkreis einer Speicherzelle oder einer vorgegebenen Anzahl von Speicherzellen in dem Speicherzellen-Array zugeordnet ist.

Die Speicherzellen können in Spalten und Zeilen innerhalb des Speicherzellen-Arrays angeordnet sein, wobei jeder Verstärker-Schaltkreis jeweils allen Speicherzellen einer Zeile oder allen Speicherzellen einer Spalte zugeordnet sein kann, alternativ, einer vorgegebenen Anzahl (Mehrzahl) von Speicherzellen einer vorgegebenen Anzahl (Mehrzahl) von Zeilen oder einer vorgegebenen Anzahl (Mehrzahl) von Speicherzellen einer vorgegebenen Anzahl (Mehrzahl) von Spalten, beispielsweise einer jeweiligen vorgegebenen Seite von Speicherzellen.

Gemäß einem anderen Aspekt der Erfindung weist die Speicher-Schaltkreis-Anordnung ferner eine Mehrzahl von Speicherelementen auf, wobei jedes Speicherelement einem Verstärker-Schaltkreis zugeordnet ist, wobei jedes Speicherelement einen Teil der Lese- und/oder Verifizierungs-Anweisungs-Information auf Speicherzellen-Ebene speichert.

Die Speicherelemente können als Latches oder als Flipflops ausgebildet sein. Gemäß diesem Ausführungsbeispiel der Erfindung wird eine einfache und kostengünstige Realisierung bereitgestellt, mittels welcher eine unmittelbare Steuerung des jeweiligen Verstärker-Schaltkreises in nicht-flüchtiger Weise erreicht wird, d.h. die Steuersignale auf den jeweiligen Steuerleitungen des Datenbusses müssen nicht während der gesamten Operation auf High-Spannungspegel sein.

Die Speicher-Schaltkreis-Anordnung kann als eine Flash-Speicher-Schaltkreis-Anordnung ausgebildet sein, wie beispielsweise einem Floating-Gate-Speicher oder einem Nitrided-Nur-Lese-Speicher (nitrided read only memory, NROM), als ein magnetoresistiver Direktzugriffsspeicher (magnetoresistive random access memory, MRAM), als ein Phasen-Änderungs-Speicher (phase change memory, PCM), oder als ein ferroelektrischer Direktzugriffsspeicher (ferroelectric random access memory, FeRAM).

Die Flash-Speicher-Schaltkreis-Anordnung kann somit als NROM (nitrided read only memory)-Flash-Speicher-Schaltkreis-Anordnung eingerichtet sein, in anderen Worten können die Speicherzellen der Speicherzellen-Anordnung in dieser Ausgestaltung der Erfindung NROM-Speicherzellen sein.

Allgemein ist die Erfindung anwendbar auf jede beliebige Speicherzellen-Anordnung, in der der Zustand der Speicherzellen des Speicherzellen-Arrays der Speicherzellen-Anordnung ermittelt werden soll und in der, ohne die Erfindung, alle Speicherzellen der Gruppe von Speicherzellen gelesen und/oder verifiziert würden, ohne dass berücksichtigt würde, welche Speicherzellen schon programmiert worden sind, allgemein, welche Speicherzellen schon ein vorgegebenes Kriterium erfüllen.

Gemäß einem Aspekt des Verfahrens zum Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays weist das Verfahren folgende Schritte auf

a) Ausführen eines Programmier-Schritts auf die Speicherzellen des Speicherzellen-Arrays gemäß einer Programmier-Anweisung;
b) Ausführen eines Verifizierungs-Schritts auf die Speicherzellen des Speicherzellen-Arrays, womit diejenigen Speicherzellen ermittelt werden, welche in dem Programmier-Schritt ausreichend programmiert wurden;
c) Speichern der ermittelten Speicherzellen in der Lese- und/oder Verifizierungs-Anweisungs-Information;
d) Ausführen eines zusätzlichen Programmier-Schritts auf die Speicherzellen des Speicherzellen-Arrays gemäß der Programmier-Anweisung;
e) Ausführen eines zusätzlichen Lese- und/oder Verifizierungs-Schritts auf die Speicherzellen des Speicherzellen-Arrays nur auf diejenigen Speicherzellen, welche noch nicht ausreichend programmiert wurden gemäß der Lese- und/oder Verifizierungs-Anweisungs-Information, womit diejenigen Speicherzellen ermittelt werden, welche in dem zusätzlichen Programmierschritt ausreichend programmiert worden sind.

Gemäß einem anderen Aspekt der Erfindung werden die oben dargestellten Schritte d) und e) wiederholt durchgeführt und die Lese- und/oder Verifizierungs-Anweisungs-Information wird nach jedem Lese- und/oder Verifizierungs-Schritt aktualisiert.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
Es zeigen
1 einen Bereich eines Speicherzellen-Arrays gemäß einem Ausführungsbeispiel der Erfindung;
2 einen anderen Bereich des Speicherzellen-Arrays der Speicher-Schaltkreis-Anordnung gemäß einem Ausführungsbeispiel der Erfindung;
3 ein Prozess-Ablaufdiagramm, in welchem eine Programmier-Operation gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist;
4 einen ersten Teil eines Prozess-Ablaufdiagramms für eine Programmier-Operation gemäß einem Ausführungsbeispiel der Erfindung;
5 einen zweiten Abschnitt eines Prozess-Ablaufdiagramms für eine Programmier-Operation gemäß einem Ausführungsbeispiel der Erfindung;
6 eine zweite Speicher-Schaltkreis-Anordnung gemäß einem Ausführungsbeispiel der Erfindung;
7 eine Speicher-Schaltkreis-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung;
8 ein Blockdiagramm, in dem der Prozess-Ablauf einer Programmier-Operation einer Speicherzellen-Anordnung gemäß dem Stand der Technik dargestellt ist.
In den Figuren werden gleiche oder ähnliche Elemente mit identischen Bezugszeichen versehen, wenn es nicht anders erläutert wird. Die Figuren zeigen einige relevante Aspekte der bevorzugten Ausführungsbeispiele und sind nicht maßstabsgetreu.
1 zeigt ein Blockdiagramm 100, in dem ein Teil einer Speicher-Schaltkreis-Anordnung dargestellt ist. Der Teil der Speicher-Schaltkreis-Anordnung, welcher in 1 gezeigt ist, weist ein Speicherzellen-Array 101 auf mit einer Vielzahl von NROM-Speicherzellen 102, welche als Nitrided-Nur-Lese-Speicher (nitrided read only memory, NROM)-Zellen 102 eingerichtet sind, wobei die Speicherzellen 102 in Zeilen 103 und Spalten 104 angeordnet sind, wobei im Folgenden alle NROM-Speicherzellen 102 einer Spalte 104 ein Speicherzellen-Wort "w" bilden.
Die NROM-Speicherzellen 102 einer Zeile 103 sind jeweils mit einem Lese-Schaltkreis 105 mittels Leseleitungen 106 gekoppelt. Der Lese-Schaltkreis 105 ist mit einer Vielzahl von Erfass-Verstärkern 107 mittels Erfass-Verstärker-Leitungen 108 verbunden, wobei jeder der Erfass-Verstärker 107 jeweils gekoppelt ist mit den NROM-Speicherzellen 102 einer jeweiligen Zeile 103 mit einem jeweiligen ersten seiner Eingänge und mit einem jeweiligen zweiten Eingang mit einer Referenz-Einheit, welche einen Referenz-Strom bereitstellt.
Die Erfass-Verstärker 107 sind mittels ihres jeweiligen Ausgangs an einen Datenbus 109 mittels Datenbus-Leistungen 110 gekoppelt.
Ferner ist ein Speicherbereich 111 mit dem Lese-Schaltkreis 105 gekoppelt zum Speichern der Bit-Ebenen-Maske, wie im Folgenden noch näher erläutet wird.
2 zeigt den Speicherbereich 111 zum Speichern der Bit-Ebenen-Maske im Detail. Gemäß diesem Ausführungsbeispiel der Erfindung weist der Speicherbereich 111 einen statischen Direktzugriffsspeicher (static random access memory, SRAM) 201 auf, wobei eine Mehrzahl von SRAM-Zellen vorgesehen ist, wobei die Anzahl von SRAM-Zellen in dem SRRM-Zellen-Array 201 der Anzahl von NROM-Speicherzellen 102 in dem Speicherzellen-Array 101 entspricht. Jede SRAM-Zelle in dem SRAM-Zellen-Array 201 ist einer zugehörigen NROM-Speicherzelle 102 des Speicherzellen-Arrays 101 zugeordnet.
Ferner weist der Speicherbereich 111 eine Vielzahl von Flipflops oder Latches 202 auf, wobei die Anzahl von Flipflops oder Latches 202 der Anzahl von vorgesehenen Erfass-Verstärkern 107 entspricht.
3 zeigt ein Blockdiagramm 300, in welchem die allgemeine beispielhafte Idee gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist, wobei ein Wort "w" von zu programmierenden Speicherzellen in einem initialen Programmier-Zustand 301 gezeigt ist, in welchem alle NROM-Speicherzellen 102 des jeweiligen Speicherzellen-Worts "w" in der Oxid-Schicht-Anordnung frei von Ladungsträgern sind und daher alle eine niedrige Schwellenspannung aufweisen, was einem Logik-Wert "1" entspricht, wie in 3 dargestellt ist.
In einer Programmier-Operation wird ein erster Programmierpuls (Schritt 302) auf das Speicherzellen-Wort "w" durchgeführt, indem die elektrische Spannung an der jeweiligen Wortleitung erhöht wird zum Aktivieren der jeweiligen zu programmierenden NROM-Speicherzellen 102 (diese entspricht einem Logik-Wert "0", wie in 3 gezeigt ist).
Nachdem das Anlegen des Programmierpulses beendet ist, wird in diesem Ausführungsbeispiel der Erfindung angenommen, dass einige NROM-Speicherzellen 102 der NROM-Speicherzellen 102 programmiert sind, d.h. dass einige der NROM-Speicherzellen 102 mit ausreichend vielen Elektronen in ihrer ONO(Siliziumoxid-Siliziumnitrid-Siliziumoxid)-Schicht-Anordnung versehen wurden mittels des ersten Programmierpulses, so dass ihre Schwellenspannung ausreichend über eine vorgegebene minimale Programmier-Schwellenspannung erhöht wurde. Wenn die jeweilige NROM-Speicherzelle 102 programmiert ist und somit eine hohe Schwellenspannung aufweist, was einem Logik-Zustand "0" entspricht, wie in 3 gezeigt ist, fließt kein Strom durch die jeweilige Speicherzelle 102 und die Bitleitung.
3 zeigt den Zustand 303 der NROM-Speicherzellen 102 des Speicherzellen-Worts "w" nach dem Anlegen des ersten Programmierpulses 302.
Wie in 3 dargestellt ist, haben nur einige der zu programmierenden NROM-Speicherzellen 102 eine ausreichend hohe Schwellenspannung nach dem ersten Programmierpuls und es gibt noch viele NROM-Speicherzellen 102 mit einer zu niedrigen Schwellenspannung. Diese NROM-Speicherzellen mit einer zu niedrigen Schwellenspannung werden somit als nichtprogrammiert bewertet.
Daher wird ein zweiter Programmierpuls auf die noch nicht programmierten NROM-Speicherzellen 102 angelegt, wie im Folgenden noch näher gezeigt und erläutert wird, in 3 symbolisiert mittels eines Blocks 304.
Nach dem Anlegen des zweiten Programmierpulses 304 wird angenommen, dass noch mehr NROM-Speicherzellen 102 eine ausreichend hohe Schwellenspannung aufweisen und somit als programmiert bewertet werden.
Der Zustand des Speicherzellen-Worts nach dem Anlegen des zweiten Programmierpulses ist in 3 dargestellt und mit Bezugszeichen 305 bezeichnet.
Da noch immer nicht alle NROM-Speicherzellen 102 des Speicherzellen-Worts "w" programmiert sind, wird ein dritter Programmierpuls an die NROM-Speicherzellen 102 angelegt (Block 306), was dazu führt, dass noch mehr NROM-Speicherzellen 102 programmiert sind, was in 3 mit Bezugszeichen 307 bezeichnet wird.
Gemäß diesem Ausführungsbeispiel der Erfindung wird eine vorgegebene Anzahl von Programmierpulsen nacheinander auf die NROM-Speicherzellen 102 angelegt oder alternativ werden so viele Programmierpulse an die NROM-Speicherzellen 102 des Speicherzellen-Worte "w" wie nötig angelegt (in 3 dargestellt mit Block 308), so dass alle NROM-Speicherzellen 102 des Speicherzellen-Worts "w" programmiert sind, anders ausgedrückt, eine ausreichend hohe Schwellenspannung aufweisen (in 3 mit Bezugszeichen 307 bezeichnet).
Im Folgenden wird der Prozess-Ablauf einer beispielhaften Programmier-Operation, welche auf die NROM-Speicherzellen 102 des Speicherzellen-Arrays 101 ausgeführt wird, mit Bezug auf das Prozess-Ablaufdiagramm 400 (wie in 4 gezeigt) und 500 (wie in 5 gezeigt) erläutert.
Nach dem Starten der Programmier-Operation (Startschritt 401) wird ein Speicherzellen-Wort-Index "w" auf einen initialen Wert gesetzt, gemäß diesem Ausführungsbeispiel der Erfindung wird der Speicherzellen-Wort-Index "w" auf den Wert "1" gesetzt (Schritt 402).
Dann wird eine Programmier-Operation (A) auf das jeweilige Speicherzellen-Wort "w" angewendet, wie sie in dem Prozess-Ablaufdiagramm 500 in 5 dargestellt ist und wie sie im Folgenden näher erläutert wird.
Nachdem die Programmier-Operation auf das jeweilige Speicherzellen-Wort ausgeführt wurde, welches mittels des Speicherzellen-Wort-Index "w" identifiziert wird (B), wird ermittelt, ob alle Speicherzellen 102 des Speicherzellen-Arrays 101 nun programmiert worden sind (Ermittlungsschritt 403).
Wenn noch nicht alle Speicherzellen programmiert worden sind ("Nein" in Schritt 403) wird der Speicherzellen-Wort-Index "w" um den Wert "1" erhöht (Schritt 404) und die Programmierpuls-Operation wird für das nächste Speicherzellen-Wort "w + 1" ausgeführt, wie in 5 gezeigt ist.
Wurden jedoch schon alle NROM-Speicherzellen 102 des Speicherzellen-Arrays 101 programmiert ("Ja" in Ermittlungsschritt 403), so wird die Programmier-Operation beendet und der Prozess-Ablauf tritt in den Beendigungs-Programmierschritt 405 ein.
5 zeigt den Prozess-Ablauf der Programmier-Operation, welche auf jedes Speicherzellen-Wort "w" ausgeführt wird.
Wie in 5 dargestellt ist, wird in einem ersten Schritt eine Bit-Ebenen-Maske für ein Speicherzellen-Wort "w" initialisiert (Schritt 501), gemäß diesem Ausführungsbeispiel der Erfindung, indem eine Bit-Ebenen-Maske in dem SRRM 201 auf einen vorgegebenen Wert initialisiert wird, beispielsweise auf eine logische "1", was repräsentiert, dass alle NROM-Speicherzellen 102 des Speicherzellen-Arrays 101 programmiert werden müssen.
In dem nächsten Schritt wird ein Programmierpuls-Index "i" initialisiert (Schritt 502) auf einen vorgegebenen Wert, gemäß dem Ausführungsbeispiel der Erfindung auf den Wert "1".
In dem nächsten Schritt wird der erste, allgemein der i-te, Programmierpuls an die NROM-Speicherzellen 102 des Speicherzellen-Worts "w" angelegt (Schritt 503).
Nachdem der i-te Programmierpuls für die NROM-Speicherzellen 102 des Speicherzellen-Worts "w" angelegt worden sind, wird eine Programmier-Verifizierungs-Lese-Operation auf die NROM-Speicherzellen 102 des Speicherzellen-Worts "w" gemäß der gespeicherten Bit-Ebenen-Maske ausgeführt, in einer ersten Iteration auf alle NROM-Speicherzellen 102 des Speicherzellen-Worts "w", welche zu programmieren sind (Schritt 504).
Dann wird ermittelt, ob alle NROM-Speicherzellen 102 des Speicherzellen-Worts "w" programmiert sind (Schritt 505) und in dem Fall, dass nicht alle NROM-Speicherzellen 102 des Speicherzellen-Worts "w" programmiert sind ("Nein" in Schritt 505) wird die Bit-Ebenen-Maske (auch bezeichnet als Bit-Lese-Maske) des Speicherzellen-Worts "w" aktualisiert (Schritt 506), indem der Zustand der Speicherzellen des SRAM 201 geändert wird derart, dass solche Speicherzellen des SRAM 201, welche schon programmierten NROM-Speicherzellen des Speicherzellen-Worts "w", die in dem Ermittlungsschritt 505 ermittelt wurden, zugeordnet sind, auf einen Logik-Wert "0" geändert werden.
Dann wird der Programmierpuls-Index "i" um einen Wert "1" erhöht (Schritt 507) und der Prozess-Ablauf wird in Schritt 503 fortgesetzt, anders ausgedrückt, eine nächste Programmierpuls-Iteration wird durchgeführt. In jeder Programmierpuls-Iteration wird ein Programmierpuls auf die noch nicht programmierten Speicherzellen angewendet und eine Verifizierungs-Lese-Operation wird auf die noch nicht programmierten NROM-Speicherzellen 102 des Speicherzellen-Worts "w" ausgeführt, gemäß einer jeweils aktualisierten Bit-Ebenen-Maske des Speicherzellen-Worts "w".
Diese Prozessschleife wird so lange wiederholt durchgeführt bis in Schritt 505 ermittelt wird, dass alle Speicherzellen 102 des Speicherzellen-Worts "w" programmiert sind ("Ja" in Schritt 505).
Somit wird eine Reduktion des Energiebedarfs während des Verifizierungs-Lesens in dem Speicherzellen-Array 101 erreicht. Es ist jedoch zu bemerken, dass in anderen Ausführungsformen der Erfindung dieses Verfahren auch auf eine Lösch-Verifizierungs-Lese-Operation (Erase Verify Read) oder auf eine Verarmungs-Verifizierungs-Operation (Depleted Verify Read) anwendbar ist, zum Verifizieren, ob alle Speicherzellen eines Speicherzellen-Arrays gelöscht bzw. verarmt sind.
Die oben beschriebenen Ausführungsbeispiele der Erfindung können beispielsweise zusammengefasst werden derart, dass in einer Verifizierungs-Lese-Operation die Einrichtung überprüft, ob ein Bit seinen gewünschten endgültigen Pegel (während einer Leseoperation) erreicht hat. Diese Leseoperationen werden gemäß dem Stand der Technik jedes Mal auf eine vollständige Seite ausgeführt. Jedoch sind einige Bits in einer Seite schon verifiziert, aber gemäß dem Stand der Technik werden sie wiederholt überprüft. Dies erfordert Zeit und Energie. Eine Idee gemäß den oben beschriebenen Ausführungsbeispielen ist es, die Verifizierungs-Lese-Operation für Bits zu überspringen, die schon in vorangegangenen Verifizierungs-Lese-Operationen verifiziert wurden, was zu einen reduzierten Energiebedarf und zu einem reduzierten Zeitbedarf führt.
In diesem Zusammenhang ist anzumerken, dass eine gewünschte Gruppe von Speicherzellen 102 Gegenstand eines Verifizierungs-Lesens sein kann, d.h. ein Speicherzellen-Wort kann gemeinsam verifiziert werden oder die Speicherzellen 102 einer gesamten Speicherzellen-Seite, eine vorgegebene Anzahl von Speicherzellen 102 eines Speicherzellen-Arrays 101, welche zusammen gruppiert sind, können Gegenstand einer Programmierpuls-Iteration sein.
Im Folgenden werden zusätzliche Ausführungsformen der Erfindung beschrieben.
Hinsichtlich des folgenden Ausführungsbeispiels wird angenommen, dass nicht alle Speicherzellen den gewünschten Zustand zur selben Zeit erreichen. Diejenigen Speicherzellen, die den gewünschten Zustand schon erreicht haben, müssen jedoch in zukünftigen Iterationen nicht mehr gelesen werden. Dies bedeutet, dass die Anzahl von Erfass-Verstärkern, die zur gleichen Zeit arbeiten, in jeder Iteration reduziert wird, was zu einer Energieeinsparung führt. Mittels zusätzlicher elektronischer Schaltkreise kann die Leistungsfähigkeit erhöht werden, indem nur diejenigen Speicherzellen mittels des Erfass-Verstärkers adressiert werden, deren Zustand noch nicht den gewünschten Zustand (Zielzustand) erreicht hat. Alle anderen Zellen werden anschaulich übersprungen, was zu einer Beschleunigung der gesamten Lese-Operation führt.
In diesem Zusammenhang ist anzumerken, dass entweder die Erfass-Verstärker oder ihre jeweiligen Speicherzellen, die nicht gelesen werden müssen, deaktiviert werden können oder alle Komponenten, welche üblicherweise in der Lese/Verifizierungs-Operation involviert sind und in dem Lese-Schaltkreis 105 implementiert sind, können gemäß der gespeicherten Bit-Ebenen-Maske deaktiviert werden.
6 zeigt einen Teil einer Speicherzellen-Schaltkreis-Anordnung 600 gemäß einem anderen Ausführungsbeispiel der Erfindung.
Der Teil 600 gemäß 6 weist eine Mehrzahl von Speicherzellen-Arrays 601 auf, wobei jedes Speicherzellen-Array 601 eine Mehrzahl von nicht-flüchtigen Speicherzellen aufweist, beispielsweise Flash-Speicherzellen, beispielsweise Floating-Gate-Speicherzellen oder NROM-Speicherzellen, welche in Zeilen und Spalten in einer Matrixform in jedem Speicherzellen-Array 601 angeordnet sein können.
Die Speicherzellen jeder Spalte eines jeden Speicherzellen-Arrays 601 sind jeweils mit einem Bitleitungs-Decoder 602 mittels Bitleitungen 603 verbunden.
Jeder Bitleitungs-Decoder 602, wobei ein Bitleitungs-Decoder 602 für jedes Speicherzellen-Array 601 vorgesehen ist, ist mit einem Erfass-Verstärker 604 versehen. In dem Fall, dass 64 bis 256 Speicherzellen-Arrays 601 in der Speicher-Schaltkreis-Anordnung 600 vorgesehen sind, sind somit jeweils 64 bis 256 Erfass-Verstärker 604 vorgesehen.
Die Eingänge 605 des Erfass-Verstärkers sind mit den Ausgängen des Bit-Leitungs-Decoders 602 verbunden und der Ausgang eines jeden Erfass-Verstärkers 604 ist mit einem Datenbus (nicht gezeigt) gekoppelt und stellt Datensignale DQ1, DQ2, DQ_m-1, DQ_m bereit.
Ferner ist eine Bitleitungs-Adress-Erzeugungseinheit 606 vorgesehen für jedes Speicherzellen-Array 601, wobei ein erster Eingang 607 der Bitleitungs-Adress-Erzeugungseinheit 606 mit einer Adress-Zähler-Leitung 608 gekoppelt ist, mittels der die Bitleitungs-Adress-Erzeugungseinheit 606 mit einer Adress-Zählereinheit (nicht gezeigt) verbunden ist, welche die jeweilige Adresse der zu lesenden Speicherzellen erzeugt.
Ferner ist ein zweiter Eingang 609 der Bitleitungs-Adress-Erzeugungseinheit 606 mit einer Maskierungs-Datenleitung 610 verbunden, welche ihrerseits mit einer Maskierungs-Daten-Erzeugungseinheit (nicht gezeigt) verbunden ist, die Maskierungsdaten-Information bereitstellt, beispielsweise die Daten zum Maskieren der Daten.
Ferner ist der Ausgang des Bitleitungs-Decoders 602 mit einem dritten Eingang 611 der Bitleitungs-Adress-Erzeugungseinheit 606 verbunden.
Die Bitleitungs-Adress-Erzeugungseinheit 606 ist eingerichtet zum Erzeugen nur derjenigen Bitadressen von denjenigen Speicherzellen in dem jeweiligen Speicherzellen-Array 601, die noch gelesen werden sollen. Die Bitleitungs-Adress-Erzeugungseinheit 606 ist mit einem Eingang des Bitleitungs-Decoders 602 mittels n Bitleitungs-Adress-Leitungen 611 gekoppelt, wobei mit n die Bitleitungs-Adress-Tiefe bezeichnet wird. Ein zweiter Ausgang 612 einer jeden Bitleitungs-Adress-Erzeugungseinheit 606 ist mit einem UND-Gatter 613 verbunden mittels einer "Bereit"-Leitung 614. Die Bitleitungs-Adress-Erzeugungseinheit 606 erzeugt ein Signal mit dem logischen Wert "1" in dem Fall, dass alle Speicherzellen des jeweiligen Speicherzellen-Arrays 601 gelesen und/oder verifiziert worden sind, womit angezeigt wird, dass das gesamte Speicherzellen-Array 601 vollständig gelesen und/oder verifiziert wurde.
Somit stellt das UND-Gatter 613 ein High-Pegel-Bereit-Signal 615 bereit in dem Fall, dass alle Bitleitungs-Adress-Erzeugungs-Einheiten 606 anzeigen, dass sie alle Speicherzellen ihres jeweiligen Speicherzellen-Arrays 601 gelesen/verifiziert haben, womit sie anzeigen, dass die Lese/Verifizierungs-Operation für alle Speicherzellen aller Speicherzellen-Arrays in der Speicher-Schalkreis-Anordnung 600 durchgeführt worden ist.
7 zeigt einen Teil 700 einer Speicher-Schaltkreis-Anordnung gemäß einem anderen Ausführungsbeispiel der Erfindung, wobei dieser Teil 700 der Speicher-Schaltkreis-Anordnung gemäß 7 sich von der Speicher-Schaltkreis-Anordnung gemäß 6 darin unterscheidet, dass sie zusätzlich fähig ist, Programmier-Operationen durchzuführen. Für diese zusätzliche Fähigkeit weist die Speicher-Schaltkreis-Anordnung 700 gemäß 7 zusätzlich eine Bitleitungs-Treibereinheit 701 für jedes Speicherzellen-Array 601 auf, wobei ein Eingang eines jeden Bitleitungs-Treibers 701 mit einem Spannungsregler verbunden ist zum Bereitstellen eines Programmierpulses 702 mittels Bitleitungs-Treiber-Eingangsleitungen 703.
Ein Dateneingang der Spannungsreglereinheit 702 ist mit einem ersten Anschluss 704 verbunden, an dem eine Programmierschritt-Spannung V_pStep angelegt werden kann, welche einer Spannung gemäß einem jeweiligen Programmierschritt entspricht.
Ein zweiter Anschluss 705 der Spannungsreglereinheit 702 ist beispielsweise mit einer Ladungspumpe (nicht gezeigt) oder einem Booster-Schaltkreis (nicht gezeigt) verbunden und empfängt die jeweils benötigte Programmierspannung V_pp zum Programmieren der Speicherzellen des jeweiligen Speicherzellen-Arrays 601.
Die Bitleitungs-Treiber 701 sind eingerichtet zum Bereitstellen des jeweiligen Programmierpulses für die Erfass-Verstärker-Leitungen 605 und mittels dieser für den Bitleitungs-Decoder 602 und damit für die jeweiligen Speicherzellen des Speicherzellen-Arrays 601, die zu programmieren sind.
Die zusätzlichen Einheiten der Speicher-Schaltkreis-Anordnungen 700 sind gleich denjenigen Komponenten der Speicher-Schaltkreis-Anordnung 600, wie in 6 gezeigt, und werden aus diesem Grund hier nicht erneut erläutert.
Mittels der Speicher-Schaltkreis-Anordnungen gemäß 6 und 7 ist eine Verbesserung sowohl der Leistungsfähigkeit und des Energieverbrauchs erreicht, indem anschaulich der Erfass-Verstärker und der Bitleitungs-Decoder modifiziert werden.

100: Speicher-Schaltkreis-Anordnung
101: Speicherzellen-Array
102: Speicherzelle
103: Zeile Speicherzellen-Array
104: Spalte Speicherzellen-Array
105: Lese-Schaltkreis
106: Lese-Schaltkreis-Leitung
107: Erfass-Verstärker
108: Erfass-Verstärker-Leitung
109: Datenbus
110: Datenbus-Leitung
111: Speicher
201: SRAM
202: Flipflop
300: Blockdiagramm
301: Speicherzellen-Wort in Initial-Zustand
302: erster Programmierpuls
303: Zustandsspeicherzellen-Wort nach Anlegen erster Programmierpuls
304: zweiter Programierpuls
305: Zustandsspeicherzellen-Wort nach Anlegen zweiter Programmierpuls
306: dritter Programmierpuls
307: Zustandsspeicherzellen-Wort nach Anlegen dritter Programmierpuls
308: N-ter Programmierpuls
309: Zustandsspeicherzellen-Wort nach Anlegen N-ter Programmierpuls
400: Ablaufdiagramm
401: Starten Programmieroperation
402: w: = 1
403: alle Speicherzellen programmiert?
404: w: = w + 1
405: Ende Programmieren
500: Ablaufdiagramm
501: Initialisieren Bit-Ebenen-Maske für Wort w
502: i: = 1
503: i-ter Programmierpuls für Speicherzellen-Wort w
504: i-ter Lesen/Verifizieren für Speicherzellen-Wort w gemäß
: Bit-Ebenen-Maske
505: alle Speicherzellen von Speicherzellen-Wort w
: programmiert?
506: Aktualisieren Bit-Ebenen-Maske für Speicherzellen-Wort w
507: i: = i+1
600: Speicher-Schaltkreis-Anordnung
601: Speicherzellen-Array
602: Bitleitungs-Decoder-Einheit
603: Bitleitungs-Decodereinheit-Leitung
604: Erfass-Verstärker
605: Eingangsleitung Erfass-Verstärker
606: Bitleitungs-Adress-Erzeugungseinheit
607: erster Eingang Bitleitungs-Adress-Erzeugungseinheit
608: Adress-Zähler-Leitung
609: zweiter Eingang Bitleitungs-Adress-Erzeugungseinheit
610: Maskierungs-Datenleitung
611: Bitleitung-Adress-Leitung
612: Ausgang Bitleitungs-Adress-Erzeugungseinheit
613: UND-Gatter
614: Ausgangsleitung Bitleitungs-Erzeugungseinheit
615: Bereit-Signal
616: dritter Eingang Bitleitungs-Adress-Erzeugungseinheit
700: Speicher-Schaltkreis-Anordnung
701: Bitleitungs-Treiber
702: Spannungsreglereinheit
703: Bitleitungs-Treiber-Eingangsleitung
704: erster Anschlussspannungsregler
705: zweiter Anschlussspannungsregler
800: Ablaufdiagramm
801: Starten Programmieren
802: w: = 1
803: i: = 1
804: i-ter Programmierpuls für Speicherzellen-Wort w
805: i-tes Lesen/Verifizieren für Speicherzellen-Wort w
806: alle Speicherzellen des Speicherzellen-Worts w programmiert?
807: i: = i+1
808: alle Speicherzellen programmiert?
809: w: = w + 1
810: Ende Programmieren

Claims

Speicher-Schaltkreis-Anordnung, aufweisend ein Speicherzellen-Array, aufweisend eine Mehrzahl von Speicherzellen; und einen Speicher-Lese/Verifizierungs-Steuerungs-Schaltkreis zum Steuern einer Lese-Operation und/oder einer Verifizierungs-Operation auf eine oder mehr Speicherzellen des Speicherzellen-Arrays, wobei der Speicher-Lese/Verifizierungs-Steuerungs-Schaltkreis eingerichtet ist zum Lesen und/oder Verifizieren des Zustands einer jeden Speicherzelle des Speicherzellen-Arrays gemäß einer Lese- und/oder Verifizierungs-Anweisungs-Information auf Speicherzellen-Ebene.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 1, ferner aufweisend eine Ermittlungseinheit zum Ermitteln derjenigen Speicherzellen, auf die die Lese-Operation und/oder die Verifizierungs-Operation ausgeführt werden sollen/soll.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 1 oder 2, wobei die Lese- und/oder Verifizierungs-Anweisungs-Information eine Bit-Ebenen-Maske mit Bits aufweist, wobei jedes Bit der Bit-Ebenen-Maske einer Speicherzelle des Speicherzelle-Arrays zugeordnet ist, und wobei jedes Bit die Information repräsentiert, ob der Zustand der zugehörigen Speicherzelle gelesen und/oder verifiziert werden soll oder nicht.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 3, ferner aufweisend einen Speicherbereich zum Speichern der Lese- und/oder Verifizierungs-Anweisungs-Information.
Speicher-Schaltkreis-Anordnung gemäß einem der Ansprüche 1 bis 4, wobei das Speicherzellen-Array ein Flash-Speicherzellen-Array aufweist.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 4 oder 5, wobei der Speicherbereich einen Direktzugriffsspeicher aufweist.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 6, wobei der Speicherbereich einen statischen Direktzugriffsspeicher aufweist.
Speicher-Schaltkreis-Anordnung gemäß einem der Ansprüche 1 bis 7, ferner aufweisend eine Mehrzahl mit den Speicherzellen des Speicherzellen-Arrays gekoppelten Verstärker-Schaltkreise zum Verstärken von Signalen, welche aus den Speicherzellen gelesen wurden.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 8, wobei die Verstärker-Schaltkreise Erfass-Verstärker-Schaltkreise aufweisen, wobei jeder Erfass-Verstärker-Schaltkreis einer oder einer vorgegebenen Anzahl von Speicherzellen in dem Speicherzellen-Array zugeordnet ist.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 8 oder 9, wobei die Speicherzellen in Spalten und Zeilen innerhalb des Speicherzellen-Arrays angeordnet sind; und jeder Verstärker-Schaltkreis jeweils allen Speicherzellen einer Zeile oder allen Speicherzellen einer Spalte zugeordnet ist.
Speicher-Schaltkreis-Anordnung gemäß einem der Ansprüche 8 bis 10, ferner aufweisend eine Mehrzahl von Speicherelementen, wobei jedes Speicherelement einem Verstärker-Schaltkreis zugeordnet ist, und wobei jedes Speicherelement einen Teil der Lese- und/oder Verifizierungs-Anweisungs-Information auf Speicherzellen-Ebene speichert.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 11, wobei die Speicherelemente als Latches oder als Flipflops eingerichtet sind.
Speicher-Schaltkreis-Anordnung gemäß einem der Ansprüche 1 bis 12, wobei das Speicherzellen-Array ein Flash-Speicherzellen-Array aufweist.
Speicher-Schaltkreis-Anordnung gemäß Anspruch 13, wobei die Speicherzellen NROM-Speicherzellen aufweisen.
Verfahren zum Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays, wobei das Verfahren aufweist: Empfangen einer Lese- und/oder Verifizierungs-Anweisungs-Information, welche diejenigen Speicherzellen des Speicherzellen-Arrays auf Speicherzellen-Ebene identifiziert, welche gelesen und/oder verifiziert werden sollen; und Lesen und/oder Verifizieren der identifizierten Speicherzellen des Speicherzellen-Arrays gemäß der Lese- und/oder Verifizierungs-Anweisungs-Information.
Verfahren gemäß Anspruch 15, ferner aufweisend: a) Ausführen eines Programmierschritts auf die Speicherzellen des Speicherzellen-Arrays gemäß einer Programmier-Anweisung; b) Ausführen eines Verifikationsschritts auf die Speicherzellen des Speicherzellen-Arrays, womit diejenigen Speicherzellen ermittelt werden, die in dem Programmier-Schritt ausreichend programmiert worden sind; c) Speichern der ermittelten Speicherzellen in der Lese- und/oder Verifizierungs-Anweisungs-Information; d) Ausführen eines zusätzlichen Programmierschritts auf die Speicherzellen des Speicherzellen-Arrays gemäß der Programmier-Anweisung; e) Ausführen eines zusätzlichen Lese- und/oder Verifizierungs-Schritts auf die Speicherzellen des Speicherzellen-Arrays nur auf diejenigen Speicherzellen, die noch nicht ausreichend programmiert worden sind gemäß der Lese- und/oder Verifizierungs-Anweisungs-Information, womit diejenigen Speicherzellen ermittelt werden, welche in dem zusätzlichen Programmier-Schritt ausreichend programmiert worden sind.
Verfahren gemäß Anspruch 16, wobei die Schritte d) und e) wiederholt durchgeführt werden; und die Lese- und/oder Verifizierungs-Anweisungs-Information nach jedem zusätzlichen Lese- und/oder Verifizierungsschritt aktualisiert wird.