JP3378746B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関するものである。 【０００２】 【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory）、ＥＥＰＲＯＭ（Electric
al Erasable and Programmable Read Only Memory ）な
どの不揮発性半導体メモリが注目されている。ＥＰＲＯ
ＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。 【０００３】フラッシュＥＥＰＲＯＭには、(1) 記憶さ
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。 【０００４】フラッシュＥＥＰＲＯＭは、スプリットゲ
ート型とスタックトゲート型に大きく分けられる。従
来、ＵＳＰ５２０２８５０（G11C 11/40）に開示される
スプリットゲート型のフラッシュＥＥＰＲＯＭが提案さ
れている。 【０００５】図２１に、同公報に記載されているスプリ
ットゲート型メモリセル１０１の断面構造を示す。Ｐ型
単結晶シリコン基板１０２上にＮ型のソースＳおよびド
レインＤが形成されている。ソースＳとドレインＤに挟
まれたチャネルＣＨ上に、第１の絶縁膜１０３を介して
フローティングゲートＦＧが形成されている。フローテ
ィングゲートＦＧ上に第２の絶縁膜１０４を介してコン
トロールゲートＣＧが形成されている。コントロールゲ
ートＣＧの一部は、第１の絶縁膜１０３を介してチャネ
ルＣＨ上に配置され、選択ゲート１０５を構成してい
る。 【０００６】図２２に、同公報に記載されているスプリ
ットゲート型メモリセル１０１を用いたフラッシュＥＥ
ＰＲＯＭ１２１の全体構成を示す。メモリセルアレイ１
２２は、複数のメモリセル１０１がマトリックス状に配
置されて構成されている。行（ロウ）方向に配列された
各メモリセル１０１のコントロールゲートＣＧは、共通
のワード線ＷＬａ〜ＷＬｚに接続されている。列（カラ
ム）方向に配列された各メモリセル１０１のドレインＤ
は、共通のビット線ＢＬａ〜ＢＬｚに接続されている。
全てのメモリセル１０１のソースＳは共通ソース線ＳＬ
に接続されている。 【０００７】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン１
２５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコーダ１２４へ転送される。ロウデコー
ダ１２３は、そのロウアドレスに対応した１本のワード
線ＷＬａ〜ＷＬｚを選択し、後記するように、その選択
したワード線の電位を各動作モードに対応して制御す
る。カラムデコーダ１２４は、そのカラムアドレスに対
応したビット線ＢＬａ〜ＢＬｚを選択し、後記するよう
に、その選択したビット線の電位を各動作モードに対応
して制御する。 【０００８】外部から指定されたデータは、データピン
１２８に入力される。そのデータは、データピン１２８
から入力バッファ１２９を介してカラムデコーダ１２４
へ転送される。カラムデコーダ１２４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して後記するように制御する。 【０００９】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬａ〜ＢＬｚと各センスアンプとを接続す
る。後記するように、センスアンプ群１３０で判別され
たデータは、出力バッファ１３１からデータピン１２８
を介して外部へ出力される。 【００１０】尚、上記した各回路（１２３〜１３１）の
動作は制御コア回路１３２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１２１の各動作モード（ワード
線消去モード、書き込みモード、読み出しモード）につ
いて、図２３に従って説明する。 【００１１】（ａ）ワード線消去モード ワード線消去モードにおいて、全てのビット線ＢＬａ〜
ＢＬｚの電位はグランドレベル（＝０Ｖ）に保持され
る。また、共通ソース線ＳＬの電位もグランドレベルに
保持される。選択されたワード線ＷＬｍには＋１５Ｖが
供給され、それ以外のワード線（非選択のワード線）Ｗ
Ｌａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベル
にされる。そのため、選択されたワード線ＷＬｍに接続
されている各メモリセル１０１ａ，１０１ｃのコントロ
ールゲートＣＧは＋１５Ｖに持ち上げられる。 【００１２】ところで、フローティングゲートＦＧとド
レインＤの間の静電容量と、コントロールゲートＣＧと
フローティングゲートＦＧの間の静電容量とを比べる
と、前者の方が圧倒的に大きい。そのため、コントロー
ルゲートＣＧが＋１５Ｖ、ドレインが０Ｖの場合、コン
トロールゲートＣＧとフローティングゲートＦＧの間に
は高電界が生じる。その結果、ファウラー−ノルドハイ
ム・トンネル電流（Fowler-Nordheim Tunnel Current、
以下、ＦＮトンネル電流という）が流れ、フローティン
グゲートＦＧ中の電子がコントロールゲートＣＧ側へ引
き抜かれて、メモリセル１０１ａ，１０１ｃに記憶され
たデータの消去が行われる。 【００１３】この消去動作は、選択された１本のワード
線ＷＬａ〜ＷＬｚに接続されている全てのメモリセル１
０１に対して行われる。尚、複数のワード線ＷＬａ〜Ｗ
Ｌｚを同時に選択することにより、その各ワード線に接
続されている全てのメモリセル１０１に対して消去動作
を行うこともできる。このような消去動作はブロック消
去と呼ばれる。 【００１４】（ｂ）書き込みモード 書き込みモードにおいて、共通ソース線ＳＬの電位はグ
ランドレベルに保持される。選択されたメモリセル１０
１ａのコントロールゲートＣＧに接続されているワード
線ＷＬｍには＋１Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚ
の電位はグランドレベルにされる。選択されたメモリセ
ル１０１ａのドレインＤに接続されているビット線ＢＬ
ｍには＋１２Ｖが供給され、それ以外のビット線（非選
択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位
はグランドレベルにされる。 【００１５】ところで、メモリセル１０１の閾値電圧は
＋１Ｖである。従って、選択されたメモリセル１０１ａ
では、コントロールゲートＣＧが閾値電圧付近になり、
ソースＳ中の電子は弱反転のチャネルＣＨ中へ移動す
る。一方、ドレインＤに＋１２Ｖが印加されるため、カ
ップリングによりフローティングゲートＦＧの電位が持
ち上げられる。そのため、コントロールゲートＣＧとフ
ローティングゲートＦＧの間には高電界が生じる。従っ
て、チャネルＣＨ中の電子は加速され、ホットエレクト
ロンとなってフローティングゲートＦＧへ注入される。
その結果、選択されたメモリセル１０１ａのフローティ
ングゲートＦＧには負の電荷が蓄積され、１ビットのデ
ータが書き込まれて記憶される。 【００１６】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、共通ソース線ＳＬの電位はグ
ランドレベルに保持される。選択されたメモリセル１０
１ａのコントロールゲートＣＧに接続されているワード
線ＷＬｍには＋５Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚ
の電位はグランドレベルにされる。選択されたメモリセ
ル１０１ａのドレインＤに接続されているビット線ＢＬ
ｍには＋２Ｖが供給され、それ以外のビット線（非選択
のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚはグラン
ドレベルにされる。 【００１７】前記したように、消去状態にあるメモリセ
ル１０１のフローティングゲートＦＧ中からは電子が引
き抜かれているため、フローティングゲートＦＧはプラ
スに帯電している。また、書き込み状態にあるメモリセ
ル１０１のフローティングゲートＦＧ中には電子が注入
されているため、フローティングゲートＦＧはマイナス
に帯電している。従って、消去状態にあるメモリセル１
０１のフローティングゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
フローティングゲートＦＧ直下のチャネルＣＨはオフし
ている。そのため、コントロールゲートＣＧに＋５Ｖが
印加されたときに、ドレインＤからソースＳへ流れる電
流（セル電流）は、消去状態のメモリセル１０１の方が
書き込み状態のメモリセル１０１よりも大きくなる。 【００１８】この各メモリセル１０１間のセル電流の大
小をセンスアンプ群１３０内の各センスアンプで判別す
ることにより、メモリセル１０１に記憶されたデータの
値を読み出すことができる。例えば、消去状態のメモリ
セル１０１のデータの値を「１」、書き込み状態のメモ
リセル１０１のデータの値を「０」として読み出しを行
う。 【００１９】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。 【００２０】 【発明が解決しようとする課題】従来のフラッシュＥＥ
ＰＲＯＭの消去動作は、同じワード線ＷＬａ〜ＷＬｚに
接続されている全てのメモリセル１０１に対して行われ
る。すなわち、ワード線ＷＬａ〜ＷＬｚ単位でしか消去
動作を行うことができず、各メモリセル１０１毎に消去
動作を行うことはできなかった。 【００２１】従って、任意のメモリセル１０１に対して
消去動作を行う場合には、まず、そのメモリセル１０１
と同じワード線ＷＬｍに接続されている全てのメモリセ
ル１０１に対して消去動作を行い、次に、任意のメモリ
セル１０１以外の各メモリセル１０１に対して、それぞ
れ元のデータを再度書き込む必要があった。 【００２２】このように、任意のメモリセル１０１に記
憶されているデータを消去する際に、記憶されているデ
ータを消去する必要がない他のメモリセル１０１に対し
て、本来は不用な消去動作および書き込み動作を行うた
め、以下の問題があった。 【００２３】〔ａ〕記憶されているデータを消去する必
要がない他のメモリセル１０１の耐久性が低下する。フ
ラッシュＥＥＰＲＯＭメモリセルのデータの書き換え回
数には制限がある。これは、消去動作および書き込み動
作において、フローティングゲートＦＧから電子を出し
入れしなければならず、その電子は各絶縁膜１０４，１
０３を通らなければならないからである。そのため、消
去動作を行う度に絶縁膜１０４の特性が劣化し、書き込
み動作を行う度に絶縁膜１０３の特性が劣化する。そし
て、各絶縁膜１０４，１０３の特性がある程度以上劣化
すると、消去および書き込みの不良が発生し、データの
記憶に支障をきたす。 【００２４】〔ｂ〕本来は不用な消去動作および書き込
み動作を行うため、その分だけフラッシュＥＥＰＲＯＭ
１２１の消費電力が増大する。 〔ｃ〕本来は不用な消去動作および書き込み動作を行う
ため、その分だけフラッシュＥＥＰＲＯＭ１２１の動作
速度が低下する。 【００２５】〔ｄ〕消去動作および書き込み動作の制御
が複雑であるため、制御コア回路１３２の負担が大きく
なる。そのため、制御コア回路１３２の回路規模が大き
くなる上に、動作速度が低下する。 【００２６】本発明は上記問題点を解決するためになさ
れたものであって、以下の目的を有するものである。 １〕耐久性に優れた不揮発性半導体記憶装置を提供す
る。 【００２７】２〕消費電力の少ない不揮発性半導体記憶
装置を提供する。 ３〕動作速度の速い不揮発性半導体記憶装置を提供す
る。 ４〕回路規模の小さな不揮発性半導体記憶装置を提供す
る。 【００２８】 【課題を解決するための手段】請求項１に記載の発明
は、ソースとドレインに挟まれたチャネル上に、第１の
絶縁膜を介して形成されたフローティングゲートと、こ
のフローティングゲート上に第２の絶縁膜を介して形成
されたコントロールゲートとからなり、前記フローティ
ングゲート及びドレイン間の静電容量は前記コントロー
ルゲート及びフローティングゲート間の静電容量よりも
大きく設定され、前記コントロールゲートの一部が前記
第１の絶縁膜を介してチャネル上に配置されて選択ゲー
トを構成している第１のメモリセル、第２のメモリセル
及び第３のメモリセルを備え、前記各メモリセルのコン
トロールゲートが共通のワード線に接続され、前記各メ
モリセルのソースが共通のソース線に接続され、前記共
通のワード線に接続された各メモリセルに対し同時に書
き込み動作や消去動作を行うものであって、前記ドレイ
ンの電位をメモリセル毎に制御する制御回路を設け、前
記共通のワード線に前記チャネルがオンするほどの第１
の電圧を印加すると共に前記共通のソース線に前記第１
の電圧よりも低い第２の電圧を印加した状態で、前記第
１のメモリセルに対して消去動作を行い、前記第２のメ
モリセルに対して書き込み動作を行い、前記第３のメモ
リセルに対しては書き込み動作も消去動作も行わない場
合、前記第１のメモリセルのドレインに、前記第１の電
圧よりも低い第３の電圧であってコントロールゲートと
フローティングゲートの間に高電界が生じることによ
り、ファウラー−ノルドハイム・トンネル電流が流れて
フローティングゲート中の電子がコントロールゲート側
へ引き抜かれて、前記消去動作が行われるほどの電圧を
印加し、前記第２のメモリセルのドレインに、前記第２
の電圧よりも高い第４の電圧であって、ソース中の電子
がチャネル中へ移動する一方、コントロールゲートとフ
ローティングゲートの間に高電界が生じることにより、
チャネル中の電子が加速され、ホットエレクトロンとな
ってフローティングゲートへ注入されるほどの電圧を印
加し、前記第３のメモリセルのドレインに、前記第３の
電圧よりも高く且つ前記第４の電圧よりも低い第５の電
圧であって、フローティングゲートとコントロールゲー
トとの間にファウラー−ノルドハイム・トンネル電流が
実質的に流れないほどの電圧を印加することをその要旨
とする。 【００２９】 【００３０】 【００３１】 【００３２】 【００３３】 【００３４】 【００３５】 【００３６】 【００３７】 【００３８】 【００３９】 【００４０】 【００４１】 【００４２】 【００４３】 【００４４】 【００４５】ところで、特許請求の範囲および課題を解
決するための手段における「制御回路」は、下記の発明
の実施の形態において、ロウデコーダ１２３、カラムデ
コーダ１２４、制御コア回路１３２から構成される。 【００４６】 【発明の実施の形態】以下、本発明をスプリットゲート
型のフラッシュＥＥＰＲＯＭに具体化した各実施形態を
図面に従って説明する。尚、各実施形態におけるスプリ
ットゲート型メモリセル１の構造は、図２１に示した従
来の形態と同じである。 【００４７】（第１実施形態）以下、第１実施形態を図
面に従って説明する。本実施形態のフラッシュＥＥＰＲ
ＯＭ２１の全体構成は、図２２に示した従来の形態と同
じである。本実施形態において、従来の形態と異なるの
は、制御コア回路１３２の動作だけである。 【００４８】本実施形態のフラッシュＥＥＰＲＯＭ２１
の各動作モード（ワード線消去モード、書き込みモー
ド、読み出しモード、スタンバイモード、ビット消去モ
ード）について、図２３および図１に従って説明する。 【００４９】（ａ）ワード線消去モード、（ｂ）書き込
みモード、（ｃ）読み出しモードについては、図２３に
示した従来の形態と同じである。 （ｄ）スタンバイモード スタンバイモードにおいて、共通ソース線ＳＬ、全ての
ワード線ＷＬａ〜ＷＬｚ、全てのビット線ＢＬａ〜ＢＬ
ｚの電位はグランドレベルに保持されている。このスタ
ンバイモードでは、全てのメモリセル１に対していかな
る動作（消去動作、書き込み動作、読み出し動作）も行
われない。 【００５０】（ｅ）ビット消去モード ビット消去モードにおいて、共通ソース線ＳＬの電位は
グランドレベルに保持される。ここで、選択されたメモ
リセル１ｃに記憶されているデータだけを消去し、それ
以外のメモリセル（非選択のメモリセル）１ａ，１ｂ，
１ｄに記憶されているデータは消去しない場合を例にと
って説明する。 【００５１】メモリセル１ｃのドレインＤに接続されて
いるビット線ＢＬｎの電位はグランドレベルにされ、そ
れ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬ
ｍ，ＢＬｏ〜ＢＬｚには＋５Ｖが供給される。また、メ
モリセル１ｃのコントロールゲートＣＧに接続されてい
るワード線ＷＬｍには＋１５Ｖが供給され、それ以外の
ワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ
〜ＷＬｚの電位はグランドレベルにされる。 【００５２】メモリセル１ｃについては、前記した
（ａ）ワード線消去モードと同じ条件になるため、記憶
されたデータの消去が行われる。また、メモリセル１ｃ
と同じワード線ＷＬｍに接続されている他のメモリセル
１ａについては、ドレインＤに＋５Ｖが印加されるた
め、カップリングによりフローティングゲートＦＧの電
位が持ち上げられる。そのため、コントロールゲートＣ
Ｇに＋１５Ｖが印加されても、メモリセル１ａのコント
ロールゲートＣＧとフローティングゲートＦＧの間の電
位差は、ＦＮトンネル電流が流れる程には大きくならな
い。従って、フローティングゲートＦＧ中の電子はコン
トロールゲートＣＧ側へ引き抜かれず、メモリセル１ａ
に記憶されたデータの消去は行われない。 【００５３】また、メモリセル１ｃと同じビット線ＢＬ
ｎに接続されている他のメモリセル１ｄについては、前
記した（ｄ）スタンバイモードと同じ条件になるため、
記憶されたデータの消去は行われない。 【００５４】また、非選択のビット線ＢＬａ〜ＢＬｍ，
ＢＬｏ〜ＢＬｚおよびワード線ＷＬａ〜ＷＬｌ，ＷＬｎ
〜ＷＬｚに接続されているメモリセル１ｂについては、
ドレインＤに＋５Ｖが印加されるため、カップリングに
よりフローティングゲートＦＧの電位が持ち上げられ
る。しかし、ワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚ
の電位はグランドレベルであるため、メモリセル１ｂの
チャネルＣＨはオフしている。従って、メモリセル１ｂ
において、チャネルＣＨからフローティングゲートＦＧ
へはホットエレクトロンが注入されず、データの書き込
みは行われない。 【００５５】このように、本実施形態によれば、以下の
作用および効果を得ることができる。 （１）選択されたメモリセル１ｃについてだけ、消去動
作を行うことができる。つまり、選択されたメモリセル
１毎に（すなわち、１ビット毎に）消去動作を行うこと
ができる。従って、任意のメモリセル１に記憶されてい
るデータを消去する際に、記憶されているデータを消去
する必要がない他のメモリセル１に対して、不用な消去
動作および書き込み動作を行わなくてもよい。そのた
め、以下の効果を得ることができる。 【００５６】（２）記憶されているデータを消去する必
要がない他のメモリセル１の耐久性が低下しない。 （３）不用な消去動作および書き込み動作を行わないた
め、フラッシュＥＥＰＲＯＭ２１の消費電力が増大しな
い。 【００５７】（４）不用な消去動作および書き込み動作
を行わないため、フラッシュＥＥＰＲＯＭ２１の動作速
度が低下しない。 （５）消去動作および書き込み動作の制御が簡単である
ため、制御コア回路１３２の負担が小さい。そのため、
制御コア回路１３２の回路規模を小さくすることができ
る上に、動作速度を向上させることができる。 【００５８】（６）従来のフラッシュＥＥＰＲＯＭ１２
１では、ワード線ＷＬａ〜ＷＬｚ単位でしか消去動作を
行うことができず、各メモリセル毎に消去動作を行うこ
とはできなかった。つまり、従来のフラッシュＥＥＰＲ
ＯＭ１２１では、１ビット単位でデータを書き換えるこ
とができなかった。それに対して、ＤＲＡＭやＳＲＡＭ
では、１ビット単位でデータを書き換えることができ
る。従って、従来のフラッシュＥＥＰＲＯＭ１２１をＤ
ＲＡＭやＳＲＡＭに置き代えた場合、データの書き換え
単位が大きく異なるため、使い辛い面があった。しか
し、本施形態のフラッシュＥＥＰＲＯＭ２１では、１ビ
ット単位でデータを書き換えることが可能であるため、
ＤＲＡＭやＳＲＡＭに置き代えた場合でも使いやすく、
ＤＲＡＭやＳＲＡＭの用途をカバーすることができる。 【００５９】尚、（ｅ）ビット消去モードにおいて、非
選択のビット線ＢＬａ〜ＢＬｍ，ＢＬｏ〜ＢＬｚに供給
する電位（上記実施形態では＋５Ｖ）については、以下
の条件を満たす必要がある。 【００６０】(1) メモリセル１ａのコントロールゲート
ＣＧとフローティングゲートＦＧとの間に、ＦＮトンネ
ル電流が流れない程度に高い電位であること。 (2) メモリセル１ａのチャネルＣＨからフローティング
ゲートＦＧへホットエレクトロン注入が行われない程度
に低い電位であること。 【００６１】(3) メモリセル１ｂのコントロールゲート
ＣＧとフローティングゲートＦＧとの間に、ＦＮ逆トン
ネル電流が流れない程度に低い電位であること。 (4) メモリセル１ａのドレインＤからソースＳへ流れる
電流（セル電流）を少なくするため、上記(1) の条件を
満たす範囲で低い電位であること。すなわち、メモリセ
ル１ａのソースＳはグランドレベルにされ、ドレインＤ
には＋５Ｖ、コントロールゲートＣＧには＋１５Ｖが印
加されている。そのため、カップリングによりフローテ
ィングゲートＦＧが＋５Ｖ程度まで上昇すると、メモリ
セル１ａのチャネルＣＨがオンしてセル電流が流れる。
但し、フローティングゲートＦＧの電位は低く、セル電
流はフローティングゲートＦＧ下のチャネルＣＨの状態
によって決定されるため、ビット消去モードにおいても
読み出しモードと同程度のセル電流しか流れない。 【００６２】（第２実施形態）次に、第２実施形態を図
面に従って説明する。尚、本実施形態において、第１実
施形態と同じ構成部材については符号を等しくしてその
詳細な説明を省略する。 【００６３】本実施形態では、同じワード線ＷＬａ〜Ｗ
Ｌｚに接続されている複数のメモリセル１において、あ
るメモリセル１に対しては書き込み動作を行い、それと
同時に、別のあるメモリセル１に対しては消去動作を行
う。また、書き込み動作も消去動作も行う必要のないメ
モリセル１については、それ以前の状態をそのまま保持
する。 【００６４】本実施形態の書き込み及びビット消去モー
ドについて、図２および図３に従って説明する。尚、本
実施形態のその他の動作モード（ワード線消去モード、
読み出しモード、スタンバイモード）については、第１
実施形態のフラッシュＥＥＰＲＯＭ２１と同じである。 【００６５】図２に示すように、共通ソース線ＳＬの電
位はグランドレベルに保持される。ここで、同じワード
線ＷＬｍに接続されている各メモリセル１ａ，１ｃ，１
ｅにおいて、メモリセル１ａに対しては書き込み動作も
消去動作も行わず、メモリセル１ｃに対しては消去動作
を行い、メモリセル１ｅに対しては書き込み動作を行う
場合を例にとって説明する。ワード線ＷＬｍ以外のワー
ド線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜Ｗ
Ｌｚに接続されている各メモリセル１（１ｂ，１ｄ，１
ｆ）に対しては書き込み動作も消去動作も行わず、それ
以前の状態をそのまま保持する。 【００６６】第１実施形態の（ａ）ビット消去モードと
同様に、ビット線ＢＬｍには＋５Ｖが供給され、ワード
線ＷＬｍには＋１５Ｖが供給され、ビット線ＢＬｎおよ
びワード線ＷＬｎの電位はグランドレベルにされる。そ
して、ビット線ＢＬｏには＋１２Ｖが供給される。 【００６７】その結果、各メモリセル１ａ〜１ｄについ
ては、第１実施形態の（ａ）ビット消去モードと同様の
条件になる。また、ビット線ＢＬｏに接続されているメ
モリセル１ｅについては、ドレインＤに＋１２Ｖが印加
されるため、カップリングによりフローティングゲート
ＦＧの電位が持ち上げられる。そのため、コントロール
ゲートＣＧとフローティングゲートＦＧの間には高電界
が生じる。また、ワード線ＷＬｍの電位は＋１５Ｖであ
るため、メモリセル１ｅのチャネルＣＨはオンしてい
る。従って、メモリセル１ｅにおいて、チャネルＣＨ中
の電子は加速され、ホットエレクトロンとなってフロー
ティングゲートＦＧへ注入されて、書き込み動作が行わ
れる。 【００６８】すなわち、消去状態のメモリセル１のデー
タの値を「１」、書き込み状態のメモリセル１のデータ
の値を「０」とすると、図３に示すように、既にメモリ
セル１に記憶されているデータ（前データ）と、新たに
書き込むデータ（ライトデータ）とから、そのビット線
ＢＬａ〜ＢＬｚの電位が決定される。従って、図３に示
すように各ビット線ＢＬａ〜ＢＬｚの電位を設定した後
で、選択されたワード線ＷＬａ〜ＷＬｚの電位を＋１５
Ｖに立ち上げれば、前記したように、書き込み動作と消
去動作とを同時に行うことができる。また、書き込み動
作も消去動作も行う必要のないメモリセル１について
は、それ以前の状態をそのまま保持することができる。 【００６９】図４に、本実施形態のフラッシュＥＥＰＲ
ＯＭ３１の全体構成を示す。外部から指定された１バイ
トの書き込みデータ（ライトデータ）は、データピン１
２８から入力バッファ１２９を介してライトデータラッ
チ３２へ転送される。ライトデータラッチ３２でラッチ
されたライトデータは、データ比較器３３および内部ラ
イトデータ生成回路３４へ転送される。 【００７０】同じワード線ＷＬａ〜ＷＬｚに接続されて
いる任意の８個のメモリセル１から、１バイトの読み出
しデータ（リードデータ）が読み出される。そのリード
データは、各ビット線ＢＬａ〜ＢＬｚからカラムデコー
ダ１２４を介してセンスアンプ群１３０へ転送される。
センスアンプ群１３０で判別されたリードデータは、リ
ードデータラッチ３５および出力バッファ１３１へ転送
される。リードデータラッチ３５でラッチされたリード
データは、データ比較器３３へ転送される。 【００７１】データ比較器３３は、後記するように、ラ
イトデータとリードデータの対応する各ビットを比較し
て１バイトのマスクデータを生成する。マスクデータラ
ッチ３６はマスクデータをラッチし、そのマスクデータ
は内部ライトデータ生成回路３４へ転送される。 【００７２】内部ライトデータ生成回路３４は、後記す
るように、ライトデータおよびマスクデータに基づい
て、各ビット線ＢＬａ〜ＢＬｚの電位を決定する。カラ
ムデコーダ１２４は、内部ライトデータ生成回路３４の
決定に従って、各ビット線ＢＬａ〜ＢＬｚの電位を制御
する。 【００７３】尚、上記した各回路（３２〜３６，１２３
〜１３１）の動作は制御コア回路１３２によって制御さ
れる。次に、本実施形態の書き込み及びビット消去モー
ドについて、図４〜図６に従って説明する。 【００７４】図５は、書き込み及びビット消去モードの
フローチャートである。まず、ステップ（Ｓ）１におい
て、アドレスピン１２５に入力されたロウアドレスおよ
びカラムアドレスが、アドレスバッファ１２６を介して
アドレスラッチ１２７へ転送され、アドレスラッチ１２
７においてラッチされる。そして、Ｓ２へ移行する。 【００７５】Ｓ２において、前リード動作を行う。すな
わち、アドレスラッチ１２７でラッチされた各アドレス
のうち、ロウアドレスはロウデコーダ１２３へ転送さ
れ、カラムアドレスはカラムデコーダ１２４へ転送され
る。ロウデコーダ１２３は、そのロウアドレスに対応し
た１本のワード線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を
選択する。カラムデコーダ１２４は、そのカラムアドレ
スに対応した８本のビット線ＢＬａ〜ＢＬｚ（例えば、
ＢＬｍ〜ＢＬｔ）を選択する。そして、ワード線ＷＬｍ
および各ビット線ＢＬｍ〜ＢＬｔに接続されている８個
のメモリセル１から、１バイトのリードデータが読み出
される。そのリードデータは、各ビット線ＢＬｍ〜ＢＬ
ｔからカラムデコーダ１２４を介してセンスアンプ群１
３０へ転送される。センスアンプ群１３０で判別された
リードデータは、リードデータラッチ３５においてラッ
チされる。そして、Ｓ３へ移行する。 【００７６】Ｓ３において、データピン１２８に入力さ
れた１バイトのライトデータが、入力バッファ１２９を
介してライトデータラッチ３２へ転送され、ライトデー
タラッチ３２においてラッチされる。そして、Ｓ４へ移
行する。 【００７７】Ｓ４において、データ比較器３３はマスク
データを生成する。すなわち、ライトデータラッチ３２
でラッチされたライトデータおよびリードデータラッチ
３５でラッチされたリードデータは、データ比較器３３
へ転送される。データ比較器３３は、ライトデータとリ
ードデータの対応する各ビットを比較して、両者が一致
した場合はマスクデータの対応するビットの値を
「１」、不一致の場合はマスクデータの対応するビット
の値を「０」とする。そして、生成された１バイトのマ
スクデータは、マスクデータラッチ３６においてラッチ
される。そして、Ｓ５へ移行する。 【００７８】Ｓ５において、制御コア回路１３２は、１
バイトのマスクデータの各ビットの値が全て「１」にな
っているかどうかを判定する。そして、全て「１」にな
っている場合はＳ６へ移行し、１ビットでも「０」にな
っている場合はＳ７へ移行する。 【００７９】Ｓ７において、内部ライトデータ生成回路
３４は、図６に示すように、ライトデータとマスクデー
タとから、そのライトデータおよびマスクデータに対応
するビット線ＢＬｍ〜ＢＬｔの電位を決定する。そし
て、Ｓ８へ移行する。 【００８０】Ｓ８において、カラムデコーダ１２４は、
内部ライトデータ生成回路３４の決定に従って、対応す
るビット線ＢＬｍ〜ＢＬｔの電位を制御する。そして、
ロウデコーダ１２３は、ワード線ＷＬｍへ＋１５Ｖを供
給する。その結果、ワード線ＷＬｍおよび各ビット線Ｂ
Ｌｍ〜ＢＬｔに接続されている各メモリセル１に対し
て、前記したように、書き込み動作と消去動作とが同時
に行われる。また、書き込み動作も消去動作も行う必要
のないメモリセル１については、それ以前の状態がその
まま保持される。そして、Ｓ９へ移行する。 【００８１】Ｓ９において、検証（ベリファイ）のため
のリード動作を行う。すなわち、書き込み動作および消
去動作を一定時間行った後に、Ｓ２と同様にして、ワー
ド線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｔに接続され
ている各メモリセル１から１バイトのリードデータが読
み出され、そのリードデータはリードデータラッチ３５
においてラッチされる。その結果、リードデータラッチ
３５においてラッチされるリードデータは、新たに各メ
モリセル１から読み出されたリードデータに置き代わ
る。そして、Ｓ４へ戻る。 【００８２】従って、Ｓ４〜Ｓ９の動作を繰り返すこと
で、各メモリセル１の特性にバラツキがある場合でも、
マスクデータの全ビットの値を全て「１」にすることが
できる（すなわち、ライトデータとリードデータとを全
ビットで一致させることができる）。そして、Ｓ６にお
いて、書き込み動作および読み出し動作を終了する。 【００８３】このように、本実施形態によれば、第１実
施形態の作用および効果に加えて、以下の作用および効
果を得ることができる。 [1] 同じワード線ＷＬａ〜ＷＬｚに接続されている複数
のメモリセル１において、あるメモリセル１に対しては
書き込み動作を行い、別のあるメモリセル１に対しては
消去動作を行い、その書き込み動作と消去動作とを同時
に行うことができる。 【００８４】[2] 既にメモリセル１に記憶されているデ
ータ（前データ）と、新たに書き込むデータ（ライトデ
ータ）とを比較することで、消去動作または書き込み動
作が必要なメモリセル１を選択し、それらのメモリセル
１に対してだけ消去動作または書き込み動作を行うこと
ができる。 【００８５】従来の形態において、任意のメモリセル１
０１に対して書き込み動作を行う際に、そのメモリセル
１０１が既に消去状態（データの値が「１」）であり、
新たに書き込むデータの値が「１」の場合でも、一旦、
消去動作を行った後で、書き込み動作を行う必要があ
る。また、メモリセル１０１が既に書き込み状態（デー
タの値が「０」）であり、新たに書き込むデータの値が
「０」の場合でも、一旦、消去動作を行った後で、書き
込み動作を行う必要がある。すなわち、メモリセル１０
１に対して、それ以前と同じデータの値を記憶させる場
合には、全く無駄な消去動作および書き込み動作を行う
必要があった。 【００８６】本実施形態によれば、このような無駄な消
去動作および書き込み動作が必要ない。 [3] 上記[1][2]により、第１実施形態の〜の効果を
さらに高めることができる。また、書き込み動作を高速
化することができる。 【００８７】（第３実施形態）次に、第３実施形態を図
面に従って説明する。尚、本実施形態において、第１実
施形態および第２実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。 【００８８】図７に、本実施形態のフラッシュＥＥＰＲ
ＯＭ４１の全体構成を示す。本実施形態において、第２
実施形態のフラッシュＥＥＰＲＯＭ３１と異なるのは、
隣合う奇数本目と偶数本目の各ワード線ＷＬａ〜ＷＬｚ
に接続されている各メモリセル１のソースＳが、同じソ
ース線ＳＬａ〜Ｓｌｍに接続されている点だけである。
すなわち、各ワード線ＷＬａ，ＷＬｂに接続されている
各メモリセル１のソースＳはソース線ＳＬａに接続さ
れ、各ワード線ＷＬｍ，ＷＬｎに接続されている各メモ
リセル１のソースＳはソース線ＳＬｇに接続され、各ワ
ード線ＷＬｙ，ＷＬｚに接続されている各メモリセル１
のソースＳはソース線ＳＬｍに接続されている。 【００８９】そして、ロウデコーダ１２３は、各ワード
線ＷＬａ〜ＷＬｚを選択してその電位を制御するだけで
なく、ロウアドレスに対応した１本のソース線ＳＬａ〜
Ｓｌｍを選択し、後記するように、その選択したソース
線の電位を各動作モードに対応して制御する。 【００９０】次に、フラッシュＥＥＰＲＯＭ４１のビッ
ト消去モードについて、図８に従って説明する。尚、フ
ラッシュＥＥＰＲＯＭ４１のその他の動作モード（ワー
ド線消去モード、書き込みモード、読み出しモード、ス
タンバイモード）については、第１実施形態のフラッシ
ュＥＥＰＲＯＭ２１と同じである。 【００９１】本実施形態のビット消去モードにおいて、
図１（ｅ）に示す第１実施形態と異なるのは、選択され
たメモリセル１ｃのソースＳに接続されているソース線
ＳＬｇに、メモリセル１ａのドレインＤに接続されてい
るビット線ＢＬｍと同じ電位（＝＋５Ｖ）が供給されて
いる点だけである。 【００９２】メモリセル１ｂ，１ｄについては、ワード
線ＷＬｎの電位がグランドレベルであるため、チャネル
ＣＨがオフしている。そのため、ソース線ＳＬｇの電位
が上昇しても、消去動作や書き込み動作は行われず、セ
ル電流も流れない。 【００９３】また、メモリセル１ａについては、第１実
施形態と同様に、記憶されたデータの消去は行われな
い。しかし、第１実施形態とは異なり、メモリセル１ａ
のソースＳおよびドレインＤには共に＋５Ｖが印加され
ており、ソースＳとドレインＤの電位差は零であるため
セル電流が流れない。 【００９４】また、メモリセル１ｃについては、元々、
書き込み状態であり、フローティングゲートＦＧ中に電
子が注入されているため、フローティングゲートＦＧは
マイナスに帯電している。そのため、ワード線ＷＬｍに
＋１５Ｖを供給する前には、メモリセル１ｃのフローテ
ィングゲートＦＧ直下のチャネルＣＨがオフしており、
ソースＳとドレインＤに＋５Ｖの電位差があるにも関わ
らずセル電流は流れない。そして、ワード線ＷＬｍに＋
１５Ｖを供給すると、消去動作が始まってフローティン
グゲートＦＧの電位が上昇してセル電流が流れだし、消
去動作が進むにつれてセル電流が増大して、消去動作が
終了した時点でセル電流の値が最大になる。 【００９５】このように、本実施形態では、消去動作を
行うメモリセル１ｃと同じワード線ＷＬｍに接続されて
いるメモリセル１ａについてはセル電流が流れない反
面、消去動作を行うメモリセル１ｃについてはセル電流
が流れる。しかし、同時に消去動作を行うメモリセル１
の数を多くしなければ（すなわち、１ビットから１バイ
ト程度の同時消去を行う場合には）、セル電流の総量も
それほど多くはならず、特に問題とはならない。ところ
で、消去動作を行うメモリセル１ｃに流れるセル電流
は、読み出しモードの場合と同程度である。 【００９６】また、消去動作を行うメモリセル１ｃのセ
ル電流を監視（モニタ）することで、消去動作の進み具
合を検知することができる。そのため、フローティング
ゲートＦＧに蓄積される電荷の量を最適化することが可
能になる。 【００９７】次に、本実施形態のビット消去モードおよ
び書き込みモードについて、図８〜図１１に従って説明
する。図９は、ビット消去モードおよび書き込みモード
のフローチャートである。尚、図９において、図５に示
した第２実施形態のフローチャートと同じ処理について
はステップ番号を等しくしてその説明を省略する。 【００９８】まず、Ｓ１〜Ｓ４の処理を行い、それが終
了したら、Ｓ１２へ移行する。以下、Ｓ１２〜Ｓ１６に
おいてビット消去モードを行う。Ｓ１２において、内部
ライトデータ生成回路３４は、図１０に示すように、ラ
イトデータとマスクデータとから、そのライトデータお
よびマスクデータに対応するビット線ＢＬｍ〜ＢＬｔの
電位を決定する。そして、Ｓ１３へ移行する。 【００９９】Ｓ１３において、制御コア回路１３２は、
各ビット線ＢＬｍ〜ＢＬｔと各センスアンプとを接続
し、各センスアンプを活性化する。そして、Ｓ１４へ移
行する。 【０１００】Ｓ１４において、カラムデコーダ１２４
は、内部ライトデータ生成回路３４の決定に従って、対
応するビット線ＢＬｍ〜ＢＬｔの電位を制御する。そし
て、ロウデコーダ１２３は、ワード線ＷＬｍへ＋１５Ｖ
を供給し、ソース線ＳＬｇへ＋５Ｖを供給する。その結
果、ワード線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｔに
接続されている８個のメモリセル１に対して、前記した
ように消去動作が開始される。そして、Ｓ１５へ移行す
る。 【０１０１】Ｓ１５において、各ビット線ＢＬｍ〜ＢＬ
ｔに接続されている各センスアンプはそれぞれ、ワード
線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｔに接続されて
いる８個のメモリセル１のセル電流をモニタすること
で、前記したように消去動作の進み具合を検知する。そ
して、Ｓ１６へ移行する。 【０１０２】Ｓ１６において、制御コア回路１３２は、
各センスアンプがモニタした各メモリセル１のセル電流
が所定値に達した時点で、カラムデコーダ１２４を制御
して消去動作を終了させる。そして、Ｓ５へ移行する。 【０１０３】以下、Ｓ５，Ｓ１７，Ｓ１８，Ｓ９，Ｓ
４，Ｓ１９において書き込みモードを行う。Ｓ５におい
て、制御コア回路１３２は、１バイトのマスクデータの
各ビットの値が全て「１」になっているかどうかを判定
する。そして、全て「１」になっている場合はＳ１９へ
移行し、１ビットでも「０」になっている場合はＳ１７
へ移行する。 【０１０４】Ｓ１７において、内部ライトデータ生成回
路３４は、図１１に示すように、ライトデータとマスク
データとから、そのライトデータおよびマスクデータに
対応するビット線ＢＬｍ〜ＢＬｔの電位を決定する。そ
して、Ｓ１８へ移行する。 【０１０５】Ｓ１８において、カラムデコーダ１２４
は、内部ライトデータ生成回路３４の決定に従って、対
応するビット線ＢＬｍ〜ＢＬｔの電位を制御する。そし
て、ロウデコーダ１２３は、ワード線ＷＬｍへ＋１Ｖを
供給し、ソース線ＳＬｇの電位をグランドレベルにす
る。その結果、ワード線ＷＬｍおよび各ビット線ＢＬｍ
〜ＢＬｔに接続されている８個のメモリセル１に対し
て、前記したように書き込み動作が行われる。そして、
Ｓ９へ移行する。 【０１０６】Ｓ９において、検証（ベリファイ）のため
のリード動作を行う。そして、Ｓ４へ移行する。Ｓ４の
処理後にはＳ５へ戻る。従って、Ｓ５，Ｓ１７，Ｓ１
８，Ｓ９，Ｓ４の動作を繰り返すことで、各メモリセル
１の特性にバラツキがある場合でも、マスクデータの全
ビットの値を全て「１」にすることができる（すなわ
ち、ライトデータとリードデータとを全ビットで一致さ
せることができる）。そして、Ｓ１９において、書き込
みモードを終了する。 【０１０７】このように、本実施形態によれば、第１実
施形態の作用および効果に加えて、以下の作用および効
果を得ることができる。 <1> 第１実施形態では、前記(4) で説明したように、ビ
ット消去モードにおいて、消去動作を行うメモリセル１
ｃと同じワード線ＷＬｍに接続されているメモリセル１
ａにセル電流が流れる。同様に、第２実施形態でも、書
き込み及びビット消去モードにおいて、消去動作を行う
メモリセル１ｃおよび書き込み動作を行うメモリセル１
ｅと同じワード線ＷＬｍに接続されているメモリセル１
ａにセル電流が流れる。 【０１０８】本実施形態によれば、メモリセル１ａにセ
ル電流が流れないため、その分だけフラッシュＥＥＰＲ
ＯＭ４１の消費電力を低減することができる。 <2> 消去動作を行うメモリセル１ｃについてはセル電流
が流れる。しかし、同時に消去動作を行うメモリセル１
の数が１〜８個程度の場合（すなわち、１ビットから１
バイト程度の同時消去を行う場合）には、セル電流の総
量もそれほど多くはならない。従って、上記<1> による
消費電力の低減効果の方が大きく表れ、フラッシュＥＥ
ＰＲＯＭ４１全体としては低消費電力化を図ることがで
きる。ところで、消去動作を行うメモリセル１ｃに流れ
るセル電流は、読み出しモードの場合と同程度である。 【０１０９】<3> 消去動作を行うメモリセル１のセル電
流をセンスアンプによって監視（モニタ）する。これに
より、消去動作の進み具合を検知することが可能になる
ため、フローティングゲートＦＧに蓄積される電荷の量
を最適化することができる。また、消去動作の終了時点
を的確に検知することが可能になるため、余分な消去動
作を行う必要がなくなり、消去動作を高速化することが
できる。 【０１１０】尚、ビット消去モードにおいて、非選択の
ビット線ＢＬａ〜ＢＬｍ，ＢＬｏ〜ＢＬｚに供給する電
位および選択されたメモリセル１のソースＳに接続され
ているソース線ＳＬａ〜ＳＬｍ（上記実施形態では＋５
Ｖ）については、第１実施形態の(1) 〜(3) の条件に加
えて、以下の(4) の条件を満たす必要がある。 【０１１１】(4) メモリセル１ｃのソース電流を少なく
するため、前記(1) の条件を満たす範囲で低い電位であ
ること。 （第４実施形態）次に、第４実施形態を図面に従って説
明する。尚、本実施形態において、第３実施形態と同じ
構成部材については符号を等しくしてその詳細な説明を
省略する。 【０１１２】図１２に、本実施形態の要部構成を示す。
本実施形態において、第３実施形態と異なるのは、各ソ
ース線ＳＬａ〜ＳＬｍが各ＮＭＯＳトランジスタ４２を
介して接地されている点だけである。各ＮＭＯＳトラン
ジスタ４２のゲートには、ビット消去モードにおいて、
メモリセル１を介して各ソース線ＳＬａ〜ＳＬｍと接続
されている各ワード線ＷＬａ〜ＷＬｚが立ち上がったと
きにだけ、ロウレベルの信号が印加される。つまり、ビ
ット消去モード時にだけ、ＮＭＯＳトランジスタ４２を
オフさせて、ソース線ＳＬａ〜ＳＬｍをフローティング
状態にするわけである。尚、各ＮＭＯＳトランジスタ４
２のゲートに印加する信号は、ロウデコーダ１２３によ
って生成される。このようにすれば、ビット消去モード
において各メモリセル１ａ，１ｃに定常的にセル電流が
流れることはなくなる。 【０１１３】従って、本実施形態によれば、第３実施形
態と同様に低消費電力化を図ることができる。 （第５実施形態）次に、第５実施形態を図面に従って説
明する。尚、本実施形態において、第４実施形態と同じ
構成部材については符号を等しくしてその詳細な説明を
省略する。 【０１１４】図１３に本実施形態のフラッシュＥＥＰＲ
ＯＭ５１の全体構成を示し、図１４にその要部構成を示
す。本実施形態において、第４実施形態と異なるのは、
各ビット線ＢＬａ〜ＢＬｚ毎に各ソース線ＳＬａ〜ＳＬ
ｚが設けられ、同じビット線ＢＬａ〜Ｂｌｚに接続され
ている各メモリセル１のソースＳが、同じソース線ＳＬ
ａ〜Ｓｌｚに接続されている点だけである。そして、各
ソース線ＳＬａ〜ＳＬｚは各ＮＭＯＳトランジスタ５２
を介して接地されている。各ＮＭＯＳトランジスタ５２
のゲートには、ビット消去モード時にだけロウレベルの
信号が印加される。尚、各ＮＭＯＳトランジスタ５２の
ゲートに印加する信号は、制御コア回路１３２によって
生成される。つまり、ビット消去モード時にだけ、ＮＭ
ＯＳトランジスタ５２をオフさせて、ソース線ＳＬａ〜
ＳＬｚをフローティング状態にするわけである。 【０１１５】図１２に示す第４実施形態では、メモリセ
ル１ｃの消去動作が進んでチャネルＣＨがオンすると、
矢印Ａに示すように、メモリセル１ａが接続されている
ビット線ＢＬｍ（＝＋５Ｖ）→ソース線ＳＬｇ→メモリ
セル１ｃ→メモリセル１ｃが接続されているビット線Ｂ
Ｌｎ（＝０Ｖ）という経路で電流が流れる。但し、同時
に消去動作を行うメモリセル１の数が１〜８個程度の場
合には、この電流の総量もそれほど多くはならない。従
って、第４実施形態においては、同時に消去動作を行う
メモリセル１の数を増やさなければ、低消費電力化を図
ることができる。 【０１１６】それに対して、本実施形態においては、各
ビット線ＢＬａ〜ＢＬｚ毎に各ソース線ＳＬａ〜ＳＬｚ
が設けられているため、第４実施形態のような電流は流
れない。従って、本実施形態によれば、同時に消去動作
を行うメモリセル１の数を増やした場合でも、低消費電
力化を図ることができる。 【０１１７】（第６実施形態）次に、第６実施形態を図
面に従って説明する。尚、本実施形態において、第１〜
第５実施形態と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。 【０１１８】本実施形態は、メモリセル１に多値のデー
タを記憶させることを可能にしたものである。図１５
に、図２３に示した（ｃ）読み出しモードにおける、フ
ローティングゲートＦＧの電荷量Ｑとリード電流（セル
電流）Ｉの特性を示す。フローティングゲートＦＧの電
荷量Ｑとリード電流Ｉとは比例関係を示し、その特性
は、エンハンスメント形のＮＭＯＳトランジスタにおけ
るゲート電圧ＶGSとドレイン電流ＩD の特性と類似して
いる。 【０１１９】このように、メモリセル１では、フローテ
ィングゲートＦＧの電荷量Ｑによってリード電流Ｉが一
義的に決定される。また、消去動作または書き込み動作
において、フローティングゲートＦＧの電荷量Ｑは、そ
の動作時間を調整することによって制御することができ
る。従って、フローティングゲートＦＧの電荷量Ｑを制
御することで、リード電流Ｉを任意に設定することがで
きる。 【０１２０】そこで、図１５に示すように、リード電流
Ｉが任意の値Ｉａ以下の場合（Ｉ＜Ｉａ）をデータ値
「００」、リード電流Ｉが値Ｉａ以上で任意の値Ｉｂ以
下の場合（Ｉａ＜Ｉ＜Ｉｂ）をデータ値「０１」、リー
ド電流Ｉが値Ｉｂ以上で任意の値Ｉｃ以下の場合（Ｉｂ
＜Ｉ＜Ｉｃ）をデータ値「１０」、リード電流Ｉが値Ｉ
ｃ以上の場合（Ｉｃ＜Ｉ）をデータ値「１１」に、それ
ぞれ対応づければ、１個のメモリセル１に４値（＝２ビ
ット）のデータを記憶できることになる。 【０１２１】図１６に、メモリセル１に記憶された４値
のデータを読み出すためのセンスアンプ６１の回路例を
示す。センスアンプ６１は、基準電圧発生器６２、コン
パレータ６３〜６５、ＮＭＯＳトランジスタ６６、イン
バータ６７、ＮＯＲ６８、ＮＡＮＤ６９、抵抗Ｒ１，Ｒ
２から構成されている。 【０１２２】このセンスアンプ６１は以下の順序で動作
する。 （１）初期的に、信号ＳＡとワード線ＷＬは共にローレ
ベルになっている。 （２）信号ＳＡが立ち上がるとトランジスタ６６はオン
し、各抵抗Ｒ１，Ｒ２によってビット線ＢＬの電位は２
Ｖに設定される。 【０１２３】（３）ワード線ＷＬが立ち上がり、メモリ
セル１のリード電流Ｉが流れ、ビット線ＢＬの電位は２
Ｖより低下する。 （４）リード電流Ｉが任意の値Ｉａのときのビット線Ｂ
Ｌの電位を基準電圧Ｖref1、リード電流Ｉが任意の値Ｉ
ｂのときのビット線ＢＬの電位を基準電圧Ｖref2、リー
ド電流Ｉが任意の値Ｉｃのときのビット線ＢＬの電位を
基準電圧Ｖref3とする。この各基準電圧Ｖref1，Ｖref
2，Ｖref3を基準電圧発生器６２から発生させ、各基準
電圧Ｖref1，Ｖref2，Ｖref3をそれぞれ各コンパレータ
６３〜６５のマイナス入力端子に印加しておく。各コン
パレータ６３〜６５のプラス入力端子はビット線ＢＬに
接続されている。 【０１２４】（５）各コンパレータ６３〜６５はビット
線ＢＬの電位と各基準電圧Ｖref1，Ｖref2，Ｖref3とを
比較し、その比較結果はインバータ６７、ＮＯＲ６８、
ＮＡＮＤ６９へ送られる。 【０１２５】（６）図１７に示すように，各コンパレー
タ６３〜６５の出力ａ１，ａ２，ａ３の電位から、セン
スアンプ６１の各リードデータDATA１，DATA２の値が決
定される。この各リードデータDATA１，DATA２が、上記
した４値のデータとなる。 【０１２６】このように、センスアンプ６１を用いれ
ば、メモリセル１のリード電流（セル電流）Ｉに基づい
て、メモリセル１に記憶された４値のデータを読み出す
ことができる。 【０１２７】図１８に本実施形態のフラッシュＥＥＰＲ
ＯＭ７１の全体構成を示す。本実施形態において、第３
実施形態のフラッシュＥＥＰＲＯＭ４１と異なるのは、
データ比較器３３がデータ比較器７４に、マスクデータ
ラッチ３６が内部ライトデータラッチ７２に、内部ライ
トデータ生成回路３４がビット線電位設定回路７３に、
それぞれ置き代えられている点だけである。 【０１２８】データ比較器７４は、後記するように、メ
モリセル１毎（すなわち、２ビット毎）にライトデータ
とリードデータの大小を比較して、４個のメモリセル１
から合計１バイトの内部ライトデータを生成する。内部
ライトデータラッチ７２は内部ライトデータをラッチ
し、その内部ライトデータはビット線電位設定回路７３
へ転送される。 【０１２９】ビット線電位設定回路７３は、後記するよ
うに、内部ライトデータに基づいて、各ビット線ＢＬａ
〜ＢＬｚの電位を決定する。カラムデコーダ１２４は、
ビット線電位設定回路７３の決定に従って、各ビット線
ＢＬａ〜ＢＬｚの電位を制御する。 【０１３０】尚、センスアンプ群１３０は、４個のセン
スアンプ６１から構成されている。また、上記した各回
路（３２，３５，７２〜７４，１２３〜１３１）の動作
は制御コア回路１３２によって制御される。 【０１３１】次に、本実施形態の書き込み及びビット消
去モードについて、図１８〜図２０に従って説明する。
尚、本実施形態のその他の動作モード（ワード線消去モ
ード、読み出しモード、スタンバイモード）について
は、第３実施形態のフラッシュＥＥＰＲＯＭ４１と同じ
である。 【０１３２】図１９は、書き込みモードおよびビット消
去モードのフローチャートである。尚、図１９におい
て、図５に示した第２実施形態のフローチャートと同じ
処理についてはステップ番号を等しくしてその説明を省
略する。 【０１３３】まず、Ｓ１の処理を行い、Ｓ２２へ移行す
る。Ｓ２２において、前リード動作を行う。すなわち、
アドレスラッチ１２７でラッチされた各アドレスのう
ち、ロウアドレスはロウデコーダ１２３へ転送され、カ
ラムアドレスはカラムデコーダ１２４へ転送される。ロ
ウデコーダ１２３は、そのロウアドレスに対応した１本
のワード線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択す
る。カラムデコーダ１２４は、そのカラムアドレスに対
応した４本のビット線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ
〜ＢＬｐ）を選択する。そして、ワード線ＷＬｍおよび
各ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモ
リセル１からリードデータが読み出され、そのリードデ
ータは、各ビット線ＢＬｍ〜ＢＬｐからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。そ
の結果、各メモリセル１毎に２ビットずつ、合計１バイ
トのリードデータが読み出される。そのリードデータ
は、リードデータラッチ３５においてラッチされる。そ
して、Ｓ３へ移行する。 【０１３４】Ｓ３の処理後に、Ｓ２３へ移行する。Ｓ２
３において、制御コア回路１３２は、消去動作を行うメ
モリセル１と書き込み動作を行うメモリセル１とを選択
する。そして、まず、消去動作を行うメモリセル１に対
して、以下のＳ２４〜Ｓ２９の処理を行う。 【０１３５】Ｓ２４において、データ比較器７４は内部
ライトデータを生成する。すなわち、ライトデータラッ
チ３２でラッチされたライトデータおよびリードデータ
ラッチ３５でラッチされたリードデータは、データ比較
器７４へ転送される。データ比較器７４は、図２０に示
すように、メモリセル１毎（すなわち、２ビット毎）に
ライトデータとリードデータの大小を比較して、４個の
メモリセル１から合計４ビットの内部ライトデータを生
成する。そして、生成された４ビットの内部ライトデー
タは、内部ライトデータラッチ７２においてラッチされ
る。そして、Ｓ２５へ移行する。 【０１３６】Ｓ２５において、制御コア回路１３２は、
４ビットの内部ライトデータの各ビットの値が全て
「０」になっているかどうかを判定する。そして、全て
「０」になっている場合はＳ２６へ移行し、１ビットで
も「１」になっている場合はＳ２７へ移行する。 【０１３７】Ｓ２７において、ビット線電位設定回路７
３は、図２０に示すように、内部ライトデータから、そ
の内部ライトデータに対応するビット線ＢＬｍ〜ＢＬｐ
の電位を決定する。そして、Ｓ２８へ移行する。 【０１３８】Ｓ２８において、カラムデコーダ１２４
は、ビット線電位設定回路７３の決定に従って、対応す
るビット線ＢＬｍ〜ＢＬｐの電位を制御する。そして、
ロウデコーダ１２３は、ワード線ＷＬｍへ＋１５Ｖを供
給し、ソース線ＳＬｇへ＋５Ｖを供給する。その結果、
ワード線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続
されている各メモリセル１に対して、前記したように、
消去動作が行われる。そして、Ｓ２９へ移行する。 【０１３９】Ｓ２９において、検証（ベリファイ）のた
めのリード動作を行う。すなわち、消去動作を一定時間
行った後に、Ｓ２２と同様にして、ワード線ＷＬｍおよ
び各ビット線ＢＬｍ〜ＢＬｐに接続されている各メモリ
セル１から１バイトのリードデータが読み出され、その
リードデータはリードデータラッチ３５においてラッチ
される。その結果、リードデータラッチ３５においてラ
ッチされるリードデータは、新たに各メモリセル１から
読み出されたリードデータに置き代わる。そして、Ｓ２
４へ戻る。 【０１４０】従って、Ｓ２４〜Ｓ２９の動作を繰り返す
ことで、各メモリセル１の特性にバラツキがある場合で
も、内部ライトデータの全ビットの値を全て「０」にす
ることができる。 【０１４１】そして、Ｓ２６において、制御コア回路１
３２は、消去動作が終了したかどうかを判定し、終了し
ていればＳ２３へ戻る。Ｓ２３において、制御コア回路
１３２は、書き込み動作を行うメモリセル１に対して、
Ｓ２４〜Ｓ２９の処理を行う。尚、Ｓ２８では、消去動
作の場合と異なり、ロウデコーダ１２３はワード線ＷＬ
ｍへ＋１Ｖを供給し、ソース線ＳＬｇの電位をグランド
レベルにする。そして、Ｓ２６において、制御コア回路
１３２は、書き込み動作が終了したかどうかを判定し、
終了していれば全ての処理を完了する。 【０１４２】このように、本実施形態によれば、第３実
施形態の作用および効果に加えて、各メモリセル１に２
ビットずつのデータを記憶させることができる。尚、上
記各実施形態は以下のように変更してもよく、その場合
でも同様の作用および効果を得ることができる。 【０１４３】（１）第２〜第６実施形態では、１バイト
のデータに対して消去動作または書き込み動作を行う。
しかし、消去動作または書き込み動作を行うデータのビ
ット数は１バイトに限らず、どのようなビット数にして
もよい。但し、第２〜第４実施形態においては、同時に
消去動作を行うメモリセル１の数を増やすと消費電力が
増大するため、１ビットから１バイト程度が望ましい。 【０１４４】（２）第６実施形態において、１個のメモ
リセル１に３ビット以上のデータを記憶させる。 （３）第２、第４、第５実施形態のいずれか１つと第６
実施形態とを組み合わせる。この場合は、各実施形態の
作用および効果に加えて、各メモリセル１に多値のデー
タを記憶させることができる。 【０１４５】（４）スプリットゲート型のフラッシュＥ
ＥＰＲＯＭではなく、スタックトゲート型のフラッシュ
ＥＥＰＲＯＭに適用する。但し、ドレインとフローティ
ングゲートとの間の静電容量をみると、スプリットゲー
ト型メモリセルの方がスタックトゲート型メモリセルよ
りも大きい。従って、上記各実施形態は、スプリットゲ
ート型のフラッシュＥＥＰＲＯＭに適用した場合に特に
大きな効果を得ることができる。 【０１４６】ところで、（佐藤康夫 他；１トランジス
タ型メモリセルを用いたビット消去可能なＦｌａｓｈ
ＥＥＰＲＯＭ技術，信学技報SDM93-23,ICD93-25(1993-0
5),pp9-14 ）に開示されるように、スタックトゲート型
のフラッシュＥＥＰＲＯＭにおけるビット消去技術は既
に提案されている。同論文の方法では、ドレインからフ
ローティングゲートへ流れるＦＮトンネル電流を利用し
て書き込み動作を行い、フローティングゲートからチャ
ネル全体へ流れるＦＮトンネル電流を利用してワード線
消去動作（同論文では、セクター消去と表記している）
を行い、チャネルからフローティングゲートへのホット
エレクトロンの注入を利用してビット消去動作を行って
いる。 【０１４７】しかし、同論文の方法には以下の欠点があ
る。 （１）ワード線消去動作とビット消去動作で消去方法が
異なるため、フラッシュＥＥＰＲＯＭ全体の回路が複雑
化する。 【０１４８】（２）スタックトゲート型メモリセルで
は、チャネルからフローティングゲートへのホットエレ
クトロンの注入効率が低い。そのため、ビット消去動作
において、同時に消去動作を行うことが可能なメモリセ
ルの数を多くすることができない。 【０１４９】（３）ドレインからフローティングゲート
へ流れるＦＮトンネル電流を利用して書き込み動作を行
うとなると、ディスターブを防止するため、ＤＩＮＯＲ
型やＡＮＤ型のメモリセル構成を採用しなければなら
ず、単純なＮＯＲ型のメモリセル構成を採用することが
できない。 【０１５０】上記各実施形態には以上のような欠点がな
いため、同論文の方法に比べてはるかに実現性に優れて
いる。 【０１５１】 【０１５２】 【０１５３】 【０１５４】 【０１５５】 【発明の効果】 １〕耐久性に優れた不揮発性半導体記憶装置を提供する
ことができる。 ２〕消費電力の少ない不揮発性半導体記憶装置を提供す
ることができる。 【０１５６】３〕動作速度の速い不揮発性半導体記憶装
置を提供することができる。 ４〕回路規模の小さな不揮発性半導体記憶装置を提供す
ることができる。

【図面の簡単な説明】 【図１】第１実施形態の動作を説明するための要部回路
図。 【図２】第２実施形態の動作を説明するための要部回路
図。 【図３】第２実施形態の動作を説明するための説明図。 【図４】第２実施形態のブロック回路図。 【図５】第２実施形態の動作を説明するためのフローチ
ャート。 【図６】第２実施形態の動作を説明するための説明図。 【図７】第３実施形態のブロック回路図。 【図８】第３実施形態の動作を説明するための要部回路
図。 【図９】第３実施形態の動作を説明するためのフローチ
ャート。 【図１０】第３実施形態の動作を説明するための説明
図。 【図１１】第３実施形態の動作を説明するための説明
図。 【図１２】第４実施形態の動作を説明するための要部回
路図。 【図１３】第５実施形態のブロック回路図。 【図１４】第５実施形態の動作を説明するための要部回
路図。 【図１５】第６実施形態の動作を説明するための特性
図。 【図１６】第６実施形態の要部回路図。 【図１７】第６実施形態の動作を説明するための説明
図。 【図１８】第６実施形態のブロック回路図。 【図１９】第６実施形態の動作を説明するためのフロー
チャート。 【図２０】第６実施形態の動作を説明するための説明
図。 【図２１】従来の形態および各実施形態で用いられるメ
モリセルの断面図。 【図２２】従来の形態および第１実施形態のブロック回
路図。 【図２３】従来の形態と第１実施形態の動作を説明する
ための要部回路図。 【符号の説明】 １…メモリセル ＦＧ…フローティングゲート ＣＧ…コントロールゲート Ｓ…ソース Ｄ…ドレイン ＣＨ…チャネル ＷＬａ〜ＷＬｚ…ワード線 ＢＬａ〜ＢＬｚ…ビット線 ＳＬａ〜ＳＬｚ…ソース線 １２３…ロウデコーダ １２４…カラムデコーダ １３２…制御コア回路１３２

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 ソースとドレインに挟まれたチャネル上
   に、第１の絶縁膜を介して形成されたフローティングゲ
   ートと、このフローティングゲート上に第２の絶縁膜を
   介して形成されたコントロールゲートとからなり、前記
   フローティングゲート及びドレイン間の静電容量は前記
   コントロールゲート及びフローティングゲート間の静電
   容量よりも大きく設定され、前記コントロールゲートの
   一部が前記第１の絶縁膜を介してチャネル上に配置され
   て選択ゲートを構成している第１のメモリセル、第２の
   メモリセル及び第３のメモリセルを備え、 前記各メモリセルのコントロールゲートが共通のワード
   線に接続され、前記各メモリセルのソースが共通のソー
   ス線に接続され、前記共通のワード線に接続された各メ
   モリセルに対し同時に書き込み動作や消去動作を行うも
   のであって、 前記ドレインの電位をメモリセル毎に制御する制御回路
   を設け、 前記共通のワード線に前記チャネルがオンするほどの第
   １の電圧を印加すると共に前記共通のソース線に前記第
   １の電圧よりも低い第２の電圧を印加した状態で、前記
   第１のメモリセルに対して消去動作を行い、前記第２の
   メモリセルに対して書き込み動作を行い、前記第３のメ
   モリセルに対しては書き込み動作も消去動作も行わない
   場合、 前記第１のメモリセルのドレインに、前記第１の電圧よ
   りも低い第３の電圧であってコントロールゲートとフロ
   ーティングゲートの間に高電界が生じることにより、フ
   ァウラー−ノルドハイム・トンネル電流が流れてフロー
   ティングゲート中の電子がコントロールゲート側へ引き
   抜かれて、前記消去動作が行われるほどの電圧を印加
   し、 前記第２のメモリセルのドレインに、前記第２の電圧よ
   りも高い第４の電圧であって、ソース中の電子がチャネ
   ル中へ移動する一方、コントロールゲートとフローティ
   ングゲートの間に高電界が生じることにより、チャネル
   中の電子が加速され、ホットエレクトロンとなってフロ
   ーティングゲートへ注入されるほどの電圧を印加し、 前記第３のメモリセルのドレインに、前記第３の電圧よ
   りも高く且つ前記第４の電圧よりも低い第５の電圧であ
   って、フローティングゲートとコントロールゲ ートとの
   間にファウラー−ノルドハイム・トンネル電流が実質的
   に流れないほどの電圧を印加することを特徴とした不揮
   発性半導体記憶装置。