CN111431533A - 一种高速lvds接口adc数据与时钟同步的方法 - Google Patents

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Abstract

本发明公开了一种高速LVDS接口ADC数据与时钟同步的方法，旨在提供一种在FPGA内部实现高速并行LVDS接口的ADC采样数据在源同步时钟边沿获得最佳采样的方法，该方法包括以下步骤：步骤S1：ADC输入高低电平随机跳变信号；步骤S2：FPGA内部核心控制算法单元对输入的并行信号线高几位进行多周期垂直比对，使输入信号获得相应延时调整；步骤S3：ADC输入确定正弦波信号；步骤S4：FPGA内部核心控制算法单元对输入信号进行快速傅里叶变换再求得信噪比，通过信噪比来确定低位最优输入延时；步骤S5：可对临近有效位附近数据线进行上述S4步骤操作，以获得最优输入延时。本发明通过分开调整ADC高低位输入延时，降低了并行信号线延时调整的次数，提高了信号的信噪比。

Description

一种高速LVDS接口ADC数据与时钟同步的方法
技术领域
本发明涉及信号检测领域，具体涉及一种高速LVDS接口ADC数据与时钟同步的方法。
背景技术
随着通信速度的不断提高，越来越多的系统都要求更高的速率和更大的带宽，这对于ADC(模数转换器)的采样速率提出了更高的要求。当今，ADC的采样率可以达到GHZ级别，主流方式是采用并行的LVDS接口将采样数据和源同步时钟传输到FPGA内部进行数据处理，如此高速率并行信号和时钟在传输过程中容易受到PCB布局布线等因素影响，使得系统获得的采样数据产生较大失真。随着FPGA技术的不断发展，芯片内部集成输入输出延时单元已经成为主流，这为在FPGA内部实现高速并行LVDS接口的ADC采样数据在源同步时钟边沿获得最佳采样提供了硬件基础，通过一定控制算法，可以使得输入的并行数据在该模块获得相应的相位补偿，从而提高信噪比。
为解决在FPGA内部的高速LVDS接口ADC数据与时钟同步的问题，现存如下几种解决方案：
方案1：对输入FPGA的源同步时钟进行输入延时处理。本方案的优点是只对一根时钟线进行优化处理，FPGA内部处理算法简单易实现，缺点是必须保证所有并行数据线的相位差在一个时钟周期以内。
方案2：对输入FPGA的并行数据线所有位都采用信噪比比较的方法进行。该方案的优点是能够找到所有数据线的最优延时，缺点是快速傅里叶变换次数和比较次数会随着ADC分辨率的位数成指数形式递增，当ADC分辨率位数很高时，该方法几乎无法实现。
方案3：不利用输入延时单元，通过相应的RTL级算法对输入的数据进行相位补偿，该方案适用于对输入所有信号类型已知的情况下，使用具有一定局限性。
故针对目前现有方案中存在的上述缺陷，实有必要进行研究，以提供一种方案，解决现有技术中存在的缺陷。
发明内容
为了解决现有方案中存在的技术问题，本发明提供一种高速LVDS接口ADC数据与时钟同步的方法，将ADC产生的并行LVDS数据的高位和低位分开处理，从而降低了信号线输入延时的调整次数。
为了解决现有技术存在的技术问题，本发明的技术方案如下：
步骤S1：ADC输入高低电平随机跳变信号；
步骤S2：FPGA内部核心控制算法单元对输入的并行信号线高N位(取决于ADC精度)进行多周期垂直比对，使输入信号获得相应延时调整，并产生中断信号；
步骤S3：ADC输入确定正弦波信号；
步骤S4：FPGA内部核心控制算法单元对输入信号进行快速傅里叶变换后求得信噪比，通过信噪比来确定低位最优输入延时；
步骤S5：可对临近有效位进行上述S4步骤操作，以获得最优输入延时。
该方法运用于采样率在1GHZ以上的ADC芯片；采用本发明方法的FPGA芯片应集成输入延时调整单元；且由于PCB走线等原因造成的并行数据之间的到达时差小于输入延时调整单元可调节范围的一半。
作为进一步的改进方案，步骤S1中的高低电平随机跳变信号是指ADC输出的所有并行数据为全0或者全1，且全0和全1的出现不存在规律性，更进一步是指ADC输入的模拟信号在满量程和0之间随机切换；步骤S3中的确定正弦波信号指的是频率、相位已知，其中频率应不小于ADC采样率的二十分之一，且该正弦波的幅值不得小于ADC允许输入最大值的二分之一。
作为进一步的改进方案，步骤S2、步骤S4和步骤S5中所述的FPGA内部核心算法控制单元具有以下特征：该控制单元可以通过RTL逻辑接口来控制所述的FPGA芯片中集成的输入延时调整单元；该控制单元将输入信号分成高位和低位两部分进行延时调整，分别使用高低电平随机跳变信号和确定正弦波信号，并依据信号不同使用多周期垂直比对法和信噪比比较法进行延时调整；核心算法控制单元在步骤S5中，可以对输入信号有效位附近数据线的延时进行优化调整。
作为进一步的改进方案，FPGA内部核心算法控制单元对高位信号进行的多周期垂直比对法，设ADC的分辨率为N，数据位从最高位到最低位依次表示为L(N)，L(N-1)，……，L(1)，ADC的有效分辨率为X，ADC的高位定义为L(n)(n>N-X)，低位定义为L(n)(n<N-X)，L(N-X)定义为有效位，每一根线上的输入延时定义为TL(n),n为(N，N-1，……，1)。该方法的使用前提是输入高低电平随机跳变信号。使用该方法时，首先将L(N)的输入延时调整为0，从最低到最高依次调整L(N-1)的输入延时，在每个延时情况下采集1万次数据，记录L(N)与L(N-1)的值不相等的次数M(N-1)，当M(N-1)小于100时认为相位对齐，记录满足相位对齐时TL(N-1)的最大值和最小值，取中间值E(N-1)作为L(N-1)的临时最佳延时值。如若对L(N-1)进行上述操作以后没有满足M(N-1)小于100的TL(N-1)，则说明L(N)在源同步时钟域不满足建立时间或保持时间,或者L(N)的相位提前于L(N-1)，因此需要对L(N)的输入延时进行调整：从最低到最高依次调整L(N)的输入延时，在每个TL(N)的情况下，重复上述L(N-1)的延时调整步骤，直至出现有3次以上的TL(N-1)与之对应的M(N-1)小于100的情况出现，这时的TL(N)即为L(N)的临时最佳延时E(N)，取TL(N-1)的中间值E(N-1)作为L(N-1)的临时最佳延时值；对L(N-2)进行多周期垂直比对时，从最低到最高依次调整L(N-2)的输入延时，每个延时采集1万次数据，记录L(N)，L(N-1),L(N-2)的值不相等的M(N-2)，当M(M-2)小于100时默认为相位对齐，记录相位对齐时延时的最大值和最小值，取中间值E(N-2)作为L(N-2)的临时最佳延时值。如若对L(N-2)所有延时操作以后没有满足M(N-2)小于100次的TL(N-2)，则说明已经同步的L(N)和L(N-1)的相位提前于L(N-2)，则需要对上述L(N-2)调整方法进行优化：方法是对E(N)和E(N-1)不断增加一个步长调整，直至某一位的延时值取到最大，在此之间，从最低到最高依次调整L(N-2)的输入延时，每个延时采集1万次数据，记录L(N)，L(N-1),L(N-2)的值不相等的M(N-2)，直至出现有3次以上的TL(N-2)与之对应的M(N-2)小于100的情况出现，这时的TL(N)和T(N-1)即为L(N)和L(N-1)的临时最佳延时E(N)和E(N-1)，取TL(N-2)的中间值E(N-2)作为L(N-2)的临时最佳延时值。同样的，L(N-3),L(N-4)的调整步骤同上L(N-2)一致，直至调整到L(N-X)。
作为进一步的改进方案，FPGA内部核心算法控制单元对低位信号进行的信噪比比较法，运用信噪比比较法的前提是，对于ADC输出数据的高位已经完成了多周期垂直比对法；该方法首先对经过多周期垂直比对法调整以后的高位临时最佳延时E(n)(n取N、N-1、……、N-X)做加一步长操作，直至某一位到达最大延时值，在每次加一步长的情况下，从最低到最高依次调整L(N-X-1)的输入延时，在每个延时情况下采集8192个数据并对该数据做8192点的快速傅里叶变换，通过快速傅里叶变换结果求得每个TL(N-X-1)情况下的信噪比，比较所有情况下信噪比取最大值时的TL(N-X-1)作为L(N-X-1)的该高位延时情况下的最佳E(N-X-1)，取所有高位TL(n)(n取N、N-1、……、N-X)作为该位的临时最佳延时值E(n)(n取N、N-1、……、X)；同样的，对于L(N-X-2),L(N-X-3)，……，L(1),重复上述操作即可。
与现有的方案相比，本发明的有益效果在于：
本发明将ADC产生的并行LVDS数据的高位和低位分开处理，高位采用多周期垂直比对法进行延时处理，低位采用信噪比比较法进行延时处理。其中，高位采用的多周期垂直比对法要求输入随机跳变高低电平信号，核心控制算法单元从最高位到次高位依次进行输入延时处理，并对各个信号线上的高低电平值进行多周期比对以确定所有高位的最佳延时，使用该方法可以极大的简化同步算法的设计，整个算法只需要最简单的逻辑与运算即可，与现存方案相比，该方法极大的降低了信号线输入延时的调整次数；低位采用的信噪比比较法是通过输入确定的正弦波信号，核心控制算法单元从次高位到最低位以此进行输入延时处理，通过对输入信号的信噪比进行比较，以确定最佳的低位输入延时。与现存方案相比，使用该方法最大的优点就是整个并行数据线上的延时调整次数不会随着ADC分辨率的增加而呈现指数增加的情况，并且，该方案考虑到了ADC输出的有效位附近数据可能存在数据不稳定现象，从而设计了步骤S5，对输入的数据做了进一步的优化。
附图说明
图1是本发明方法所适用的系统的整体框架图(以Xilinx 7系FPGA为例)。
图2是本发明方法的流程图。
图3是本发明方法所运用的FPGA内部输入延时单元和串并转换单元(以Xilinx 7系FPGA为例)。
图4是本发明方法所使用的高低电平随机跳变信号(以10位ADC为例)。
图5是输入未同步信号的仿真图(以10位ADC为例)。
图6是经过垂直比对法以后的信号仿真图(以10位ADC为例)。
图7是经过信噪比比较法以后的信号仿真图(以10位ADC为例)。
具体实施方式
以下将结合附图对本发明提供的技术方案作进一步说明。
以Xilinx 7系FPGA为例，本发明所适用系统的整体框架如图1所示。首先，并行的ADC数据和源同步时钟以LVD形式输入到FPGA内部，通过输入缓冲区将双端的LVDS信号转为单端信号；对于输入的源同步时钟将经过时钟处理单元(内部包含BUFIO和BUFR)，该单元将输入该单元的时钟进行一定的分频处理并将其接入时钟专用网络，该单元能够产生串并转换单元、输入延时控制单元和核心控制算法单元所需要的时钟；对于输入的并行ADC数据将经过输入延时单元和串并转换单元(如图3所示)，其中输入延时单元包括IODELAY(输入输出延时调节单元)和IDELAY CONTROL(输入延时控制单元)，IODELAY内部集成了一个64阶的可编程信号延时调节单元，对于200MHZ的IDELAY CONTROL时钟输入，IODELAY能够调节的最小延时为78.15ps，最大延时调节范围为5ns。串并转换单元的功能是将GHZ以上的ADC采样信号进行1:N降速处理，以使得FPGA内部逻辑电路能够进行处理；经过串并转换单元以后的多路低速并行数据将作为输入进入核心控制算法模块，核心控制模块将会按照图2所示的步骤来产生相应的输出信号，用于控制输入延时单元进行延时调整。
本发明将ADC产生的并行LVDS数据的高位和低位分开处理，高位采用多周期垂直比对法进行延时处理，低位采用信噪比比较法进行延时处理。其中，高位采用的多周期垂直比对法要求输入随机跳变高低电平信号，该信号的特征是所有并行数据为全0或者全1，且全0和全1的出现不存在规律性，更进一步是指ADC输入的模拟信号在满量程和0之间随机切换。使用该信号作为输入是因为若所有并行数据相位对齐，那么任意时刻比较所有并行线上数据都是相等的。使用此作为指导思想，理论上是可以只通过多周期垂直比对法就能将所有数据与时钟同步，但是考虑到实际中，ADC存在有效采样位，也即ADC采样的低位数据可能不是精确数据，所以，对于ADC输入高低电平随机跳变信号，在所有数据相位对齐的情况下，其低几位并行线上数据也存在不相等现象，因此，本发明对于低位采用信噪比比较法，以输出信号信噪比作为直观比较条件，即可求得在实际情况下的最优输出。
该发明方法在上述实例系统中的具体实施过程如下：以10位ADC系统为例，在相位未进行调整时以正弦波作为激励，输出仿真结果如图5所示，可以看到并行线相位未对齐造成的结果是输出数据具有较大的噪声。下面采用本发明方法对该系统进行同步处理。首先进行多周期垂直比对法，ADC输入高低电平随机跳变信号，然后FPGA内部核心控制算法单元对输入的并行信号线高位进行多周期垂直比对，过程如下：设数据位从最高位到最低位依次表示为L(10)，L(9)，……，L(1)，ADC的有效分辨率为6，ADC的高位定义为L(n)(n>4)，低位定义为L(n)(n<4)，L(4)定义为有效位，每一根线上的输入延时定义为TL(n),n为(10，9，……，1)。首先将L(10)的输入延时调整为0，从最低到最高依次调整L(9)的输入延时，在每个延时情况下采集1万次数据，记录L(10)与L(9)的值不相等的次数M(9)，当M(9)小于100时认为相位对齐，记录满足相位对齐时TL(9)的最大值和最小值，取中间值E(9)作为L(9)的临时最佳延时值。如若对L(9)进行上述操作以后没有满足M(9)小于100的TL(9)，则说明L(10)在源同步时钟域不满足建立时间或保持时间,或者L(10)的相位提前于L(9)，因此需要对L(10)的输入延时进行调整：从最低到最高依次调整L(10)的输入延时，在每个TL(10)的情况下，重复上述L(9)的延时调整步骤，直至出现有3次以上的TL(9)与之对应的M(9)小于100的情况出现，这时的TL(10)即为L(10)的临时最佳延时E(10)，取TL(9)的中间值E(9)作为L(9)的临时最佳延时值；对L(8)进行多周期垂直比对时，从最低到最高依次调整L(8)的输入延时，每个延时采集1万次数据，记录L(10)，L(9),L(8)的值不相等的M(8)，当M(8)小于100时默认为相位对齐，记录相位对齐时延时的最大值和最小值，取中间值E(8)作为L(9)的临时最佳延时值。如若对L(8)所有延时操作以后没有满足M(8)小于100次的TL(8)，则说明已经同步的L(10)和L(9)的相位提前于L(8)，则需要对上述L(8)调整方法进行优化：方法是对E(10)和E(9)不断增加一个步长调整，直至某一位的延时值取到最大，在此之间，重复上述L(8)的延时为，直至出现有3次以上的TL(8)与之对应的M(8)小于100的情况出现，这时的TL(10)和T(9)即为L(10)和L(9)的临时最佳延时E(10)和E(9)，取TL(8)的中间值E(8)作为L(8)的临时最佳延时值。同样的，L(7),L(6)的调整步骤同上L(8)一致，直至调整到L(4)。经过垂直比较法以后，输入同样正弦波测试激励，输出如图6所示，可以明显看到，由高位相位不齐产生的低频率噪声已经去除，由低位产生的高频的噪声分量依然存在。接下来进行信噪比比较法，ADC输入确定正弦波信号，FPGA内部核心控制算法单元对输入信号进行信噪比比较法，过程如下：首先对经过多周期垂直比对法调整以后的高位临时最佳延时E(10)(n取10、9、……、4)做加一步长操作，直至某一位到达最大延时值，在每次加一步长的情况下，从最低到最高依次调整L(3)的输入延时，在每个延时情况下采集8192个数据并对该数据做8192点的快速傅里叶变换，求得每个TL(3)情况下的信噪比，比较所有情况下信噪比取最大值时的TL(3)作为L(3)的该高位延时情况下的最佳E(3)，取所有高位TL(n)(n取10、9、……、4)作为该位的临时最佳延时值E(n)(n取10、9、……、4)；同样的，对于L(2),L(1),重复上述操作即可。经过信噪比比较法以后，输入同样正弦波测试激励，输出如图7所示，可以明显看到由于低位相位不齐造成的高频噪声已经消除。由于垂直比对法默认为ADC的有效位数据线附近的位数据线(L(4)和L(5))是精确的，实际情况下，有效位附近数据线上的数据可能会存在低概率的不准确现象，可对有效位数据线附近的位数据线进行上述S4步骤操作，以获得最优输入延时。
以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种高速LVDS接口ADC数据与时钟同步的方法，其特征在于，包括以下步骤：
步骤S1：ADC输入高低电平随机跳变信号；
步骤S2：FPGA内部核心控制算法单元对输入的并行信号线的高位数据进行多周期垂直比对，使输入信号获得相应延时调整，并产生中断信号；其中，高位数据和低位数据组成完整输入的并行信号；
步骤S3：ADC输入确定正弦波信号；
步骤S4：FPGA内部核心控制算法单元对输入信号进行快速傅里叶变换后求得信噪比，通过信噪比来确定低位数据最优输入延时。
2.根据权利要求1所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，还包括：
步骤S5：可对临近有效位进行上述S4步骤操作，以获得最优输入延时。
3.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，该方法运用于采样率在1GHZ以上的ADC芯片；采用FPGA芯片应集成输入延时调整单元；且并行数据之间的到达时差小于输入延时调整单元可调节范围的一半。
4.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，步骤S1中，高低电平随机跳变信号是指ADC输入的所有并行数据为全0或者全1，且全0和全1的出现不存在规律性。
5.根据权利要求4所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，ADC输入的信号在满量程和0之间随机切换。
6.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，步骤S3中，确定正弦波信号的频率、相位已知，其中频率应不小于ADC采样率的二十分之一，且该正弦波的幅值不得小于ADC允许输入最大值的二分之一。
7.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，FPGA内部核心算法控制单元通过RTL逻辑接口来控制FPGA芯片中集成的输入延时调整单元；该控制单元将输入信号分成高位和低位两部分进行延时调整，分别使用高低电平随机跳变信号和确定正弦波信号，并依据信号不同使用多周期垂直比对法和信噪比比较法进行延时调整。
8.根据权利要求2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，在步骤S5中，FPGA内部核心算法控制单元对输入信号有效位附近数据线的延时进行优化调整。
9.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，FPGA内部核心算法控制单元对高位信号进行多周期垂直比对法，具体如下：设ADC的分辨率为N，数据位从最高位到最低位依次表示为L(N)，L(N-1)，……，L(1)，ADC的有效分辨率为X，ADC的高位定义为L(n)(n>N-X)，低位定义为L(n)(n<N-X)，L(N-X)定义为有效位，每一根线上的输入延时定义为TL(n),n为(N，N-1，……，1)；
输入高低电平随机跳变信号；首先将L(N)的输入延时调整为0，从最低到最高依次调整L(N-1)的输入延时，在每个延时情况下采集1万次数据，记录L(N)与L(N-1)的值不相等的次数M(N-1)，当M(N-1)小于100时认为相位对齐，记录满足相位对齐时TL(N-1)的最大值和最小值，取中间值E(N-1)作为L(N-1)的临时最佳延时值；如若对L(N-1)进行上述操作以后没有满足M(N-1)小于100的TL(N-1)，则说明L(N)在源同步时钟域不满足建立时间或保持时间,或者L(N)的相位提前于L(N-1)，因此需要对L(N)的输入延时进行调整：从最低到最高依次调整L(N)的输入延时，在每个TL(N)的情况下，重复上述L(N-1)的延时调整步骤，直至出现有3次以上的TL(N-1)与之对应的M(N-1)小于100的情况出现，这时的TL(N)即为L(N)的临时最佳延时E(N)，取TL(N-1)的中间值E(N-1)作为L(N-1)的临时最佳延时值；对L(N-2)进行多周期垂直比对时，从最低到最高依次调整L(N-2)的输入延时，每个延时采集1万次数据，记录L(N)，L(N-1),L(N-2)的值不相等的M(N-2)，当M(M-2)小于100时默认为相位对齐，记录相位对齐时延时的最大值和最小值，取中间值E(N-2)作为L(N-2)的临时最佳延时值；如若对L(N-2)所有延时操作以后没有满足M(N-2)小于100次的TL(N-2)，则说明已经同步的L(N)和L(N-1)的相位提前于L(N-2)，则需要对上述L(N-2)调整方法进行优化：方法是对E(N)和E(N-1)不断增加一个步长调整，直至某一位的延时值取到最大，在此之间，从最低到最高依次调整L(N-2)的输入延时，每个延时采集1万次数据，记录L(N)，L(N-1),L(N-2)的值不相等的M(N-2)，直至出现有3次以上的TL(N-2)与之对应的M(N-2)小于100的情况出现，这时的TL(N)和T(N-1)即为L(N)和L(N-1)的临时最佳延时E(N)和E(N-1)，取TL(N-2)的中间值E(N-2)作为L(N-2)的临时最佳延时值；同样的，L(N-3),L(N-4)的调整步骤同上L(N-2)一致，直至调整到L(N-X)。
10.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，FPGA内部核心算法控制单元对低位信号进行的信噪比比较法，ADC输出数据的高位已经完成了多周期垂直比对法后，首先对经过多周期垂直比对法调整以后的高位临时最佳延时E(n)(n取N、N-1、……、N-X)做加一步长操作，直至某一位到达最大延时值，在每次加一步长的情况下，从最低到最高依次调整L(N-X-1)的输入延时，在每个延时情况下采集8192个数据并对该数据做8192点的快速傅里叶变换，通过快速傅里叶变换结果求得每个TL(N-X-1)情况下的信噪比，比较所有情况下信噪比取最大值时的TL(N-X-1)作为L(N-X-1)的该高位延时情况下的最佳E(N-X-1)，取所有高位TL(n)(n取N、N-1、……、N-X)作为该位的临时最佳延时值E(n)(n取N、N-1、……、X)；同样的，对于L(N-X-2),L(N-X-3)，……，L(1),重复上述操作即可。
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