JP2009239438A

JP2009239438A - 多チャンネルデータ位相制御装置

Info

Publication number: JP2009239438A
Application number: JP2008080484A
Authority: JP
Inventors: Hiroaki Katsurai; 宏明桂井; Jun Terada; 純寺田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2008-03-26
Filing date: 2008-03-26
Publication date: 2009-10-15

Abstract

【課題】多チャンネルのバーストデータの位相同期を可能とし、また動的なチャンネル間スキューなどを伴う多チャンネルデータ信号の位相同期を可能とする。
【解決手段】多チャンネルデータ信号を各チャンネルに分離した複数ｎ個のデータ信号を並列に入力し、データ信号からクロックを再生し、そのクロックで波形整形した複数のデータ信号を並列に出力する多チャンネルデータ位相制御装置において、複数のデータ信号のうち１つのデータ信号１からクロックを再生し、そのクロックで波形整形したデータ信号１を出力するクロック再生識別手段と、複数のデータ信号のうちデータ１を除くデータ信号２〜ｎをデータ信号１から再生したクロックに位相同期させて出力する位相同期制御手段とを備える。
【選択図】図１

Description

本発明は、動的なチャンネル間スキューなどを伴う多チャンネルデータ信号の位相を揃えて出力する多チャンネルデータ位相制御装置に関する。

ディジタルデータ伝送システムにおいてデータを確実に受信するためには、受信装置のクロックと受信データとの間で同期をとる必要がある。送信系および受信系のそれぞれの動作クロックが設計値通りに生成されている場合には、同期をとることは比較的容易であるが、実際には製造ばらつきや温度等の条件により、全く同一のクロック周波数を得ることは困難である。

一方、伝送されるＮＲＺ信号等のディジタルデータには、その信号の生成に用いたクロックの周波数情報が含まれている。そのため、データに含まれるクロックの周波数情報からクロックを抽出し、そのクロックを用いてデータを識別するＣＤＲ(Clock and Data Recovery) 回路が用いられる。

ところで、高速なデータ伝送を行う際に、１チャンネル当たりのデータレートを高速化しようとすると、ケーブルやコネクタ等の伝送系による高周波損失が顕著になって信号伝送が困難になり、また半導体デバイスの素子性能によっても制約を受ける。そのため、多チャンネルのデータを多重伝送することにより高速化を図る多チャンネルデータ伝送システムがあり、対応する多チャンネルデータ受信装置が必要になっている。この多チャンネルデータ受信装置において各チャンネルごとにＣＤＲ回路を用いる場合、大きな面積と電力を占めるＣＤＲ回路の小型化・低消費電力化が課題であり、引用文献１にその構成がある。
S.Kaeriyama, M.mizuno,"A 10Gb/s/ch 50mW 120x130 μm2 Clock and Data Recovery Circuit", IEEE International Solid-State Circuits Coference 2003, PAPER 4.1

例えばＰＯＮ(Passive Optical Network) システムの受信装置は、バーストデータの受信処理が必要になる。すなわち、非同期に受信するバーストデータに対して、瞬時に位相同期を確立してクロックを抽出し、そのクロックでデータを識別するバースト対応のＣＤＲ回路が必要になる。このバースト対応ＣＤＲ回路には、多相クロックを用いた構成、ゲーテッドＶＣＯを用いた構成などがあるが、いずれも大型・大消費電力であり、多チャンネルデータ受信装置で１チャンネルごとにバースト対応ＣＤＲ回路を用いると、回路面積および消費電力が大幅に増大する問題がある。

一方、非特許文献１のような従来の多チャンネル用ＣＤＲ回路は、バーストデータに対応できず、多チャンネルデータ受信装置に使用することができない。

また、１本の光ファイバに複数の波長の光を用いて多チャンネルの信号を波長多重伝送するＷＤＭシステムでは、伝送距離が10〜20ｋｍ以上になると、波長分散の影響により各チャンネル間の遅延時間が異なる大きなスキューが発生する。また、そのスキューはケーブルの置かれている環境、例えば温度や振動等によっても影響を受けて動的に変動する。そのため、１チャンネルごとにバースト対応ＣＤＲ回路を用いたとしても、それぞれの受信データのタイミングがずれてしまうため、ＦＩＦＯ等を用いた位相調整処理が必要になる。

本発明は、多チャンネルのバーストデータの位相同期を可能とし、また動的なチャンネル間スキューなどを伴う多チャンネルデータ信号の位相同期を可能とする多チャンネルデータ位相制御装置を提供することを目的とする。

本発明は、多チャンネルデータ信号を各チャンネルに分離した複数ｎ個のデータ信号を並列に入力し、データ信号からクロックを再生し、そのクロックで波形整形した複数のデータ信号を並列に出力する多チャンネルデータ位相制御装置において、複数のデータ信号のうち１つのデータ信号１からクロックを再生し、そのクロックで波形整形したデータ信号１を出力するクロック再生識別手段と、複数のデータ信号のうちデータ１を除くデータ信号２〜ｎをデータ信号１から再生したクロックに位相同期させて出力する位相同期制御手段とを備える。

位相同期制御手段は、データ信号２〜ｎとデータ信号１から再生したクロックをそれぞれ位相比較し、その位相差情報に基づいてデータ信号２〜ｎの位相をフィードフォワード制御する構成としてもよい。また、位相同期制御手段は、データ信号２〜ｎとデータ信号１から再生したクロックをそれぞれ位相比較し、その位相差情報に基づいてデータ信号２〜ｎの位相をフィードバック制御する構成としてもよい。

また、位相同期制御手段からクロックに位相同期したデータ信号２〜ｎを入力してクロックで波形整形し、データ信号１と同じタイミングで出力する出力タイミング調整手段を備えてもよい。

本発明の多チャンネルデータ位相制御装置は、１つのクロック再生識別手段を用いて再生されたクロックに、多チャンネルデータ信号を各チャンネルごとに分離したデータ信号１〜ｎをそれぞれ位相同期させ、同じタイミングで出力させることができる。これにより、各チャンネル対応にクロック再生識別手段を備える必要がなく、さらに多チャンネルのバーストデータからクロックを再生するバースト対応型のクロック再生識別手段が１つですむので、装置の小型化および低消費電力化が可能になる。また、多チャンネルデータ信号のチャンネル間スキューが動的に変動する場合でも、各チャンネルのデータ信号の位相を揃えて出力することができる。

（第１の実施形態）
図１は、本発明の多チャンネルデータ位相制御装置の第１の実施形態を示す。
図において、クロック再生識別手段はＣＤＲ回路１１に対応し、位相同期制御手段は位相比較回路１２−２〜１２−ｎ、可変遅延回路１３−２〜１３−ｎおよび制御回路１４−２〜１４−ｎに対応し、出力タイミング調整手段はＤ−ＦＦ（Ｄ型フリップフロップ）１６−２〜１６−ｎに対応する。

多チャンネルデータ位相制御装置には、多チャンネルデータ信号を各チャンネルに分離したデータ信号１〜ｎが並列に入力する（ｎは２以上の整数）。ＣＤＲ回路１１はクロック再生部とＤ−ＦＦを備え、データ信号１を入力してクロックを再生し、そのクロックで波形整形したデータ信号１を出力する。データ信号２〜ｎは、それぞれ位相比較回路１２−２〜１２−ｎおよび可変遅延回路１３−２〜１３−ｎに入力される。位相比較回路１２−２〜１２−ｎは、ＣＤＲ回路１１から出力されるクロックとデータ信号２〜ｎの位相比較をそれぞれ行い、それぞれの位相差情報を制御回路１４−２〜１４−ｎに出力する。制御回路１４−２〜１４−ｎは、それぞれの位相差情報に基づく遅延量を可変遅延回路１５−２〜１５−ｎに設定し、データ信号２〜ｎがＣＤＲ回路１１のクロックに位相同期するように制御する。可変遅延回路１５−２〜１５−ｎの出力は、それぞれＤ−ＦＦ１６−２〜１６−ｎに入力してＣＤＲ回路１１のクロックで波形整形され、データ信号１のクロックに同期したデータ信号２〜ｎとして出力される。

本実施形態では、データ信号１から再生されたクロックに対して、データ信号２〜ｎの位相同期をフィードフォワード制御する構成になっている。そのため、ＣＤＲ回路１１でデータ信号１からクロックが再生されれば、直ちに残りのデータ２〜ｎをクロックに同期して出力することができる。

なお、ＣＤＲ回路１１としてバースト対応型のものを用いることにより、１つのＣＤＲ回路で多チャンネルのバーストデータの識別が可能であり、各チャンネル対応にバースト対応ＣＤＲ回路を備える場合に比べて、回路面積および消費電力の大幅な低減が可能である。また、多チャンネルデータ信号に動的なチャンネル間スキューがあっても、１つのクロックで各チャンネルデータを同期させる構成であるので容易に位相を揃えることができる。

ここで、データ信号１とデータ信号２〜ｎは、位相比較回路１２−２〜１２−ｎ、可変遅延回路１３−２〜１３−ｎおよび制御回路１４−２〜１４−ｎを用いて、データ信号１から再生したクロックに位相同期するように制御されるが、同クロックを用いてＤ−ＦＦ１６−２〜１６−ｎでデータ信号２〜ｎを波形整形することにより、さらに正確にデータ信号１〜ｎを位相同期させることができる。なお、位相比較回路１２−２〜１２−ｎ、可変遅延回路１３−２〜１３−ｎおよび制御回路１４−２〜１４−ｎにおける位相同期精度が必要十分であれば、Ｄ−ＦＦ１６−２〜１６−ｎは省略することが可能である。以下に示す第２の実施形態においても同様である。

（第２の実施形態）
図２は、本発明の多チャンネルデータ位相制御装置の第２の実施形態を示す。
本実施形態は、第１の実施形態においてＣＤＲ回路１１から出力されるクロックとデータ信号２〜ｎとの位相比較を行う位相比較回路１２−２〜１２−ｎを可変遅延回路１３−２〜１３−ｎの出力側に配置し、フィードバック制御形態とした構成である。すなわち、データ信号２〜ｎはそれぞれ可変遅延回路１３−２〜１３−ｎに入力され、位相比較回路１２−２〜１２−ｎおよび制御回路１４−２〜１４−ｎにより、ＣＤＲ回路１１から出力されるクロックとの同期処理が行われる。可変遅延回路１５−２〜１５−ｎの出力は、それぞれＤ−ＦＦ１６−２〜１６−ｎに入力してＣＤＲ回路１１のクロックで波形整形され、データ信号１のクロックに同期したデータ信号２〜ｎとして出力される。

本実施形態の構成では、データ信号１から再生されたクロックとデータ信号２〜ｎが位相同期した後は、位相差の変動は小さい範囲にとどまり、安定した同期状態を維持することができる。

本発明の多チャンネルデータ位相制御装置の第１の実施形態を示す図。本発明の多チャンネルデータ位相制御装置の第２の実施形態を示す図。

符号の説明

１１ＣＤＲ回路
１２位相比較回路
１３可変遅延回路
１４制御回路
１５Ｄ−ＦＦ

Claims

多チャンネルデータ信号を各チャンネルに分離した複数ｎ個のデータ信号を並列に入力し、データ信号からクロックを再生し、そのクロックで識別した複数のデータ信号を並列に出力する多チャンネルデータ受信装置において、
前記複数のデータ信号のうち１つのデータ信号（以下「データ信号１」という）からクロックを再生し、そのクロックで波形整形したデータ信号１を出力するクロック再生識別手段と、
前記複数のデータ信号のうち前記データ１を除くデータ信号（以下「データ信号２〜ｎ」という）を前記データ信号１から再生したクロックに位相同期させて出力する位相同期制御手段と
を備えたことを特徴とする多チャンネルデータ位相制御装置。
請求項１に記載の多チャンネルデータ位相制御装置において、
前記位相同期制御手段は、前記データ信号２〜ｎと前記データ信号１から再生したクロックをそれぞれ位相比較し、その位相差情報に基づいて前記データ信号２〜ｎの位相をフィードフォワード制御する構成である
ことを特徴とする多チャンネルデータ位相制御装置。
請求項１に記載の多チャンネルデータ位相制御装置において、
前記位相同期制御手段は、前記データ信号２〜ｎと前記データ信号１から再生したクロックをそれぞれ位相比較し、その位相差情報に基づいて前記データ信号２〜ｎの位相をフィードバック制御する構成である
ことを特徴とする多チャンネルデータ位相制御装置。
請求項１に記載の多チャンネルデータ位相制御装置において、
前記位相同期制御手段から前記クロックに位相同期したデータ信号２〜ｎを入力して前記クロックで波形整形し、前記データ信号１と同じタイミングで出力する出力タイミング調整手段を備えた
ことを特徴とする多チャンネルデータ位相制御装置。