KR19990085539A - 컬럼 디코더 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀의 쓰기동작 시 각 비트라인의 억세스 시간을 충분히 확보할 수 있는 컬럼디코더 제어회로가 설치된 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 데이터를 입출력하는 제 1, 제 2 입출력라인과, 제 1, 제 2 입출력라인에 연결되고 행(row)방향으로 연속하여 형성된 복수개의 제 1, 제 2 비트라인과, 상기 제 1 입출력라인과 제 1 비트라인의 전기적인 도통여부와 제 2 입출력라인과 제 2 비트라인의 전기적인 도통여부를 제어하는 제 1, 제 2 스위치소자와, 제 1 스위치소자와 제 2 스위치소자의 도통여부를 제어하는 복수개의 비트선택 라인과, 제 1, 제 2 비트라인의 데이터를 증폭시키는 센스앰프부와, 비트선택 라인에 선택신호를 인가하는 컬럼디코더부와, 열(column)방향으로 연속하여 형성되어 어드레스 신호를 인가받는 워드라인과, 워드라인과 제 1, 제 2 비트라인의 교차부에 형성되어 상기 워드라인의 어드레스 신호의 제어에 의해 상기 제 1, 제 2 비트라인과 데이터를 입출력하는 제 1, 제 2 메모리 셀부와, 읽기 동작일 때에는 일정한 폭의 펄스신호를 출력하고, 쓰기 동작일 때에는 가변폭의 펄스신호를 출력하는 컬럼디코더 제어회로를 포함하여 구성된 것이 특징이다.

Description

컬럼 디코더 회로
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 읽기(read)와 쓰기(write)시 메모리 셀의 데이터를 입출력(I/O : Input and Output) 라인에 인가하는 컬럼 디코더(Column Decoder)에 관한 것이다.
컬럼디코더에서 출력된 데이터는 읽기동작 시에는 내부적으로 생성된 펄스(pulse)에 의해 제어되고, 쓰기동작 시에는 외부에서 인가된 제어신호에 동기하여 억세스된다. 그래서, 컬럼디코더는 메모리 셀의 데이터를 읽을 때에는 전력소모가 적고, 메모리 셀의 데이터를 겹쳐쓸(overwrite) 때에는 쓰기동작의 신뢰성이 높아 반도체칩의 오동작을 방지할 수 있다.
도 1은 펄스에 의해 제어되는 컬럼디코더(30)를 채용한 반도체 장치의 개략도이다. 도 1의 반도체 장치는 메모리 셀(10)이 하나의 커패시터(12)와 트랜지스터(11)로 구성되어 있고, 메모리 셀의 각 행(Row)은 특정의 X축 어드레스를 선택하는 워드라인(20)(Word Line)들이 병렬로 연속하여 배치되고, 메모리 셀의 각 열(Column)은 비트라인(40)(이하 BL : Bit Line) 과 비트라인바(50)(이하 BLB : Bit Line Bar)에 연결되며, 그 BL/BLB는 그 레벨을 증폭하는 센스앰프(60)에 연결되어 있다.
이 때, 센스앰프(60)는 특정한 열(Column)을 선택하는 트랜지스터(70, 70')에 의해 입출력 라인(80, 80')에 연결된다. 이 때, 트랜지스터(70, 70')는 스위치소자로서 컬럼디코더(30)의 출력신호에 의해 구동되고, 일반적으로 센스앰프(60)에 수평한 방향으로 배치된다. 또, 컬럼디코더(30)는 메모리 MAT의 열(Column)에 비례하여 여러 개가 블록 형태로 구성된다. 그리고, 제어회로(YDC)는 출력신호(YSC)가 컬럼디코더에 연결되어 컬럼디코더(30)의 동작을 제어한다.
도 2는 이 제어회로(YDC)의 내부구조의 일례를 도시한 것이고, 도 3은 도 2의 제어회로(YDC)의 펄스출력을 도시한 파형도이다. 도 2의 제어회로는 제어회로의 입력이 컬럼 어드레스(Column Address)를 제어하는 신호이고, 펄스형태의 출력을 생성하기 위해 홀수 개의 인버터(91) 체인(Inverter Chain)의 출력과 컬럼 어드레스를 제어하는 신호를 입력받는 낸드게이트(92)(NAND Gate)가 연결되어 있다. 이 때, 펄스형태의 출력신호의 진폭은 홀수 개의 인버터(91) 체인에 의해 정해진다.
제어회로(YDC)의 출력신호(YSC)는 컬럼 어드레스를 제어하는 외부 신호에 의해 생성된 CASi 신호의 상승 시작점(rising edge)을 검출하여 일정한 폭을 가진 펄스 형태로 생성된다. 출력신호의 펄스 폭은 읽기 동작이나, 쓰기 동작 시 모두 동일하다.
읽기 동작 또는, 쓰기 동작 시에 이루어지는 반도체 장치의 동작을 첨부된 도 4을 참조하여 설명하도록 한다.
먼저 읽기 동작 시, 행(Row) 어드레스를 제어하는 외부신호인 RAS(Row Address Strobe)는 특정한 행의 X-Address 를 선택한다. 그 결과, RAS에 의해 선택된 X-Address 의 워드라인(20)이 하이(High) 상태로 천이된다. 워드라인(20)이 하이로 천이되면, 메모리 셀(10)의 각 데이터는 트랜지스터(11)를 통해 비트라인(40)(BL)에 인가된다. 이 때, 데이터가 인가된 비트라인(40)과 방전상태에 있는 비트라인바(50)(BLB) 사이에 약간의 전압차가 발생한다. 이 전압차에 의해 비트라인(40)과 비트라인바(50)에 연결된 센스앰프(60)(SA)는 비트라인(40)과 비트라인바(50)에 인가된 전압, 즉 데이터를 증폭시킨다. 그 결과, 워드라인(20)에 연결된 센스앰프(60)가 모두 동작한다.
그 후, 컬럼 어드레스를 제어하는 외부신호인 CAS(Column Address Strobe)는 컬럼 어드레스에 해당하는 코드를 컬럼 디코더(30)를 통해 출력시킨다. 이러한 컬럼 디코더(30)의 출력신호는 제어회로(YDC)에 의해 일정한 폭의 펄스 형태로 이루어진다. 이 컬럼디코더의 출력신호가 하이(high)로 유지되는 동안, 센스앰프(60)에 의해 증폭된 데이터가 컬럼스위치(70, 70')를 통해 입출력(I/O) 라인(80, 80')에 인가된다. 만약, 컬럼디코더의 출력신호가 로(low)인 경우, 제어신호(YSC)가 로(low)이므로, 비트라인(40)과 비트라인바(50), 그리고, 입출력 라인(80, 80')이 차단되므로 각 메모리 셀(10)의 데이터가 억세스되지 않는다.
그리고, 쓰기동작 시 반도체 메모리장치는 외부에서 인가되는 쓰기신호(WE Write Enable)에 의해 인가된 데이터가 입출력 라인에 입력된다. 이 때, 비트라인(40, 50)은 워드라인(20)이 하이(high)로 되면, 이전의 쓰기동작에 의해 인가된 데이터로 인해 동작된 센스앰프(60)에 의해 증폭된 상태이다. 그 후, 컬럼디코더(30)는 특정 컬럼 어드레스를 선택하고, 입출력 라인(80, 80')의 데이터는 컬럼 스위치(70, 70')에 의해 비트라인(40, 50)에 인가된다. 그 결과, 그 컬럼스위치(70, 70')에 의해 데이터가 인가된 비트라인(40, 50)에 연결되고, 컬럼디코더(30)에 의해 선택된 컬럼 어드레스의 교차부에 위치한 메모리 셀(10)에 데이터가 저장된다.
그런데, 도 1과 도 2, 도 3 그리고, 도 4에 도시된 것과 같은 종래의 반도체 메모리 장치는 다음과 같은 문제점이 있다.
먼저, 종래의 컬럼디코더 제어회로에 의해 생성되어 컬럼디코더를 제어하는 제어신호가 항상 일정한 폭을 가지는 펄스형태로 되어 있으므로, 읽기동작과 쓰기동작 시의 메모리 억세스 시간이 동일하여 쓰기동작 시의 동작시간이 부족하다는 문제가 있다. 일반적으로, 읽기동작에 필요한 메모리 억세스 시간보다 쓰기동작에 필요한 메모리 억세스 시간이 더 길다.
그런데, 종래의 컬럼디코더는 읽기동작과 쓰기동작에 필요한 제어신호의 펄스폭이 동일하여 쓰기동작에 소요되는 메모리 억세스 시간이 부족하다. 특히, 입출력 라인의 데이터와 워드라인에 의해 감지된 비트라인의 데이터가 이전에 인가되었던 데이터에 비교하여 그 위상이 반대라면, 비트라인을 겹쳐쓰는(overwrite) 데에 소요되는 시간이 좀 더 길다. 그 결과, 종래의 컬럼디코더가 발생된 제어신호에 의해 메모리 셀에 데이터를 기록할 때, 억세스 시간이 부족하여 쓰기동작에 오류가 발생한다. 특히, 제어회로로부터 거리가 먼 곳에 위치한 컬럼디코더의 출력신호는 제어신호의 일그러짐에 의해 그 펄스폭이 더욱 짧아지므로, 종래의 컬럼디코더가 설치된 메모리 장치는 쓰기동작이 불안해지는 문제점이 있다.
이 문제점을 개선하기 위해 제어신호의 펄스폭을 쓰기동작에 필요한 메모리 억세스 시간만큼 충분하게 넓히면, 읽기동작 시 발생하는 잉여전력으로 말미암아 전력소모가 큰 문제점이 발생한다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 종래에 비해 전력소모를 증가시키지 않고 메모리 셀에 데이터를 기록하는 쓰기동작 시에 충분한 메모리 억세스 시간을 제공하는 데에 그 목적이 있다.
도 1은 펄스에 의해 제어되는 컬럼디코더를 채용한 반도체 장치의 개략도.
도 2는 상기 도 1의 반도체 장치에 설치된 제어회로(YDC)의 일례를 도시한 논리회로도.
도 3은 상기 도 2의 제어회로의 펄스출력을 도시한 파형도.
도 4은 상기 도 1에 도시된 반도체 장치의 읽기 동작 또는, 쓰기 동작 시에 이루어지는 동작을 도시한 도면.
도 5는 본 발명의 반도체 메모리 장치의 구조를 도시한 개략도.
도 6는 상기 도 5의 반도체 메모리 장치에 설치된 컬럼디코더 제어회로의 구조의 일례를 도시한 회로도.
도 7은 상기 도 6의 컬럼디코더 제어회로의 각 단자에 인가되는 신호의 파형을 도시한 파형도.
도 8은 상기 도 5에 도시된 반도체 장치의 읽기 동작 또는, 쓰기 동작 시에 이루어지는 동작을 도시한 도면.
도면의 주요부분에 대한 부호의 설명
100 : 제 1 메모리 셀부 100' : 제 2 메모리 셀부
110 : 제 1 메모리 셀부의 트랜지스터
110' : 제 2 메모리 셀부의 트랜지스터
120 : 제 1 메모리 셀부의 커패시터
120' : 제 2 메모리 셀부의 커패시터
200 : 워드라인 300 : 컬럼디코더
400 : 제 1 비트라인(비트라인) 400' : 제 2 비트라인(비트라인바)
500 : 비트선택 라인 600 : 센스앰프부
700 : 제 1 스위치소자 700' : 제 2 스위치소자
800 : 제 1 입출력 라인 800' : 제 2 입출력 라인
900 : 컬럼디코더 제어회로
910, 931, 932, 950 : 반전게이트(NOT)
920 : 제 1 낸드게이트(NAND) 930 : 버퍼부
940 : 제 2 낸드게이트(NAND)
본 발명은 메모리 셀에 데이터를 기록하는 쓰기동작(write) 시의 제어신호의 펄스폭을 메모리 셀의 데이터를 읽는 읽기동작(read) 시의 제어신호의 펄스폭에 비해 더 넓게 하여 쓰기동작 시의 메모리 억세스 시간을 충분히 확보하는 것이 특징이다.
본 발명의 반도체 메모리 장치는 종래의 것과 그 구성이 거의 비슷하지만, 컬럼디코더의 제어회로의 기능이 더 향상된 것이 다르다. 본 발명의 반도체 메모리 장치는 도 5에 도시된 것과 같이 서로 반대인 비트값의 데이터를 입출력하는 제 1, 제 2 입출력 라인(800, 800')과, 제 1 입출력라인에 연결되고 행(row)방향으로 연속하여 형성된 제 1 비트라인(400)과, 제 2 입출력라인에 연결되고 제 1 비트라인에 평행하도록 제 1 비트라인 사이에 연속하여 형성된 제 2 비트라인(400')과, 제 1 입출력라인과 제 1 비트라인의 전기적인 도통여부를 제어하는 제 1 스위치소자(700)와, 제 2 입출력라인과 제 2 비트라인의 전기적인 도통여부를 제어하는 제 2 스위치소자(700')와, 상기 제 1 비트라인과 제 2 비트라인에 평행하도록 형성되어 상기 제 1 스위치소자와 제 2 스위치소자의 도통여부를 제어하는 비트선택라인(500)과, 제 1 비트라인과 제 2 비트라인에 인가된 데이터의 레벨을 증폭시키는 센서앰프부(600)와, 비트선택 라인에 선택신호를 인가하는 컬럼디코더부(300)와, 비트라인에 직교하도록 형성되어 어드레스 신호를 인가받는 워드라인(200)과, 워드라인과 제 1 비트라인 사이의 교차부에 형성된 제 1 메모리 셀부(100)와, 워드라인과 제 2 비트라인 사이의 교차부에 형성된 제 2 메모리 셀부(100')와, 읽기 동작 일 때에는 일정한 폭의 펄스신호를 출력하고 쓰기 동작 일 때에는 가변폭의 펄스신호를 출력하여 컬럼디코더부에 인가하는 컬럼디코더 제어회로(900)를 포함하여 구성되어 있다.
이하, 본 발명의 반도체 메모리 장치의 구조와 동작에 대하여 첨부된 도 5와 도 6, 그리고 도 7을 참조하여 설명하도록 한다.
제 1 입출력 라인(800)과 제 2 입출력 라인(800')은 서로 반대의 비트값을 갖는 데이터신호를 억세스한다. 즉, 제 1 입출력 라인이 하이(high : 1)의 데이터신호를 입력받으면, 제 2 입출력 라인은 로(low : 0)의 데이터신호를 입력받는다.
제 1 비트라인(400)은 제 1 입출력 라인(800)에 제 1 스위치소자(700)를 통해 연결되고, 행(row)방향으로 연속하여 복수개가 형성되어 있다. 그리고, 제 2 비트라인(400')은 제 2 입출력 라인(800')에 제 2 스위치소자(700')를 통해 연결되고, 행방향으로 연속하여 복수개가 형성되어 있다. 따라서, 제 1 비트라인(400)과 제 2 비트라인(400')은 서로 반대의 비트값을 갖는 데이터신호를 인가받는다. 즉, 제 1 비트라인이 하이(high : 1)의 데이터신호를 인가받으면, 제 2 비트라인은 로(low : 0)의 데이터신호를 인가받는다. 그러한 연유로 말미암아 일반적으로 반도체 메모리 장치를 논할 경우, 제 1 비트라인은 비트라인(BL : Bit Line)이라고 명명되고, 제 2 비트라인은 비트라인바(BLB : Bit Line Bar)라고 명명된다.
제 1 스위치소자(700)는 제 1 입출력 라인(800)과 제 1 비트라인 사이(700)의 전기적인 도통여부를 외부제어신호에 따라 제어하고, 제 2 스위치소자(700')는 제 2 입출력 라인(800')과 제 2 비트라인(700') 사이의 전기적인 도통여부를 외부제어신호에 따라 제어한다. 제 1, 제 2 스위치소자의 도통여부에 따라 제 1, 제 2 입출력 라인에서 제 1, 제 2 비트라인으로 인가되는 데이터의 전송여부가 제어된다. 그리고, 제 1, 제 2 스위치소자는 비트선택라인(500)에 제어단자가 연결되고, 입력단자와 출력단자가 각각 제 1, 제 2 입출력 라인과 제 1, 제 2 비트라인에 연결된 트랜지스터로 구성된다.
비트선택 라인(500)은 제 1, 제 2 비트라인(400, 400')에 평행하도록 형성되어 있고, 제 1, 제 2 스위치소자(700, 700')의 도통여부를 제어한다. 비트선택 라인(500)에 인가되는 선택신호에 따라 제 1, 제 2 스위치소자(700, 700')가 도통되어 제 1, 제 2 비트라인(400, 400')이 제 1, 제 2 입출력 라인(800, 800')으로부터 데이터신호를 억세스할 수 있다. 그리고, 그 선택신호에 따라 제 1, 제 2 메모리 셀(100, 100')로부터 억세스된 데이터신호가 제 1, 제 2 비트라인을 통해 제 1, 제 2 입출력 라인으로 출력된다.
센스앰프부(600)는 제 1, 제 2 비트라인(400, 400')에 연결되어 제 1, 제 2 입출력 라인(800, 800')에서 인가된 데이터신호의 레벨을 증폭시킨다. 그리고, 워드라인(200)은 제 1, 제 2 비트라인(400, 400')에 직교하도록 열(column)방향으로 연속하여 복수개가 형성되어 외부에서 어드레스 신호를 인가받는다.
제 1 메모리 셀부(100)는 워드라인(200)과 제 1 비트라인(400)의 교차부에 형성되어 워드라인(200)의 어드레스 신호의 제어에 의해 제 1 비트라인(400)으로부터 데이터를 인가받아 저장할 수도 있고, 기저장된 데이터를 제 1 비트라인(400)으로 출력할 수도 있다. 제 1 메모리 셀부(100)는 워드라인(200)에 제어단자가 연결되고 제 1 비트라인에 입력단자가 연결된 트랜지스터(110)와, 트랜지스터의 출력단자에 연결된 커패시터(120)로 구성되어 있다.
제 2 메모리 셀부(100')는 워드라인(200)과 제 2 비트라인(400')의 교차부에 형성되어 워드라인(200)의 어드레스 신호의 제어에 의해 제 2 비트라인(400')으로부터 데이터를 인가받아 저장할 수도 있고, 기저장된 데이터를 제 2 비트라인(400')으로 출력할 수도 있다. 제 2 메모리 셀부(100')는 워드라인(200)에 제어단자가 연결되고 제 2 비트라인에 입력단자가 연결된 트랜지스터(110')와, 트랜지스터의 출력단자에 연결된 커패시터(120')로 구성되어 있다.
컬럼디코더부(300)는 비트선택 라인(500)에 선택신호를 인가하여 데이터가 입출력될 메모리 셀(100, 100')의 위치, 즉 컬럼 어드레스를 지정한다. 그리고, 데이터가 입출력될 메모리 셀의 정확한 어드레스는 컬럼디코더부(300)에서 출력된 선택신호와 워드라인(200)에서 인가된 어드레스 신호에 의해 지정된다.
본 발명의 주요 특징부에 해당하는 컬럼디코더 제어회로(900)는 제 1, 제 2 메모리 셀부에 데이터가 저장되는 반도체 메모리의 쓰기동작(write) 시에는 컬럼디코더(300)에 가변폭의 펄스신호를 인가하고, 제 1, 제 2 메모리 셀부(100, 100')에 기저장된 데이터를 가져오는 반도체 메모리의 읽기동작(read) 시에는 컬럼디코더(300)에 고정폭의 펄스신호를 인가한다.
도 6는 컬럼디코더 제어회로(900)의 구조를 도시한 일례로 낸드게이트(920, 940)와 반전게이트(910, 931, 932, 950)로 이루어진 컬럼디코더 제어회로를 도시한 것이고, 도 7은 도 6의 컬럼디코더 제어회로의 각 단자에 인가되는 신호의 파형을 도시한 것이다.
도 6에 도시된 바와 같이 컬럼디코더 제어회로(900)는 비트선택 라인(500)의 어드레스 신호를 제어하는 제 1 제어신호(CASi : Column Address Select))와 각 메모리 셀의 읽기동작과 쓰기동작일 때의 비트값이 서로 반대인 제 2 제어신호(WEi : Write Enable)를 인가받는 제 1 낸드게이트(920)(NAND Gate)와, 제 1 낸드게이트(920)의 출력을 소정의 시간동안 지연시키는 버퍼부(930)(Buffer), 그리고 버퍼부(930)의 출력신호와 제 1 제어신호를 인가받는 제 2 낸드게이트(940)를 포함하여 구성된 것이 특징이다.
버퍼부(930)는 제 1 낸드게이트의 출력을 인가받아 지연시키는 제 1 버퍼와, 제 1 버퍼(931)의 출력을 인가받아 지연시키는 제 2 버퍼로 구성될 수 있다. 또는, 버퍼 두 개 대신 도 6에 도시된 것과 같이 반전게이트(931, 932)(NOT) 두 개를 연달아 연결해도 된다.
그리고, 본 발명의 반도체 메모리 장치에 설치된 컬럼디코더 제어회로(900)는 제 1 낸드게이트(920)에 인가되는 제 2 제어신호의 비트값을 반전시키는 반전게이트(910)(NOT)가 추가로 구성될 수 있다.
본 발명의 반도체 메모리 장치에 설치된 컬럼디코더 제어회로의 동작은 다음과 같다.
먼저, 비트선택신호를 제어하는 제 1 제어신호(CAS : Column Address Select)가 제 1 낸드게이트(920)에 입력된다. 그리고, 읽기동작 또는, 쓰기동작을 제어하는 제 2 제어신호(WE : Write Enable)가 제 1 낸드게이트(920)에 입력된다.
예를 들어, 쓰기동작시에 제 2 제어신호가 하이(high : 1)이고 읽기 동작시에 제 2 제어신호가 로(low : 0)이라면, 읽기 동작시 도 6에 도시된 컬럼디코더 제어회로에 설치된 제 1 낸드게이트(920)는 1이 입력되므로, 제 1 제어신호의 비트값에 따라 제 1 낸드게이트의 출력값이 결정된다.
읽기 동작시 제 2 제어신호는 로(low : 0)이므로, 제 1 낸드게이트(920)에 1이 인가되고, 그 결과로 제 1 낸드게이트(920)는 제 1 제어신호의 반전된 비트값이 출력된다. 왜냐하면, 제 1 낸드게이트는 입력값이 모두 하이(high : 1)일 경우에만 로(low : 0)의 비트값을 출력하기 때문이다. 이 때, 제 1 제어신호가 하이(high : 1)로 되면, 즉 제 1 낸드게이트의 출력은 제 1 제어신호의 반전된 로(low : 0)가 되고, 그 결과 제 2 낸드게이트(940)는 일정한 폭을 가진 펄스신호를 출력한다.
그리고, 쓰기 동작 시 제 2 제어신호는 하이(high : 1)이므로, 제 1 낸드게이트(920)는 0이 인가되고, 그 결과 제 1 낸드게이트는 제 1 제어신호의 비트값에 상관없이 항상 하이(high : 1)가 출력되므로, 제 2 낸드게이트(940)는 제 1 제어신호의 반전된 비트값의 신호가 출력된다. 따라서, 제 1 제어신호가 하이(high : 1)이면 제 2 낸드게이트(940)의 출력신호는 로(low : 0)가 되므로, 제 2 낸드게이트의 출력신호를 반전시킨 반전게이트(950)(NOT)를 통과하여 컬럼디코더 제어회로의 최종적으로 출력된 신호는 제 1 제어신호와 동일한 비트값을 가진 신호가 된다. 즉, 컬럼디코더 제어회로(900)는 메모리 셀의 쓰기동작 시, 제 1 제어신호의 펄스폭에 따라 조절되는 가변폭의 펄스신호를 출력한다.
컬럼디코더 제어회로(900)에서 출력되는 가변폭의 펄스신호에 의해 메모리 셀의 쓰기동작 시, 컬럼디코더(300)에서 출력된 선택신호는 종래보다 좀 더 넓은 폭의 펄스신호가 된다. 도 8은 본 발명에 의해 실시되는 컬럼디코더 제어회로의 동작파형과 실제의 메모리 셀의 상태를 도시한 것이다. 도 4에 도시된 종래의 것과 비교해 볼 때, 비트라인의 데이터 겹쳐쓰기 동작이 성공적으로 수행됨을 알 수 있다.
본 발명은 쓰기동작 시와 읽기동작 시 컬럼디코더에서 출력되는 선택신호의 펄스폭을 각각 다르게 설정함으로써, 종래의 반도체 메모리 장치에 비해 쓰기동작 시 발생하는 메모리 셀의 억세스 시간을 충분히 확보할 수 있는 효과가 있다. 그리고, 본 발명은 읽기동작 시의 메모리 셀의 억세스 시간은 종래와 동일하게 설정하여소비전력이 종래보다 현저하게 낭비되지 않으면서도 메모리 셀의 쓰기동작을 안정화시킬 수 있는 장점도 있다. 그 결과, 본 발명은 쓰기동작 시 입출력 라인의 데이터를 메모리 셀에 저장하기 위한 각 비트라인의 스위칭 시간이 충분하여 메모리 셀의 겹쳐쓰기(overwrite) 동작이 안정화되므로, 반도체 칩의 오동작을 방지할 수 있는 효과가 크다.

Claims (7)

  1. 서로 반대인 비트값의 데이터를 입출력하는 제 1, 제 2 입출력라인;
    상기 제 1 입출력라인에 연결되고 행(row)방향으로 연속하여 형성된 복수개의 제 1 비트라인;
    상기 제 2 입출력라인에 연결되고 상기 제 1 비트라인에 평행하도록 상기 제 1 비트라인 사이에 연속하여 형성된 복수개의 제 2 비트라인;
    상기 제 1 입출력라인과 제 1 비트라인의 전기적인 도통여부를 제어하는 제 1 스위치소자;
    상기 제 2 입출력라인과 제 2 비트라인의 전기적인 도통여부를 제어하는 제 2 스위치소자;
    상기 제 1, 제 2 비트라인에 평행하도록 형성되어 상기 제 1 스위치소자와 제 2 스위치소자의 도통여부를 제어하는 복수개의 비트선택 라인;
    상기 제 1, 제 2 비트라인에 연결되어 상기 제 1, 제 2 입출력라인에서 인가된 데이터를 증폭시키는 센스앰프부;
    상기 비트선택 라인에 선택신호를 인가하는 컬럼디코더부;
    상기 비트라인에 직교하도록 열(column)방향으로 연속하여 형성되어 외부에서 어드레스 신호를 인가받는 워드라인;
    상기 워드라인과 상기 제 1 비트라인의 교차부에 형성되어 상기 워드라인의 어드레스 신호의 제어에 의해 상기 제 1 비트라인과 데이터를 입출력하는 제 1 메모리 셀부;
    상기 워드라인과 상기 제 2 비트라인의 교차부에 형성되어 상기 워드라인의 어드레스 신호의 제어에 의해 상기 제 2 비트라인과 데이터를 입출력하는 제 2 메모리 셀부;
    상기 제 1, 제 2 메모리 셀부에 저장된 데이터가 상기 제 1, 제 2 비트라인을 통해 상기 제 1, 제 2 입출력 라인으로 출력되는 읽기 동작일 때에는 일정한 폭의 펄스신호를 출력하고, 외부로부터 상기 제 1, 제 2 입출력 라인에 입력된 데이터가 상기 제 1, 제 2 비트라인을 통해 상기 제 1, 제 2 메모리 셀부로 저장되는 쓰기 동작일 때에는 가변폭의 펄스신호를 출력하여 상기 컬럼디코더부에 인가함으로써 상기 선택신호를 제어하는 컬럼디코더 제어회로를 포함하여 구성된 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1, 제 2 스위치소자는 상기 비트선택라인에 제어단자가 연결된 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 메모리 셀부는
    상기 워드라인에 제어단자가 연결되고 상기 제 1 비트라인에 입력단자가 연결된 트랜지스터; 그리고,
    상기 트랜지스터의 출력단자에 연결된 커패시터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 제 2 메모리 셀부는
    상기 워드라인에 제어단자가 연결되고 상기 제 2 비트라인에 입력단자가 연결된 트랜지스터; 그리고,
    상기 트랜지스터의 출력단자에 연결된 커패시터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 컬럼디코더 제어회로는
    상기 비트선택 라인의 어드레스를 제어하는 제 1 제어신호와 상기 읽기동작과 쓰기동작일 때의 비트값이 서로 반대인 제 2 제어신호를 인가받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력을 소정의 시간동안 지연시키는 버퍼부; 그리고,
    상기 버퍼부의 출력신호와 상기 제 1 제어신호를 인가받는 제 2 낸드게이트를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 버퍼부는 상기 제 1 낸드게이트의 출력을 인가받아 지연시키는 제 1 버퍼;
    상기 제 1 버퍼의 출력을 인가받아 지연시키는 제 2 버퍼로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 컬럼디코더 제어회로는 상기 제 1 낸드게이트에 입력되는 제 2 제어신호의 비트값을 반전시키는 반전게이트가 추가로 설치된 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100340071B1 (ko) * 1999-12-24 2002-06-12 박종섭 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치
KR100390736B1 (ko) * 1999-09-22 2003-07-10 가부시끼가이샤 도시바 리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ｄｒａｍ
KR100841817B1 (ko) * 2005-10-20 2008-06-26 키몬다 아게 반도체 메모리 장치, 반도체 메모리 장치의 클록 신호 생성방법 및 장치
KR100950578B1 (ko) * 2008-06-30 2010-04-01 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법

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