KR100390736B1 - 리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ｄｒａｍ - Google Patents

리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ｄｒａｍ Download PDF

Info

Publication number
KR100390736B1
KR100390736B1 KR10-2000-0055370A KR20000055370A KR100390736B1 KR 100390736 B1 KR100390736 B1 KR 100390736B1 KR 20000055370 A KR20000055370 A KR 20000055370A KR 100390736 B1 KR100390736 B1 KR 100390736B1
Authority
KR
South Korea
Prior art keywords
pulse
column
write
input
read
Prior art date
Application number
KR10-2000-0055370A
Other languages
English (en)
Other versions
KR20010050549A (ko
Inventor
가꾸마리꼬
요시다무네히로
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20010050549A publication Critical patent/KR20010050549A/ko
Application granted granted Critical
Publication of KR100390736B1 publication Critical patent/KR100390736B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
    • H04Q9/14—Calling by using pulses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

POWER-DOWN-EXIT 등을 제외한 커맨드의 입력 및 데이터 기입과 판독이 외부 클럭에 동기하여 행해지고, 또한 이 외부 클럭을 트리거하는 내부 동작 동기 펄스를 이용하여, 컬럼계 회로의 활성화 후에 상기 내부 동작 동기 펄스를 트리거하여 버스트 길이와 동일한 수의 컬럼 동작 동기 펄스를 내부에서 발생하는 반도체 기억 장치이다. 이 반도체 기억 장치는 리드와 라이트에서 다른 컬럼 펄스 전송 신호를 이용하여 컬럼계의 회로를 제어한다.

Description

리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ＤＲＡＭ{SYNCHRONOUS DRAM USING COLUMN OPERATION SYCHRONOUS PULSES WHICH ARE DIFFERENT BETWEEN READ AND WRITE}
본 발명은 반도체 기억 장치에 관한 것으로, 예를 들면 동기식 DRAM 등과 같이, 커맨드의 입력, 데이터의 기록 혹은 판독을 외부 클럭과 동기시키는 반도체 기억 장치에 관한 것이다.
커맨드의 입력, 데이터의 기록 혹은 판독을 외부 클럭과 동기시키는 반도체 기억 장치의 경우, 회로 내부의 동작이 외부 클럭을 트리거하여 칩 내부에서 발생한 몇 개의 기본 펄스와 동기하고 있다. 이러한 반도체 기억 장치에 있어서는, 판독 커맨드의 입력으로부터 데이터의 출력까지의 액세스 타임은 외부 동기 클럭의 수로 정의된다. 예를 들면, 동기식 DRAM 등에서는 CAS 레이턴시(CL)라고 불리는 것으로, 스펙 상 중요한 값이 된다. 칩 내부의 컬럼계 회로의 동작이 동기하는 컬럼 동작 동기 펄스는 이 값을 만족시키는 타이밍에서 생성된다. 또한, 통상 이 컬럼 동작 동기 펄스의 타이밍은 상기 CL에 의해 일의적으로 결정되고, 컬럼 커맨드가 리드인 경우든 라이트인 경우든 동일한 펄스가 이용된다. 왜냐하면, 리드와 라이트의 컬럼 동작 동기 펄스가 동일한 경우, 펄스의 제어를 간단화할 수 있다는 이점이 있기 때문이다.
도 1 내지 도 3은 각각 상술한 바와 같은 종래의 반도체 기억 장치에 관해서 설명하기 위한 것으로, 도 1은 동기식 DRAM에서의 컬럼계 기본 펄스의 제어에 관련되는 회로부를 추출하여 나타내는 블록도, 도 2는 상기 도 1에 도시한 회로에서의 입력 컬럼 어드레스 래치 컨트롤러의 구성예를 나타내는 회로도, 및 도 3은 상기 도 1에 도시한 회로에서의 컬럼 펄스 전송 컨트롤러의 구성예를 나타내는 회로도이다.
도 1에 도시한 바와 같이 동기식 DRAM에 있어서의 컬럼계 기본 펄스의 제어에 관련되는 회로는 외부 클럭 입력 버퍼(11), 펄스 제너레이터(12-1, 12-2, 13-1, 13-2), 지연 회로(14-1, 14-2), CAS 입력 버퍼(15), RAS 입력 버퍼(16), CS 입력 버퍼(17), 디코더(18), 디코더 및 래치 회로(19), WE 입력 버퍼(20), 입력 컬럼 어드레스 래치 컨트롤러(21), 어드레스 입력 버퍼(22-1, 22-2 : ADD1, ADD2), 어드레스 래치(23-1, 23-2), 코어 버스(24-1, 24-2 : 어드레스 K1, K2), 버스트 길이 카운터(25), 컬럼 펄스 전송 컨트롤러(26), 컬럼용 뱅크 컨트롤러(27), 데이터 입출력 버퍼(28), 데이터선(29), 오프 칩 드라이버(30), 출력 펄스 제너레이터(31), 전송 게이트(32-1∼32-7, 32-9∼32-12), 컬럼 어드레스 디코더(33), 메모리셀 어레이(34) 및 인버터(35) 등을 포함하여 구성되어 있다.
또한, 도 2에 도시한 바와 같이, 상기 입력 컬럼 어드레스 래치컨트롤러(21)는 NAND 게이트(41), 전송 게이트(42) 및 인버터(43, 44, 45)로 구성되어 있다.
또한, 도 3에 도시한 바와 같이, 상기 컬럼 펄스 전송 컨트롤러(26)는 NOR 게이트(51), 전송 게이트(52∼54) 및 인버터(55∼60)로 구성되어 있다. 여기서, 전송 게이트(52)를 제어하는 신호 CL20PN은 CAS 레이턴시가 2일 때에 이 전송 게이트(52)를 오픈하는 신호이고, 또한, 전송 게이트(53)를 제어하는 신호 CL30PN은 CAS 레이턴시가 3일 때에 전송 게이트(52)를 오픈하는 신호이다.
또, 도 1 내지 도 3에서는 도면을 간단화하기 위해서, P채널형 MOS 트랜지스터와 N채널형 MOS 트랜지스터의 전류 통로를 병렬 접속하여 형성한 전송 게이트(32-1∼32-7, 32-9∼32-12, 42, 52∼54)의 한 쪽의 MOS 트랜지스터의 게이트에만 신호를 공급하도록 표현하고 있지만, 다른 쪽의 MOS 트랜지스터의 게이트에는 상기 신호를 반전한 신호가 공급된다.
이 예에 있어서는, 컬럼 동작 동기용 및 컬럼 어드레스 래치용의 2종류의 컬럼계 기본 펄스를 이용하고 있고, 양자는 항상 동일 타이밍에서 활성화된다.
도 4 및 도 5에 CL2 및 CL3의 신호 파형을 모식화한 타이밍차트를 통합하여 나타낸다. 도 4는 CL2 즉 CAS 레이턴시가 2인 경우, 도 5는 CL3 즉 CAS 레이턴시가 3인 경우의 신호 파형을 각각 나타내고 있다.
도 1에 도시한 바와 같이, 외부 클럭 입력 버퍼(11)는 2종류의 펄스 제너레이터(12-1, 13-1)에 접속되어 있다. 각 펄스 제너레이터(12-1, 13-1)는 도 4의 타이밍차트에 나타낸 바와 같이, 외부 클럭 VCLK의 상승 엣지로부터 상호 펄스 폭이다른 펄스 신호 Pa, Pb를 생성한다. 이들의 펄스 제너레이터(12-1, 13-1)는 각각 동일 구성의 지연 회로(14-1, 14-2)를 통해 펄스 제너레이터(12-2, 13-2)에 접속되어 있다. 이들의 펄스 제너레이터(12-2, 13-2)는 각각 상기 펄스 신호 Pa, Pb의 엣지로부터 펄스 신호 Pa’, Pb’를 생성한다. 펄스 제너레이터(12-1, 13-1, 12-2, 13-2)는 동일 구성의 회로이고, 펄스 신호 Pa’, Pb’는 각각 펄스 신호 Pa, Pb를 일정 시간 시프트시킨 펄스이다. 본 예에 있어서는, 후술하는 바와 같이 펄스 신호 Pa, Pa’는 컬럼 동작 동기 펄스에, 펄스 신호 Pb, Pb’는 주로 컬럼 어드레스 래치 펄스에 사용되는 것으로 한다.
커맨드 핀으로부터 컬럼 액세스의 정보가 입력되면, CAS 입력 버퍼(15), RAS 입력 버퍼(16) 및 CS 입력 버퍼(17)에 각각 접속되어 있는 디코더(18)는 이들의 신호를 디코드하여 컬럼계 활성화 신호 Pc를 생성한다. 또한, 디코더 및 래치 회로(19)에는 상기 CAS 입력 버퍼(15), RAS 입력 버퍼(16) 및 CS 입력 버퍼(17) 외에 WE 입력 버퍼(20)가 접속되어 있고, 입력된 커맨드가 라이트인 경우에는 라이트 인에이블 신호 Pe를, 리드인 경우에는 리드 인에이블 신호 Pf를 각각 활성화한다.
컬럼계 활성화 신호 Pc가 활성화되면, 입력 컬럼 어드레스 래치 컨트롤러(21)는 컬럼 어드레스가 취득하는 펄스 Pd를 출력한다. 이 펄스 Pd에 의해, 전송 게이트(32-6, 32-7)가 오픈되고, 어드레스 입력 버퍼(22-1, 22-2)의 어드레스 정보가 컬럼 어드레스 카운터(39) 내의 어드레스 래치(23-1, 23-2)로 전송되어, 코어 버스(24-1, 24-2)의 어드레스 K1, K2가 확정된다.
한편, 컬럼계 활성화 신호 Pc가 활성화됨으로써 버스트 길이 카운터(25)가활성화된다. 활성화된 버스트 길이 카운터(25)는 펄스 신호 Pb에 의해서, 버스트 길이에 대응하는 횟수만큼 카운트 업된다. 그 동안 버스트 길이 카운터(25)는 버스트 오퍼레이션 활성화 신호 Pg를 활성화하고 있다.
컬럼 펄스 전송 컨트롤러(26)는 CAS 레이턴시가 2(CL2)인 경우, 도 3에 도시한 회로 구성으로부터 이해할 수 있는 바와 같이 버스트 오퍼레이션 활성화 신호 Pg가 활성화되면 즉시 컬럼 펄스 전송 신호 Pj를 활성화한다. 이 컬럼 펄스 전송 신호 Pj는 전송 게이트(32-3, 32-4)를 오픈하여, 펄스 신호 Pa’를 컬럼 동작 동기 펄스 Pp로서 컬럼용 뱅크 컨트롤러(27)에, 펄스 신호 Pb’를 컬럼 어드레스 래치 펄스 Pq로서 컬럼 어드레스 카운터(39) 내의 어드레스 래치(23-1, 23-2)에 전송한다. 이 때, 인버터(35)에 의해서 상기 컬럼 어드레스 래치 펄스 Pq의 반전 신호도 어드레스 래치(23-1, 23-2)에 전송된다.
본 예에서는 이들의 펄스 신호 Pa’, Pb’가 활성화되는 타이밍에 대해, 컬럼 펄스 전송 신호 Pj의 활성화 타이밍에서 마진을 갖게 하기 위해서, 컬럼계 활성화 신호 Pc와 버스트 오퍼레이션 활성화 신호 Pg의 논리합을 취하여 컬럼 펄스 전송 신호 Pj를 생성하고 있다.
컬럼용 뱅크 컨트롤러(27)는 컬럼 동작 동기 펄스 Pp를 트리거하여, 라이트 인에이블 신호 Pe가 액티브일 때에는 라이트 펄스 Pl을 생성하고, 리드 인에이블 신호 Pf가 액티브일 때에는 리드 펄스 Pm을 생성한다. 라이트 펄스 Pl은 메모리셀부 MCA의 데이터 입출력 버퍼(28)의 라이트 게이트를 오픈하여, 메모리셀 어레이(34)에의 기입을 가능하게 한다. 또한, 리드 펄스 Pm은 상기 입출력버퍼(28)의 리드 게이트를 오픈하고, 데이터선(29)에 셀 데이터 Pn을 출력시킨다. 상기 데이터선(29) 상의 셀 데이터 Pn은 오프 칩 드라이버(30)에 전송된다. 커맨드 입력 후, 2사이클째의 외부 클럭 VCLK가 액티브하게 되면, 출력 펄스 제너레이터(31)가 이것을 트리거하여 출력 펄스 Po를 출력한다. 이 출력 펄스 Po가 오프 칩 드라이버(30)의 출력단에 설치된 전송 게이트(32-5)를 오픈하고, 3사이클째의 외부 클럭 VCLK에 클럭하는 동안에 출력 데이터 Dout가 출력된다.
한편, 컬럼 동작 동기 펄스 Pp와 동시에 활성화되는 컬럼 어드레스 래치 펄스 Pq가 생성하고 있는 동안, 컬럼 어드레스 카운터(39) 내의 어드레스 래치(23-1, 23-2)의 내부에 있는 후방 레지스터의 전송 게이트(32-10, 32-12)가 클로즈되고, 컬럼 어드레스 래치 펄스 Pq와 동시에 생성되는 컬럼 동작 동기 펄스 Pp를 트리거하는하는 메모리셀부 MCA에의 리드 및 라이트 동작 간, 코어 버스 어드레스 K1, K2가 래치된다. 또한, 동시에 전방의 레지스터의 전송 게이트(32-9, 32-11)가 오픈되고, 이 레지스터에 1자릿수 전의 어드레스 정보가 기억된다. 이에 의해서, 어드레스 래치(23-1)의 정보가 어드레스 래치(23-2)에 전송된다. 펄스 Pq가 비활성화하면, 후방의 레지스터의 전송 게이트(32-10, 32-12)가 오픈되고, 기억하고 있는 1자릿수 전의 어드레스 정보를 코어 버스(24-1, 24-2)에 출력한다.
CL3인 경우, 도 5의 타이밍차트로부터 이해할 수 있는 바와 같이 버스트 오퍼레이션 활성화 신호 Pg는 컬럼 펄스 전송 컨트롤러(26) 내의 레지스터에서 펄스 신호 Pb에 의해 1사이클 지연되고, 컬럼 펄스 전송 신호 Ph로 된다. 즉, 커맨드 입력으로부터 1사이클 지연되어 펄스 신호 Pa, Pb가 컬럼 동작 동기 펄스 Pp 및 컬럼 어드레스 래치 펄스 Pq로서 전송되기 때문에, 메모리셀부 MCA에의 액세스도 커맨드의 입력으로부터 1사이클 지연되게 되고, 4사이클째의 외부 클럭 VCLK에 클럭하는 동안에 데이터가 출력되게 된다.
다음에, CL2 및 CL3의 리드 동작 중, 라이트 커맨드가 인터럽트한 경우를 생각한다. 도 4에 도시한 바와 같이, CL2인 경우 라이트 커맨드 입력시에는 컬럼 어드레스 래치 펄스 Pq에 의한 코어 버스 어드레스 K1, K2의 래치가 해제되어 있다. 따라서, 어드레스가 취득하는 것은 통상의 커맨드 입력시와 완전히 일치한다. 이에 대해, CL3인 경우에는 도 5에 도시한 바와 같이, 라이트 커맨드가 입력되어 있을 때에는, 코어 버스 어드레스 K1, K2가 컬럼 어드레스 래치 펄스 Pq에 의해 래치되어 있다. 따라서, 어드레스 입력 버퍼(22-1, 22-2)로부터 취득된 어드레스 ADD1, ADD2는 일단 카운터 내의 어드레스 래치(23-1, 23-2)에 유지되고, 컬럼 어드레스 래치 펄스 Pq가 비액티브로 되고 나서 코어 버스(24-1, 24-2)에 출력된다.
상기한 바와 같이, 리드와 라이트로 동일한 컬럼 동작 동기 펄스를 이용하면, 컬럼 펄스 동작 중의 컬럼 커맨드 인터럽트시의 어드레스가 취득하는 시스템을 간소화할 수 있다는 이점이 있다.
그런데, 상술한 바와 같은 종래의 동기식 DRAM에 있어서, 도 6 및 도 7에 도시한 바와 같이 라이트 버스트 종료 후, 다음의 사이클에서 프리차지 커맨드를 입력한 경우를 생각한다. 도 6은 CAS 레이턴시가 2(CL2)인 경우의 리드 동작 중에 라이트 커맨드가 인터럽트한 경우, 도 7은 CAS 레이턴시가 3(CL3)인 경우의 리드 동작 중에 라이트 커맨드가 인터럽트한 경우의 동작에 관해서 설명하기 위한 타이밍차트이다. 여기서, 라이트 펄스 Pm에 의한 기입으로부터 워드선 WL이 리세트되기까지의 시간을 tWR로 한다. 프리차지 커맨드의 입력으로부터 워드선 리세트까지의 시간은 CL2에서도 CL3에서도 변하지 않는다. 한편, 이 컬럼 동작 동기 펄스의 타이밍은 리드 동작의 타이밍을 결정하는 데에 있어서 중요한 CAS 레이턴시에 의해 일의적으로 결정된다. 즉, 컬럼 커맨드가 리드인 경우라도 라이트인 경우라도 컬럼 동작 동기 펄스는 CL2에 비해 CL3쪽이 늦어진다. 따라서, CL3에서는 CL2에 비해, tWR이 작아지고, 그 결과 프리차지가 취소되기 직전에 데이터가 메모리셀에 충분히 기입되기 전에 워드선 WL이 리세트된다는 문제가 있다.
따라서 본 발명의 목적은 컬럼계 회로의 동작 마진을 충분하게 확보할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 목적은 적어도 일부의 커맨드의 입력, 및 데이터 기입과 판독이 외부 클럭에 동기하여 행해지며, 또한 이 외부 클럭을 트리거하는 내부 동작 동기 펄스를 이용하여 컬럼계 커맨드 입력 후에 상기 내부 동작 동기 펄스를 트리거하여, 버스트 길이와 동일한 수의 컬럼 동작 동기 펄스를 내부에서 발생하는 반도체 기억 장치에 있어서, 리드시에 제1 컬럼 동작 동기 펄스가 전송되는 제1 경로와, 라이트시에 상기 제1 컬럼 동작 동기 펄스와 다른 제2 컬럼 동작 동기 펄스가 전송되는 제2 경로와, 상기 제1 경로와 상기 제2 경로를 선택적으로 스위칭하는 스위칭 회로를 포함한 반도체 기억 장치에 의해 달성된다.
또한 본 발명의 목적은 적어도 일부이 커맨드의 입력, 및 데이터 기입과 판독이 외부 클럭에 동기하여 행해지며, 또한 이 외부 클럭을 트리거하는 내부 동작 동기 펄스를 이용하여, 컬럼계 회로의 활성화 후에 상기 내부 동작 동기 펄스를 트리거하여 버스트 길이와 동일한 수의 컬럼 동작 동기 펄스를 내부에서 발생하는 반도체 기억 장치에 있어서, 외부 클럭을 트리거하여 칩 내부에서 리드용의 컬럼 동작 동기 펄스를 생성하는 제1 펄스 제너레이터와, 상기 외부 클럭을 트리거하여, 칩 내부에서 라이트용의 컬럼 동작 동기 펄스를 생성하는 제2 펄스 제너레이터와, 리드시에 상기 제1 펄스 제너레이터로부터 출력되는 리드용의 컬럼 동작 동기 펄스가 공급되는 제1 신호선과, 라이트시에 상기 제2 펄스 제너레이터로부터 출력되는 라이트용의 컬럼 동작 동기 펄스가 공급되는 제2 신호선과, 상기 제1, 제2 펄스 제너레이터로부터 상기 제1, 제2 신호선에의 컬럼 동작 동기 펄스의 스위칭을 각각 제어하는 컬럼 펄스 전송 컨트롤러를 포함하는 반도체 장치에 의해 달성된다.
또한 본 발명의 목적은 외부 클럭을 트리거하여 칩 내부에서 리드용의 제1 컬럼 동작 동기 펄스를 생성하는 제1 펄스 제너레이터와, 상기 외부클럭을 트리거하여, 칩 내부에서 라이트용의 제2 컬럼 동작 동기 펄스를 생성하는 제2 펄스 제너레이터와, 리드시에 상기 제1 펄스 제너레이터로부터 출력되는 리드용의 제1 컬럼 동작 동기 펄스가 공급되는 제1 신호선과, 라이트시에 상기 제2 펄스 제너레이터로부터 출력되는 라이트용의 제2 컬럼 동작 동기 펄스가 공급되는 제2 신호선과, 상기 제1 펄스 제너레이터와 상기 제1 신호선 간에 설치되는 제1 전송 게이트와, 상기 제2 펄스 제너레이터와 상기 제2 신호선 간에 설치되는 제2 전송 게이트와, 상기 제1, 제2 전송 게이트를 제어하고, 상기 제1, 제2 펄스 제너레이터로부터 상기제1, 제2의 신호선에의 제1, 제2 컬럼 동작 동기 펄스의 전송을 각각 제어하는 컬럼 펄스 전송 컨트롤러를 포함하는 동기식 DRAM에 의해서 달성된다.
상기한 바와 같은 구성에 따르면, 리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용함으로 각각의 율속 원인에 맞춰 동기 펄스의 타이밍을 조정할 수 있고, 컬럼계 회로의 동작 마진을 충분하게 확보할 수 있다. 이에 의해, CAS 레이턴시가 3일 경우에 CAS 레이턴시가 2인 경우에 비해, tWR이 작아지고, 프리차지 직전의 메모리셀에의 기입이 불충분한 사이에 워드선이 리세트된다는 문제도 회피할 수 있다.
도 1은 종래의 반도체 기억 장치에 관해서 설명하기 위한 것으로, 동기식 DRAM에 있어서의 컬럼계 기본 펄스의 제어에 관련되는 회로부를 추출하여 나타내는 블록도.
도 2는 종래의 반도체 기억 장치에 관해서 설명하기 위한 것으로, 도 1에 도시한 회로에 있어서의 입력 컬럼 어드레스 래치 컨트롤러의 구성예를 나타내는 회로도.
도 3은 종래의 반도체 기억 장치에 관해서 설명하기 위한 것으로, 도 1에 도시한 회로에 있어서의 컬럼 펄스 전송 컨트롤러의 구성예를 나타내는 회로도.
도 4는 도 1 내지 도 3에 도시한 반도체 기억 장치에 있어서, CAS 레이턴시가 2인 경우의 각 신호 파형을 모식화하여 나타내는 타이밍차트.
도 5는 도 1 내지 도 3에 도시한 CAS 레이턴시가 3인 경우의 각 신호 파형을 모식화하여 나타내는 타이밍차트.
도 6은 CAS 레이턴시가 2인 경우의 리드 동작 중에 라이트 커맨드가 인터럽트한 경우의 동작에 관해서 설명하기 위한 타이밍차트.
도 7은 CAS 레이턴시가 3인 경우의 리드 동작 중에 라이트 커맨드가 인터럽트한 경우의 동작에 관해서 설명하기 위한 타이밍차트.
도 8은 본 발명의 제1 실시예에 따른 반도체 기억 장치에 관하여 설명하기 위한 것으로, 동기식 DRAM의 개략 구성을 나타내는 블록도.
도 9는 본 발명의 제1 실시예에 따른 반도체 기억 장치에 관하여 설명하기 위한 것으로, 동기식 DRAM에 있어서의 컬럼계 기본 펄스의 제어에 관련되는 회로부를 추출하여 나타내는 블록도.
도 10은 본 발명의 제1 실시예에 따른 반도체 기억 장치에 관해서 설명하기 위한 것으로, 도 9에 도시한 회로에 있어서의 입력 라이트 어드레스 래치 컨트롤러의 구성예를 나타내는 회로도.
도 11은 본 발명의 제1 실시예에 따른 반도체 기억 장치에 관해서 설명하기 위한 것으로, 도 9에 도시한 회로에 있어서의 컬럼 펄스 전송 컨트롤러의 구성예를 나타내는 회로도.
도 12는 도 9 내지 도 11에 도시한 반도체 기억 장치에 있어서 CAS 레이턴시가 3인 경우의 리드시에 라이트 컨트롤러가 인터럽트한 경우의 각 신호 파형을 모식화하여 나타내는 타이밍차트.
도 13은 본 발명의 제2 실시예에 따른 반도체 기억 장치에 관해서 설명하기 위한 것으로, 동기식 DRAM에 있어서의 컬럼계 기본 펄스의 제어에 관련되는 회로부를 추출하여 나타내는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
MCA-1 ~ MCA-4: 뱅크
27: 컬럼용 뱅크 컨트롤러
28-1 ~ 28-4: 데이터 입출력 버퍼
36: 입력 라이트 어드레스 래치 컨트롤러
38: 컬럼 어드레스 디코더
61-1 ~ 61-4: 뱅크 컨트롤러
도 8 내지 도 11은 각각 본 발명의 제1 실시예에 따른 반도체 기억 장치에 관하여 설명하기 위한 것으로, 도 8은 동기식 DRAM의 개략 구성을 나타내는 블록도, 도 9는 상기 도 8에 도시한 동기식 DRAM에 있어서의 컬럼계 기본 펄스의 제어에 관련되는 회로부를 추출하여 나타내는 블록도, 도 10은 상기 도 9에 도시한 회로에 있어서의 입력 라이트 어드레스 래치 컨트롤러의 구성예를 나타내는 회로도, 및 도 11은 상기 도 9에 도시한 회로에 있어서의 컬럼 펄스 전송 컨트롤러의 구성예를 나타내는 회로도이다. 도 8 내지 도 11에 있어서 상기 도 1 내지 도 3에 대응하는 부분에는 동일 부호를 붙이고 있다.
도 8에 도시한 바와 같이, 이 동기식 DRAM의 메모리셀 어레이는 4개의 뱅크(메모리셀부) MCA-1∼MCA-4로 분할되어 있고, 각 뱅크 MCA-1∼MCA-4는 메모리셀 어레이(34-1∼34-4), CSL 드라이버(40-1∼40-4), 데이터 입출력 버퍼(28-1∼28-4),컨트롤러, 데이터, 어드레스 카운터 및 어드레스 입력 버퍼 등을 포함하는 회로 블록(50-1∼50-4)으로 구성되어 있다.
또한 상기 각 뱅크 MCA-1∼MCA-4에 대응하여 뱅크 컨트롤러(61-1∼61-4)가 설치되고, 이들 뱅크 컨트롤러(61-1∼61-4)에서 각 뱅크 MCA-1∼MCA-4 중의 입력 버퍼(28-1∼28-4)가 제어된다. 상기 각 버퍼 컨트롤러(61-1∼61-4)에는 커맨드 패드(62)로부터 커맨드 CMD가 입력된다. 상기 각 뱅크 MCA-1∼MCA-4 중의 회로 블록(50-1∼50-4)에는 각각 어드레스 버퍼(63)로부터 어드레스 신호 SDATA가 공급된다. 상기 각 뱅크 MCA-1∼MCA-4 중의 데이터 입출력 버퍼(28-1∼28-4)에는 각각 데이터 입출력 버퍼(64)로부터 데이터 SDATE가 입력 혹은 데이터 입출력 버퍼(28-1∼28-4)로부터 출력되는 데이터가 데이터 입출력 버퍼(64)를 통해 외부에 출력되도록 되어 있다. 또한 클럭 입출 버퍼(65)에 공급된 외부 클럭 VCLK는 외부 클럭 입력 버퍼(11)에 공급되고, 각 회로 블록(50-1∼50-4)에 공급된다.
도 9에 도시한 바와 같이, 도 8에 대한 동기식 DRAM에 있어서의 컬럼계 기본 펄스의 제어에 관련되는 회로는 외부 클럭 입력 버퍼(11), 펄스 제너레이터(12-1, 12-2, 12-3, 13-1, 13-2), 지연 회로(14-1, 14-2), CAS 입력 버퍼(15), RAS 입력 버퍼(16), CS 입력 버퍼(17), 디코더(18), 디코더 및 래치 회로(19), WE 입력 버퍼(20), 입력 컬럼 어드레스 래치 컨트롤러(21), 어드레스 입력 버퍼(22-1, 22-2), 어드레스 래치(23-1, 23-2), 코어 버스(24-1, 24-2 : 어드레스 K1, K2), 버스트 길이 카운터(25), 컬럼 펄스 전송 컨트롤러(26’), 컬럼용 뱅크 컨트롤러(27), 데이터 입출력 버퍼(28), 데이터선(29), 오프 칩 드라이버(30), 출력 펄스 제너레이터(31), 전송 게이트(32-1∼32-8), 컬럼 어드레스 디코더(33), 메모리셀 어레이(34), 인버터(35), 입력 라이트 어드레스 래치 컨트롤러(36), AND 게이트(37) 및 신호선(38-1, 38-2) 등을 포함하여 구성되어 있다.
이 도 9에 도시한 회로는 도 1에 도시한 종래의 회로에, 펄스 제너레이터(12-3), 전송 게이트(32-8), 리드용의 컬럼 펄스 전송 신호 Ppr을 전송하기 위한 신호선(38-1), 라이트용의 컬럼 펄스 전송 신호 Ppw를 전송하기 위한 신호선(38-2), 입력 라이트 어드레스 래치 컨트롤러(36), 및 AND 게이트(37) 등을 부가한 것이다.
즉 본 발명은 컬럼 동작 회로 펄스(내부 동작 동기 펄스)를 라이트 전용과 리드 전용으로 분할하는 것이다. 이 실시예에서는 리드시와 라이트시에서 각각에 전용이 다른 컬럼 동작 동기 펄스를 이용하는 방법의 일례를 나타내고 있고, CAS 레이턴시(CL)에 상관없이 라이트를 종래의 CAS레이턴시가 2(CL2)인 타이밍에서 행한다.
상기 펄스 제너레이터(12-3)는 펄스 제너레이터(12-2)와 병렬로 지연 회로(14-1)에 접속되어 있다. 이 펄스 제너레이터(12-3)는 펄스 신호 Pa’와 동일 타이밍에서 활성화되는 펄스 신호 Pa’w를 생성한다. 펄스 신호 Pa는 CAS 레이턴시가 3(CL3)인 리드시에, 컬럼 펄스 전송 컨트롤러(26’)에서 생성된다. 컬럼 펄스 전송 신호 Ph에 의해, 리드용 컬럼 펄스 전송 신호 Ppr로서 신호선(38-1)에 전송된다. 또한, 펄스 신호 Pa’r은 CAS 레이턴시가 2(CL2)인 리드시에, 리드 컬럼펄스 동기 펄스 Pjr에 의해, 리드용 컬럼 펄스 전송 신호 Ppr로서 신호선(38-1)에 전송된다. 펄스 Pa’w는 라이트시에 컬럼 펄스 전송 컨트롤러(26’)로 생성되는 펄스 Pj’w에 의해, 라이트용 컬럼 펄스 전송 신호 Ppw로서 신호선(38-2)에 전송된다.
또한, 컬럼 펄스 전송 컨트롤러(26’)에는, 상기 펄스 제너레이터(13-1)로부터 출력되는 펄스 신호 Pb, 상기 디코더(18)로부터 출력되는 컬럼계 활성화 신호 Pc, 및 상기 버스트 길이 카운터(25)로부터 출력되는 버스트 오퍼레이션 활성화 신호 Pg 외에, WE 입력 버퍼(20)로부터 출력되는 라이트 입력 펄스 Pr 및 라이트 인에이블 신호 Pe와 리드 인에이블 신호 Pf가 공급된다. 그리고, 이 컬럼 펄스 전송 컨트롤러(26’)로부터, 상기 전송 게이트(32-1, 32-2)를 제어하는 펄스 신호 Ph, 상기 전송 게이트(32-3)를 제어하는 리드용 컬럼 펄스 동기 펄스 Pjr, 상기 전송 게이트(32-8)를 제어하는 라이트용 컬럼 펄스 동기 펄스 Pjw, 및 상기 전송 게이트(32-4)를 제어하는 펄스 신호 Pja를 각각 출력하도록 되어 있다.
상기 입력 라이트 어드레스 래치 컨트롤러(36)는 도 10에 도시한 바와 같이, NAND 게이트(71), 전송 게이트(72) 및 인버터(73, 74, 75)로 구성되어 있다. 이 입력 라이트 어드레스 래치 컨트롤러(36)로부터 출력되는 라이트 컬럼 어드레스 래치 펄스 Ps는 AND 게이트(37)의 한 쪽의 입력단에 공급되고, 컬럼 어드레스 래치 펄스 Pq에 의한 어드레스 래치(23-1, 23-2)에 있어서의 코어 버스 어드레스 K1, K2의 래치를 해제한다.
또한, 상기 컬럼 펄스 전송 컨트롤러(26’)는, 도 11에 도시한 바와 같이,AND 게이트(81∼83), NAND 게이트(84∼89), OR 게이트(90), 전송 게이트(91) 및 인버터(92∼96)로 구성되어 있다. 이 컬럼 펄스 전송 컨트롤러(26’)는, 기본적으로는 2개의 플립플롭 래치 회로로 이루어진다. 상기 플립플롭 래치 회로는, CL2의 컬럼 커맨드 입력시, 혹은 CL3에서 라이트 커맨드 입력시에, 컬럼계 활성화 신호 Pc로부터 NAND 게이트(86)의 출력 신호 Pj’를 활성화하고, 버스트 오퍼레이션 활성화 신호 Pg에서 이것을 래치한다. 또한, 버스트 오퍼레이션이 종료하면, 신호 SC에 의해 래치가 해제되고, NAND 게이트(86)의 출력 신호 Pj’가 비활성화된다. 상기 신호 SC는 버스트 오퍼레이션 종료시에 생성되는 마이너스 펄스이지만, 여기서는 그 생성 기구에 대해서는 진술하지 않는다. NAND 게이트(86)의 출력 신호 Pj’로부터 리드시에는 신호 Pj’r, 라이트시에는 Pj’w가 생성되며, 또한 쌍방의 경우에도, 펄스 신호 Pja가 NAND 게이트(86)의 출력 신호 Pj’로부터 생성된다. 한편, 하단의 플립플롭 래치 회로는 CL3의 리드 커맨드 입력시에, 컬럼계 활성화 신호 Pc로부터 NAND 게이트(88)의 출력 신호 Ph’를 활성화하고, 버스트 오퍼레이션 활성화 신호 Pg에서 이것을 래치한다. Ph’는 펄스 신호 Pb의 비활성으로 전송 게이트(91)가 오픈됨으로써, 커맨드 입력으로부터 1사이클 지연되어 Ph로 된다. 또한, CL2와 마찬가지로 CL3에서도 버스트 동작 종료 후, 신호 SC에 의해 래치가 해제되어, 출력 신호 Ph’가 비활성화된다. 이 경우에도 펄스 신호 Pb의 비활성에 의해 전송 게이트(91)가 오픈됨으로써 커맨드 입력으로부터 1사이클 지연되어 컬럼 펄스 전송 신호 Ph가 비활성화된다.
또한, 상기 컬럼 펄스 전송 컨트롤러(26’) 내에서는 신호 SA에 의해 NAND 게이트(88)의 출력 신호 Ph’의, 혹은 신호 SB에 의해서 NAND 게이트(86)의 출력 신호 Pj’의 래치를 해제할 수 있는 시스템으로 되어 있고, CL3의 라이트 버스트 중의 리드 인터럽트, 혹은 리드 버스트 중의 라이트 인터럽트일 때는 NAND 게이트(88)의 출력 신호 Ph’와 NAND 게이트(86)의 출력 신호 Pj’가 전환될 수 있도록 설계되어 있다.
또, 도 9 내지 도 11에서는 도면을 간단화하기 위해서, P채널형 MOS 트랜지스터와 N채널형 MOS 트랜지스터의 전류 통로를 병렬 접속하여 형성한 전송 게이트(32-1∼32-8, 72, 91)의 한 쪽의 MOS 트랜지스터의 게이트에만 신호를 공급하도록 표현하고 있지만, 다른 쪽의 MOS 트랜지스터의 게이트에는 상기 신호를 반전한 신호가 공급된다. 또한, 도 11에 있어서의 CL2ACT, CL3ACT는 각각 CL2, CL3일 때에 활성화되는 신호이다.
다음에, 상기 구성의 동기식 DRAM의 동작에 관해서, 도 12의 타이밍차트에 의해 설명한다.
도 12는 CL3의 리드 버스트 동작에의 라이트에서의 인터럽트를 나타내는 타이밍차트이다. 상술한 바와 같은, 컬럼 동기 펄스 시스템을 이용하면, CL3의 리드 버스트 중의 라이트 인터럽트일 때에는 어드레스 입력 버퍼(22-1, 22-2)의 어드레스 정보 ADD1, ADD2를 취득하기 때문에, 라이트 커맨드 입력시에 코어 버스(24-1, 24-2)의 어드레스 래치(23-1, 23-2)의 래치를 해제해야만 한다.
본 실시예에서는, 라이트 커맨드의 입력시에만, 컬럼 어드레스가 취득하는 펄스 Pd와 동시에 코어 버스 어드레스 래치 마스크 펄스 Ps를 활성화하고, 이에 의해 컬럼 어드레스 래치 펄스 Pq를 마스크하여, 어드레스 입력 버퍼(22-1, 22-2)가 취득한 어드레스 ADD1, ADD2를 코어 버스(24-1, 24-2)에 출력한다. 상기 펄스 Ps는 입력 라이트 어드레스 래치 컨트롤러(36) (도 10 참조)에 의해서 생성되지만, 이 컨트롤러(36)는, 컬럼 어드레스가 취득하는 펄스 Pd를 생성하는 입력 컬럼 어드레스 래치 컨트롤러(21)의 입력 신호에 라이트 입력 펄스 Pr를 가한 것 뿐이고, 입력 라이트 어드레스 래치 컨트롤러(36)와 입력 컬럼 어드레스 래치 컨트롤러(21)의 논리 구성은 실질적으로 마찬가지이며, 양자는 거의 동일 타이밍에서 활성화된다. 그 때문에 입력 라이트 어드레스 래치 컨트롤러(36)가 전송 게이트(32-10, 32-12)를 오픈하고, 어드레스 ADD1, ADD2를 취득함과 동시에 코어 버스의 래치(23-1, 23-2)가 해제되기 때문에, 취득한 어드레스 ADD1, ADD2는 통상의 커맨드 입력의 경우와 동일 타이밍에서 코어 버스(24-1, 24-2)에 전송된다.
상기한 바와 같은 구성에 따르면, 어드레스가 취득하는 것에 지장을 초래하지 않고, 리드와 라이트에서 다른 컬럼 펄스 전송 신호 Ppr, Ppw를 이용함으로, 각각의 율속 요인에 맞춰 동기 펄스의 타이밍을 조정할 수 있고, 컬럼계 회로의 동작 마진을 충분하게 확보할 수 있다. 이에 의해, CL3일 때에 CL2인 경우에 비해, 라이트 펄스에 의한 기입으로부터 워드선이 리세트되기까지의 시간 tWR이 작아지고, 프리차지 직전의 메모리셀에의 기입이 불충분한 사이에 워드선이 리세트된다는 문제도 회피할 수 있다.
도 13은 본 발명의 제2 실시예에 따른 반도체 기억 장치에 관해서 설명하기 위한 것으로, 동기식 DRAM에 있어서의 컬럼계 기본 펄스의 제어에 관련되는 회로부를 추출하여 나타내는 회로도이다. 상기 제1 실시예에 있어서는 지연 회로(14-1)의 출력 신호 펄스 제너레이터(12-2, 12-3)를 공급하였다. 이에 반해 본 실시예에서는 지연 회로(14-3)를 더 설치하고, 이 지연 회로(14-3)의 출력 신호를 펄스 제너레이터(12-2)에 공급하고, 상기 지연 회로(14-1)의 출력 신호를 펄스 제너레이터(12-3)에 공급하도록 하고 있다.
이러한 구성에 있어서도, 기본적으로 도 9에 도시한 회로와 마찬가지인 동작을 행하고 동일 효과가 얻어진다.
이상 설명한 바와 같이 본 발명에 따르면 컬럼계 회로의 동작 마진을 충분하게 확보할 수 있는 반도체 기억 장치가 얻어진다.

Claims (19)

  1. 적어도 일부의 커맨드의 입력, 및 데이터 기입과 판독이 외부 클럭에 동기하여 행해지며, 또한 상기 외부 클럭을 트리거하는 내부 동작 동기 펄스를 이용하여, 컬럼계 커맨드 입력 후에 상기 내부 동작 동기 펄스를 트리거하여, 버스트 길이와 동일한 수의 컬럼 동작 동기 펄스를 내부에서 발생하는 반도체 기억 장치에 있어서,
    리드시 제1 컬럼 동작 동기 펄스가 전송되는 제1 경로,
    라이트시에 상기 제1 컬럼 동작 동기 펄스와 다른 제2 컬럼 동작 동기 펄스가 전송되는 제2 경로,
    상기 제1 경로와 상기 제2 경로를 선택적으로 스위칭하는 스위칭 회로, 및
    상기 스위칭 회로를 제어하는 컬럼 펄스 전송 컨트롤러
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 제1항에 있어서,
    컬럼 커맨드 입력 사이클의 내부 동작 동기 펄스로부터, 상기 제1 컬럼 동작 동기 펄스의 첫번째 트리거인 내부 동작 동기 펄스까지의 펄스 수와, 상기 제2 컬럼 동작 동기 펄스의 첫번째 트리거인 내부 동작 동기 펄스까지의 펄스 수가 다른것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    트리거되는 내부 동작 동기 펄스로부터 상기 제1 컬럼 동작 동기 펄스까지의 지연 시간과, 상기 제2 컬럼 동작 동기 펄스까지의 지연 시간이 다른 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    CAS 레이턴시가 2인 경우에는, 컬럼 커맨드 입력 사이클의 내부 동작 동기 펄스가 리드시 사용하는 상기 제1 컬럼 동작 동기 펄스의 첫번째의 트리거로 되고,
    CAS 레이턴시가 3인 경우에는, 컬럼 커맨드 입력의 다음의 사이클의 내부 동작 동기 펄스가 리드시 사용하는 컬럼계 동기 펄스의 첫번째의 트리거로 되고,
    라이트시 사용하는 컬럼 동작 동기 펄스는, CAS 레이턴시에 상관없이, 컬럼 커맨드 입력 사이클의 내부 동작 동기 펄스가 라이트시 사용하는 제2 컬럼 동작 동기 펄스의 첫번째의 트리거되는 반도체 기억 장치.
  6. 제1항에 있어서,
    CAS 레이턴시가 2인 경우에는 컬럼 커맨드 입력 사이클의 내부 동작 동기 펄스가 리드시 사용하는 제1 컬럼 동작 동기 펄스의 첫번째의 트리거로 되고,
    CAS 레이턴시가 3인 경우에는 컬럼 커맨드 입력의 다음의 사이클의 내부 동작 동기 펄스가 리드시 사용하는 컬럼계 동기 펄스의 첫번째의 트리거로 되고,
    라이트시 사용하는 컬럼 동작 동기 펄스는, CAS 레이턴시에 상관없이, 컬럼 커맨드 입력의 다음의 사이클의 내부 동작 동기 펄스가 라이트시 사용하는 제2 컬럼 동작 동기 펄스의 첫번째의 트리거되는 반도체 기억 장치.
  7. 제1항에 있어서,
    CAS 레이턴시가 2인 경우에는 컬럼 커맨드 입력 사이클의 내부 동작 동기 펄스가 라이트시 사용하는 제2 컬럼 동작 동기 펄스의 첫번째의 트리거로 되고,
    CAS 레이턴시가 3인 경우에는 컬럼 커맨드 입력의 다음의 사이클의 내부 동작 동기 펄스가 라이트시 사용하는 컬럼계 동기 펄스의 첫번째의 트리거로 되고,
    리드시 사용하는 제1 컬럼 동작 동기 펄스는 CAS 레이턴시에 상관없이, 컬럼 커맨드 입력 사이클의 내부 동작 동기 펄스가 리드시 사용하는 컬럼 동작 동기 펄스의 첫번째의 트리거되는 반도체 기억 장치.
  8. 제1항에 있어서,
    CAS 레이턴시가 2인 경우에는, 컬럼 커맨드 입력 사이클의 내부 동작 동기 펄스가 라이트시 전용의 제1 컬럼 동작 동기 펄스의 첫번째의 트리거로 되고,
    CAS 레이턴시가 3인 경우에는, 컬럼 커맨드 입력의 다음의 사이클의 내부 동작 동기 펄스가 라이트시 사용하는 컬럼계 동기 펄스의 첫번째의 트리거로 되고,
    리드시 사용하는 제1 컬럼 동작 동기 펄스는, CAS 레이턴시에 상관없이, 컬럼 커맨드 입력의 다음의 사이클의 내부 동작 동기 펄스가 리드시 사용하는 제1 컬럼 동작 동기 펄스의 첫번째의 트리거되는 반도체 기억 장치.
  9. 제1항에 있어서,
    라이트 및 리드 전용 컬럼계 동기 펄스와 동시에 액티브하게 되고, 라이트 및 리드 동작 중, 내부 어드레스를 래치하는 펄스를 이용하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    리드 및 라이트에 상관없이 동일한 어드레스 래치용 펄스를 이용하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    라이트 커맨드 입력시에, 어드레스 래치용 펄스를 마스크하고, 내부 어드레스의 래치를 해제하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제10항에 있어서,
    리드 커맨드 입력시에, 어드레스 래치용 펄스를 마스크하고, 내부 어드레스의 래치를 해제하는 것을 특징으로 하는 반도체 기억 장치.
  13. 적어도 일부의 커맨드의 입력, 및 데이터 기입과 판독이 외부 클럭에 동기하여 행해지고, 또한 상기 외부 클럭을 트리거하는 내부 동작 동기 펄스를 이용하여, 컬럼계 회로의 활성화 후에 상기 내부 동작 동기 펄스를 트리거하여, 버스트 길이와 동일한 수의 컬럼 동작 동기 펄스를 내부에서 발생하는 반도체 기억 장치에 있어서,
    상기 외부 클럭을 트리거하여, 칩 내부에서 리드용의 제1 컬럼 동작 동기 펄스를 생성하는 제1 펄스 제너레이터,
    상기 외부 클럭을 트리거하여, 칩 내부에서 라이트용의 제2 컬럼 동작 동기 펄스를 생성하는 제2 펄스 제너레이터,
    리드시에 상기 제1 펄스 제너레이터로부터 출력되는 리드용의 제1 컬럼 동작 동기 펄스가 공급되는 제1 신호선,
    라이트시에 상기 제2 펄스 제너레이터로부터 출력되는 라이트용의 제2 컬럼 동작 동기 펄스가 공급되는 제2 신호선, 및
    상기 제1, 제2 펄스 제너레이터로부터 상기 제1, 제2 신호선으로 제1, 제2 컬럼 동작 동기 펄스의 전송을 각각 제어하는 컬럼 펄스 전송 컨트롤러
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 제1 펄스 제너레이터와 상기 제1 신호선 간에 설치되어 상기 컬럼 펄스전송 컨트롤러에서 제어되는 제1 전송 게이트와, 상기 제2 펄스 제너레이터와 상기 제2 신호선 간에 설치되어 상기 컬럼 펄스 전송 컨트롤러에서 제어되는 제2 전송 게이트를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제13항에 있어서,
    라이트 커맨드 입력시에만 컬럼 어드레스가 취득하는 펄스와 동시에 코어 버스 어드레스 래치 마스크 펄스를 활성화하여, 컬럼 어드레스 래치 펄스를 마스크하고, 입력 버퍼가 취득한 어드레스를 코어 버스에 출력시키는 입력 라이트 어드레스 래치 컨트롤러를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  16. 외부 클럭을 트리거하여 칩 내부에서 리드용의 제1 컬럼 동작 동기 펄스를 생성하는 제1 펄스 제너레이터,
    상기 외부 클럭을 트리거하여, 칩 내부에서 라이트용의 제2 컬럼 동작 동기 펄스를 생성하는 제2 펄스 제너레이터,
    리드시에 상기 제1 펄스 제너레이터로부터 출력되는 리드용의 제1 컬럼 동작 동기 펄스가 공급되는 제1 신호선,
    라이트시에 상기 제2 펄스 제너레이터로부터 출력되는 라이트용의 제2 컬럼 동작 동기 펄스가 공급되는 제2 신호선,
    상기 제1 펄스 제너레이터와 상기 제1 신호선 간에 설치되는 제1 전송 게이트,
    상기 제2 펄스 제너레이터와 상기 제2 신호선 간에 설치되는 제2 전송 게이트, 및
    상기 제1, 제2 전송 게이트를 제어하고, 상기 제1, 제2 펄스 제너레이터로부터 상기 제1, 제2의 신호선으로의 제1, 제2 컬럼 동작 동기 펄스의 전송을 각각 제어하는 컬럼 펄스 전송 컨트롤러
    를 포함하는 것을 특징으로 하는 동기식 DRAM.
  17. 제16항에 있어서,
    외부 클럭의 상승 에지로부터 생성된 펄스 신호를 지연시키고, 상기 제1, 제2 펄스 제너레이터에 공급하는 지연 회로를 더 포함하는 것을 특징으로 하는 동기식 DRAM.
  18. 제16항에 있어서,
    외부 클럭의 상승 에지로부터 생성된 펄스 신호를 지연시키고, 상기 제1 펄스 제너레이터에 공급하는 제1 지연 회로와, 상기 외부 클럭의 상승 에지로부터 생성된 상기 펄스 신호를 지연시키고, 상기 제2 펄스 제너레이터에 공급하는 제2 지연 회로를 더 포함하는 것을 특징으로 하는 동기식 DRAM.
  19. 제16항에 있어서,
    라이트 커맨트 입력시에만, 컬럼 어드레스 취득 펄스와 동시에, 코어 버스 어드레스 래치 마스크 펄스를 활성화하고, 컬럼 어드레스 래치 펄스를 마스크하고, 입력 버퍼가 취득한 어드레스를 코어 버스에 출력시키는 입력 라이트 어드레스 래치 컨트롤러를 더 포함하는 것을 특징으로 하는 동기식 DRAM.
KR10-2000-0055370A 1999-09-22 2000-09-21 리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ｄｒａｍ KR100390736B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP26835999A JP3959211B2 (ja) 1999-09-22 1999-09-22 半導体記憶装置
JP1999-268359 1999-09-22

Publications (2)

Publication Number Publication Date
KR20010050549A KR20010050549A (ko) 2001-06-15
KR100390736B1 true KR100390736B1 (ko) 2003-07-10

Family

ID=17457436

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0055370A KR100390736B1 (ko) 1999-09-22 2000-09-21 리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ｄｒａｍ

Country Status (4)

Country Link
US (1) US6356507B1 (ko)
JP (1) JP3959211B2 (ko)
KR (1) KR100390736B1 (ko)
TW (1) TW465085B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101225219B1 (ko) 2005-02-25 2013-01-23 어드밴테스트 (싱가포르) 피티이. 엘티디. 신호 경로 사이의 혼선에 의해 야기되는 타이밍 에러를 정량화하는 방법 및 프로그램 저장 장치

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4121690B2 (ja) * 2000-05-29 2008-07-23 富士通株式会社 半導体記憶装置
JP4392681B2 (ja) 2002-11-15 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
KR100593442B1 (ko) 2004-02-06 2006-06-28 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
KR100624296B1 (ko) * 2004-11-08 2006-09-19 주식회사 하이닉스반도체 반도체 메모리 소자
KR100766372B1 (ko) * 2005-11-29 2007-10-11 주식회사 하이닉스반도체 반도체 메모리의 뱅크 제어장치 및 방법
KR101816529B1 (ko) * 2011-01-19 2018-01-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 시스템
KR101215647B1 (ko) * 2011-01-28 2012-12-26 에스케이하이닉스 주식회사 반도체메모리장치
KR102164019B1 (ko) * 2014-01-27 2020-10-12 에스케이하이닉스 주식회사 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치
CN113918481A (zh) * 2017-07-30 2022-01-11 纽罗布拉德有限公司 一种存储器芯片
KR20190128451A (ko) * 2018-05-08 2019-11-18 에스케이하이닉스 주식회사 반도체장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960027286A (ko) * 1994-12-31 1996-07-22 김주용 컬럼 디코더를 동작시키는 펄스신호 발생장치
KR970029812A (ko) * 1995-11-13 1997-06-26 김광호 컬럼 선택 신호 제어회로
JPH10188555A (ja) * 1996-12-17 1998-07-21 Fujitsu Ltd 半導体記憶装置とデータ読み出し及び書き込み方法
KR19990085539A (ko) * 1998-05-19 1999-12-06 김영환 컬럼 디코더 회로
JP2000105995A (ja) * 1998-09-29 2000-04-11 Texas Instr Inc <Ti> 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
JPH10283779A (ja) 1997-04-09 1998-10-23 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100274602B1 (ko) 1997-11-20 2000-12-15 윤종용 동기형 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960027286A (ko) * 1994-12-31 1996-07-22 김주용 컬럼 디코더를 동작시키는 펄스신호 발생장치
KR970029812A (ko) * 1995-11-13 1997-06-26 김광호 컬럼 선택 신호 제어회로
JPH10188555A (ja) * 1996-12-17 1998-07-21 Fujitsu Ltd 半導体記憶装置とデータ読み出し及び書き込み方法
KR19990085539A (ko) * 1998-05-19 1999-12-06 김영환 컬럼 디코더 회로
JP2000105995A (ja) * 1998-09-29 2000-04-11 Texas Instr Inc <Ti> 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101225219B1 (ko) 2005-02-25 2013-01-23 어드밴테스트 (싱가포르) 피티이. 엘티디. 신호 경로 사이의 혼선에 의해 야기되는 타이밍 에러를 정량화하는 방법 및 프로그램 저장 장치

Also Published As

Publication number Publication date
JP3959211B2 (ja) 2007-08-15
US6356507B1 (en) 2002-03-12
KR20010050549A (ko) 2001-06-15
TW465085B (en) 2001-11-21
JP2001093280A (ja) 2001-04-06

Similar Documents

Publication Publication Date Title
US5813023A (en) Method and apparatus for multiple latency synchronous dynamic random access memory
US6292428B1 (en) Semiconductor device reconciling different timing signals
KR100649072B1 (ko) 반도체 메모리 및 시스템 장치
KR100252043B1 (ko) 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법
KR100311042B1 (ko) 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법
KR100281501B1 (ko) 클럭 시프트 회로 및 이것을 이용한 동기형 반도체 기억 장치
KR100384775B1 (ko) 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로
KR100390736B1 (ko) 리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ｄｒａｍ
JP4392681B2 (ja) 半導体記憶装置
KR970029794A (ko) 반도체 메모리
US6154415A (en) Internal clock generation circuit of semiconductor device and method for generating internal clock
KR102108845B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US6330682B1 (en) Semiconductor memory device achieving faster operation based on earlier timings of latch operations
US5970021A (en) Synchronous semiconductor memory device having function of inhibiting output of invalid data
KR100740073B1 (ko) 반도체 기억 장치
KR100273491B1 (ko) 데이터신호가 선택적으로 공급되는 데이터 증폭기를 갖는반도체 동기 파이프라인 메모리
KR20150006156A (ko) 반도체 장치, 반도체 메모리 장치 및 그것의 구동 방법
KR19980030999A (ko) 동기식 메모리장치의 내부 클락 발생기
US5606526A (en) Glitch-free dual clok read circuit
KR100575860B1 (ko) 동기식 메모리소자의 데이터 입력제어회로
US6301189B1 (en) Apparatus for generating write control signals applicable to double data rate SDRAM
KR100536598B1 (ko) 클럭활성화 시점을 선택하는 반도체메모리장치
KR20040036523A (ko) 테스트 모드를 갖는 반도체 기억장치 및 그것의 테스트 방법
KR100219491B1 (ko) 자동 프리차지 뱅크 선택 회로
US7263025B2 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110527

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee