KR20140132988A - 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법 - Google Patents

전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법 Download PDF

Info

Publication number
KR20140132988A
KR20140132988A KR20130052440A KR20130052440A KR20140132988A KR 20140132988 A KR20140132988 A KR 20140132988A KR 20130052440 A KR20130052440 A KR 20130052440A KR 20130052440 A KR20130052440 A KR 20130052440A KR 20140132988 A KR20140132988 A KR 20140132988A
Authority
KR
South Korea
Prior art keywords
voltage
level
unit
comparison signal
control unit
Prior art date
Application number
KR20130052440A
Other languages
English (en)
Other versions
KR102087873B1 (ko
Inventor
오병찬
신윤재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130052440A priority Critical patent/KR102087873B1/ko
Priority to US14/219,281 priority patent/US9542124B2/en
Publication of KR20140132988A publication Critical patent/KR20140132988A/ko
Application granted granted Critical
Publication of KR102087873B1 publication Critical patent/KR102087873B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/1563—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators without using an external clock
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/466—Sources with reduced influence on propagation delay
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/70—Regulating power factor; Regulating reactive current or power
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

Abstract

전압 생성 회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부; 상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부를 포함한다.

Description

전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법{CIRCUIT FOR GENERATING VOLTAGE, SEMICONDUCTOR DEVICE, SYSTEM AND METHOD FOR GENERATING VOLTAGE USING THE SAME}
본 발명은 안정된 전압을 생성하는 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법에 관한 것이다.
반도체 장치는, 다양한 분야에서 이용되지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리 장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구된다.
반도체 장치는 외부에서 공급되는 전원전압을 이용하여 여러 종류 레벨의 내부전압을 만들어서 사용하고 있다. 특히, 반도체 메모리 장치(예를 들면 DRAM)의 경우는, 메모리장치의 코어(core) 지역에서 사용하는 전압인 VCORE 전압, 셀 트랜지스터 게이트(워드라인)에 인가되는 전원전압(VDD)보다 높은 전압인 VPP 전압, 셀 트랜지스터의 벌크에 사용되는 접지전압(VSS)보다 낮은 전압인 음전압(VBB) 등을 만들어 사용하고 있다.
한편, 반도체 장치의 저전력화를 위하여 반도체 장치의 외부에서 입력되어 반도체 장치에서 사용되는 전원전압(VDD)의 전압레벨은 점점 낮아지고 있다. 따라서 반도체 장치에서 전원전압(VDD)보다 높은 레벨의 전압(예를 들면 VPP 전압, 이하 고전압이라 함)을 사용하기 위해서는 전원전압(VDD)을 이용하여 내부적으로 고전압을 생성해야 한다. 반도체 장치는 고전압을 생성하기 위해 전원전압(VDD)을 승압하여 하여 고전압을 생성하는 전압 생성 회로를 포함한다.
본 발명의 실시예는 2개의 기준 전압을 이용하여 전압 구동부를 제어함으로써 안정된 전압을 생성하는 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법을 제공한다.
본 발명의 실시예에 따른 전압 생성 회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부; 상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부를 포함할 수 있다.
또한 본 발명의 실시예에 따른 전압 생성 회로는 출력노드를 풀업 구동하는 전압 구동부; 상기 출력노드의 전압을 입력노드로 전달하는 전압 전달라인; 및 상기 입력노드의 전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부을 포함할 수 있다.
또한 본 발명의 실시예에 따른 전압 생성 회로는 출력노드를 풀업 구동하는 전압 구동부; 상기 출력노드의 전압을 상기 입력노드로 전달하는 전압 전달라인; 상기 입력노드의 전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 낮은 경우 제1비교신호를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 경우 제1비교신호를 활성화하는 제1비교부; 상기 분배전압이 제1레벨보다 높은 제2레벨보다 낮은 경우 제2비교신호를 비활성화하고, 상기 분배전압이 상기 제2레벨보다 높은 경우 제2비교신호를 활성화하는 제2비교부; 및 상기 제1비교신호가 비활성화 상태에서 활성화 상태로 천이하는 경우 상기 전압 구동부를 비활성화하고, 상기 제2비교신호가 활성화 상태에서 비활성화 상태로 천이하는 경우 상기 전압 구동부를 활성화하는 구동 제어부을 포함할 수 있다.
또한 본 발명의 실시예에 따른 전압 생성 방법은 입력노드의 전압에 응답하여 출력노드를 구동하되, 상기 출력노드의 전압을 상기 입력노드로 피드백 받는 전압 생성 회로를 이용하여 전압을 생성하는 전압 생성 방법에 있어서, 상기 입력노드의 전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 낮은 경우 상기 출력노드를 풀업 구동하는 단계; 상기 분배전압이 상기 제1레벨보다 높아지는 시점부터 상기 출력노드의 풀업 구동을 정지하는 단계; 및 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 출력노드를 풀업 구동하는 단계를 포함할 수 있다.
또한 본 발명의 실시예에 따른 반도체 장치는 데이터를 저장하기 위한 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀에 데이터를 라이트하거나 상기 다수의 메모리 셀의 데이터를 리드하기 위한 제어회로; 및 상기 셀 어레이 및 상기 제어회로에서 사용하는 전원을 공급하기 위한 전원 회로를 포함할 수 있고, 상기 전원회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부; 상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부를 포함할 수 있다.
또한 본 발명의 실시예에 따른 마이크로프로세서는 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부; 및 상기 제어부, 상기 연산부 및 상기 기억부 중 하나 이상에 전원을 공급하기 위한 전원 공급부를 포함할 수 있고, 상기 전원 공급부는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부; 상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부를 포함할 수 있다.
또한 본 발명의 실시예에 따른 프로세서는 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스; 및 상기 코어부, 상기 캐시 메모리부 및 상기 버스 인터페이스 중 하나 이상에 전원을 공급하기 위한 전원 공급부를 포함할 수 있고, 상기 전원 공급부는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부; 상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부를 포함할 수 있다.
또한 본 발명의 실시예에 따른 시스템은 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치; 및 상기 프로세서, 상기 보조기억 장치, 상기 주기억 장치 및 상기 인터페이스 장치 중 하나 이상에 전원을 공급하기 위한 전원 장치를 포함할 수 있고, 상기 전원 장치는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부; 상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부를 포함할 수 있다.
또한 본 발명의 실시예에 따른 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스; 및 상기 저장 장치, 상기 컨트롤러, 상기 임시 저장장치 및 상기 인터페이스 중 하나 이상에 전원을 공급하기 위한 전원 장치를 포함할 수 있고, 상기 전원 장치는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부; 상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부를 포함할 수 있다.
또한 본 발명의 실시예에 따른 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스; 및 상기 메모리, 상기 메모리 컨트롤러, 상기 버퍼 메모리 및 상기 인터페이스 중 하나 이상의 전원을 공급하기 위한 파워 서플라이를 포함할 수 있고, 상기 파워 서플라이는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부; 상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부를 포함할 수 있다.
본 기술은 2개의 기준 전압을 이용하여 전압 구동부를 제어함으로써 변화가 적은 안정된 전압을 생성할 수 있다.
도 1은 전압 생성 회로의 구성도,
도 2는 전압 생성 회로에서 생성된 출력전압(VOUT)의 파형을 나타낸 도면,
도 3은 본 발명의 일 실시예에 따른 전압 생성 회로의 구성도,
도 4는 도 3의 전압 생성 회로의 출력전압(VOUT)의 파형도,
도 5는 본 발명의 다른 일 실시예에 따른 전압 생성 회로의 구성도,
도 6은 본 발명의 다른 일 실시예에 따른 전압 생성 방법을 설명하기 위한 순서도,
도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도,
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도,
도 9은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도,
도 10는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도,
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도,
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 전압 생성 회로의 구성도이다.
도 1에 도시된 바와 같이 전압 생성 회로는 전압 분배부(110), 비교부(120), 구동 제어부(130) 및 전압 구동부(140)를 포함한다.
도 1을 참조하여 전압 생성 회로에 대해 설명한다.
전압 구동부(140)는 활성화된 경우 출력노드(OUT)를 풀업 구동하고, 비활성화된 경우 출력노드(OUT)를 플로팅하여 출력전압(VOUT)을 생성한다. 전압 구동부(130)는 인에이블 신호(EN)에 응답하여 활성화되거나 비활성화된다.
전압 분배부(110)는 출력전압(VOUT)을 소정의 비율로 분배한 분배전압(VDIV)을 생성한다. 도 1에 도시된 바와 같이 전압 분배부(110)는 2 이상의 저항(R1, R2)을 포함할 수 있다. 도 1에서 제1저항(R1)의 저항값이 R1이고, 제2저항(R2)의 저항값이 R2이면 분배전압(VDIV)은 R2 / (R1 + R2)에 출력전압(VOUT)을 곱한 것과 같을 수 있다.
비교부(120)는 전압 구동부(140)의 출력전압(VOUT)을 소정의 비율로 분배한 분배전압(VDIV)과 기준전압(VREF)을 비교한 결과(CMP)를 출력한다. 예를 들어 비교부(110)는 분배전압(VDIV)이 기준전압(VREF)보다 큰 경우 '하이'를 출력하고, 분배전압(VDIV)이 기준전압(VREF)보다 작은 경우 '로우'를 출력한다.
구동 제어부(130)는 비교 결과(CMP)에 응답하여 전압 구동부(140)를 제어한다. 보다 자세히 살펴보면 구동 제어부(130)는 비교결과(CMP)가 '로우'인 경우 출력전압(VOUT)이 타겟레벨에 도달하지 못한 것이므로 인에이블 신호(EN)를 활성화한다. 전압 구동부(140)는 활성화되고 출력전압(VOUT)의 전압레벨은 상승한다. 구동 제어부(130)는 비교결과(CMP)가 '하이'인 경우 출력전압(VOUT)이 타겟레벨에 도달한 것이므로 인에이블 신호(EN)를 비활성화한다. 전압 구동부(140)는 비활성화되고 출력전압(VOUT)의 전압레벨은 하강한다.
참고로 타겟레벨은 전압 생성 회로에서 생성하고자 하는 출력전압(VOUT)의 전압레벨을 나타낸다. 여기서 타겟레벨은 (R1 + R2) / R2에 기준전압(VREF)의 전압레벨을 곱한 값이다.
전압 생성 회로는 분배전압(VDIV)이 기준전압(VREF)보다 작은 경우 출력전압(VOUT)의 전압레벨을 상승시키고, 분배전압(VDIV)이 기준전압(VREF)보다 큰 경우 출력전압(VOUT)의 전압레벨을 하상시킴으로써 일정한 전압레벨(타겟레벨)을 갖는 출력전압(VOUT)을 생성한다. 그런데 출력전압(VOUT)이 전달라인(LINE)을 통해 전압 분배부(110)로 전달될 때 전달라인(LINE)에 존재하는 로딩(loading)으로 인해 지연되고, 전압 구동부(140)가 출력전압(VOUT)의 전압레벨 변화에 즉각적으로 반응할 수 없기 때문에 문제가 발생한다. 이러한 문제점에 대해서 도 2의 설명에서 후술한다.
도 2는 전압 생성 회로에서 생성된 출력전압(VOUT)의 파형을 나타낸 도면이다.
타겟레벨(TAR)은 이상적인 경우 출력전압(VOUT)이 가져야하는 전압레벨을 나타내며 도 1의 설명에서 상술한 바와 같이 (R1 + R2) / R2에 기준전압(VREF)의 전압레벨을 곱한 값일 수 있다.
전압 생성 회로가 파워업되면 전압 구동부(140)는 출력노드(OUT)를 풀업 구동하여 출력전압(VOUT)의 전압레벨이 상승하고, 이에 따라 분배전압(VDIV)의 전압레벨도 상승한다. 이상적인 경우 출력전압(VOUT)의 전압레벨이 타겟레벨(TAR)보다 높아지는 시점(T1)에 전압 구동부(140)가 즉시 비활성화되어야 하나 실제로는 출력전압(VOUT)이 전압 분배부(110)로 전달되어 분배전압(VDIV)의 전압레벨이 기준전압(VERF)보다 높아져야 전압 구동부(140)가 비활성화되고, 출력전압(VOUT)이 하강하기 시작한다(T2). 이때 'T1'부터 'T2'까지의 시간을 응답시간(response time, TRES)이라 한다.
'T2'에서 출력노드(OUT)가 플로팅되면 출력전압(VOUT)의 전압레벨이 하강하고, 이에 따라 분배전압(VDIV)의 전압레벨도 하강한다. 이상적인 경우 출력전압(VOUT)의 전압레벨이 타겟레벨(TAR)보다 낮아지는 시점(T3)에 전압 구동부(140)가 즉시 활성화되어야 하나 실제로는 출력전압(VOUT)이 전압 분배부(110)로 전달되어 분배전압(VDIV)의 전압레벨이 기준전압(VERF)보다 낮아져야 전압 구동부(140)가 활성화되고, 출력전압(VOUT)이 상승하기 시작한다(T4).
이러한 응답시간(TRES)으로 인해 출력전압(VOUT)의 전압레벨은 정확히 타겟레벨(TAR)로 유지되는 것이 아니라 타겟레벨(TAR)을 중심으로 위 아래로 움직이므로 안정적이지 못하다.
도 3은 본 발명의 일 실시예에 따른 전압 생성 회로의 구성도이다.
도 3에 도시된 바와 같이, 전압 생성 회로는 출력노드(OUT)를 풀업 구동하여 출력전압(VOUT)을 생성하는 전압 구동부(320), 출력전압(VOUT)을 입력받아, 입력받은 출력전압(VOUT_DEL)을 소정의 비율로 분배한 분배전압(VDIV)이 제1레벨보다 높아지는 시점부터 전압 구동부(320)를 비활성화하고, 분배전압(VDIV)이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 전압 구동부(320)를 활성화하는 제어부(310)를 포함한다.
도 3을 참조하여 전압 생성 회로에 대해 설명한다.
전압 구동부(320)의 출력노드(OUT)에서 생성된 전압은 제어부(310)로 입력되는데, 이때 지연이 발생한다. 즉, 전압 구동부(320)의 출력노드(OUT)에서 생성된 전압은 제어부(310)로 입력되는 전압과 위상 차이가 있다. 이하에서는 전압 구동부(320)의 출력노드(OUT)에서 생성된 전압을 출력전압(VOUT)이라 하고, 제어부(310)로 입력되는 전압을 지연 출력전압(VOUT_DEL)이라 한다. 지연 출력전압(VOUT_DEL)은 출력전압(VOUT)에 비해 소정의 지연값만큼 지연된 것 외에는 출력전압(VOUT)과 동일하다.
제어부(310)는 지연 출력전압(VOUT_DEL)에 응답하여 전압 구동부(320)를 활성화하거나 비활성화한다. 보다 자세히 살펴보면 제어부(310)는 지연 출력전압(VOUT_DEL)을 소정의 비율로 분배한 분배전압(VDIV)이 제1레벨보다 낮으면 전압 구동부(320)를 활성화하고, 분배전압(VDIV)이 제1레벨보다 높아지는 시점부터 전압 구동부(320)를 비활성화하고, 분배전압(VDIV)이 제2레벨보다 낮아지는 시점부터 전압 구동부(320)를 활성화한다.
여기서 분배전압(VDIV)이 제1레벨보다 높아지는 시점부터 전압 구동부(320)를 비활성화한다는 것은 분배전압(VDIV)이 상승하면서 제1레벨보다 낮다가 높아지게 되면 전압 구동부(320)를 비활성화한다는 것을 의미한다. 또한 분배전압(VDIV)이 제2레벨보다 낮아지는 시점부터 전압 구동부(320)를 활성화한다는 것은 분배전압(VDIV)이 하강하면서 제2레벨보다 높다가 낮아지게 되면 전압 구동부(320)를 활성화한다는 것을 의미한다.
이러한 동작을 위해 제어부(310)는 지연 출력전압(VOUT_DEL)을 소정의 비율로 분배하여 분배전압(VDIV)을 생성하는 전압 분배부(311), 분배전압(VDIV)과 제1레벨의 전압(V1)을 비교하여 제1비교신호(CMP1)를 생성하는 제1비교부(312), 분배전압(VDIV)과 제2레벨의 전압(V2)을 비교하여 제2비교신호(CMP2)를 생성하는 제2비교부(313) 및 제1비교신호(CMP1) 및 제2비교신호(CMP2)에 응답하여 전압 구동부(320)를 활성화하거나 비활성화하는 구동 제어부(314)를 포함한다.
전압 분배부(311)는 지연 출력전압(VOUT_DEL)을 소정의 분배비로 분배하여 분배전압(VDIV)을 생성한다. 전압 분배부(311)는 다수의 저항(R1, R2)를 포함할 수 있다. 도 3의 분배전압(VDIV)은 지연 출력전압(VOUT_DEL)에 R2 / (R1 + R2)를 곱한 것과 같다.
제1비교부(312)는 분배전압(VDIV)과 제1레벨을 갖는 제1전압(V1)을 입력받아 분배전압(VDIV)과 제1전압(V1)을 비교하여 분배전압(VDIV)이 제1레벨보다 낮은 경우 제1비교신호(CMP1)를 비활성화하고, 분배전압(VDIV)이 제1레벨보다 높은 경우 제1비교신호(CMP1)를 활성화한다.
제2비교부(313)는 분배전압(VDIV)과 제2레벨을 갖는 제2전압(V2)을 입력받아 분배전압(VDIV)과 제2전압(V2)을 비교하여 분배전압(VDIV)이 제2레벨보다 낮은 경우 제2비교신호(CMP2)를 비활성화하고, 분배전압(VDIV)이 제2레벨보다 높은 경우 제2비교신호(CMP2)를 활성화한다.
구동 제어부(314)는 제1비교신호(CMP1)가 비활성화 상태인 경우 전압 구동부(320)를 활성화하고, 제1비교신호(CMP1)가 비활성화 상태에서 활성화 상태로 천이하면 전압 구동부(320)를 비활성화하고, 제2비교신호(CMP2)가 활성화 상태에서 비활성화 상태로 천이하면 전압 구동부(320)를 활성화한다. 구동 제어부(314)는 인에이블 신호(EN)를 생성하되, 전압 구동부(320)를 활성화시키는 경우 인에이블 신호(EN)를 활성화하고, 전압 구동부(320)를 비활성화시키는 경우 인에이블 신호(EN)를 비활성화한다.
전압 구동부(320)는 인에이블 신호(EN)에 응답하여 출력노드(OUT)로 출력전압(VOUT)를 생성한다. 보다 자세히 살펴보면 전압 구동부(320)는 인에이블 신호(EN)가 활성화된 경우 출력노드(OUT)를 풀업구동하고, 인에이블 신호(EN)가 비활성화된 경우 출력노드(OUT)를 플로팅시킨다. 따라서 전압 구동부(320)가 활성화된 경우 출력전압(VOUT)의 전압레벨이 상승하고, 전압 구동부(320)가 비활성화된 경우 출력전압(VOUT)의 전압레벨이 하강한다.
상술한 사항을 바탕으로 전압 생성 회로의 동작에 대해 설명한다.
이하에서 타겟레벨은 전압 생성 회로에서 생성하는 출력전압(VOUT)의 목표 전압레벨이고, 제1임계레벨을 소정의 분배비로 분배한 것이 제1레벨이고, 제2임계레벨을 소정의 분배비로 분배한 것이 제2레벨이다. 도 3에서 제1임계레벨은 (R1 + R2) / R2에 제1레벨을 곱한 것이고, 제2임계레벨은 (R1 + R2) / R2에 제2레벨을 곱한 것이다. 여기서 제1임계레벨은 타겟레벨보다 낮고, 제2임계레벨은 타겟레벨보다 높다.
초기 상태에서 출력노드(OUT)는 아직 제대로 구동되지 않은 상태이므로 출력전압(VOUT)은 타겟레벨보다 낮고, 분배전압(VDIV)은 제1레벨보다 낮다. 따라서 제1비교신호(CMP1)가 비활성화 상태이므로 구동 제어부(314)는 비교신호(CMP1)에 응답하여 인에이블 신호(EN)를 활성화하고, 전압 구동부(320)는 인에이블 신호(EN)에 응답하여 출력노드(OUT)를 풀업구동한다. 따라서 출력전압(VOUT)의 전압레벨이 상승하고 소정의 시간이 지난 후 지연 출력전압(VOUT_DEL) 및 분배전압(VDIV)의 전압레벨이 상승한다.
출력전압(VOUT)의 전압레벨이 상승하다가 제1임계레벨보다 높아진 후 소정의 시간이 지나면 지연 출력전압(VOUT_DEL)이 전압레벨이 제1임계레벨보다 높아지고 따라서 분배전압(VDIV)의 전압레벨이 제1레벨보다 높아진다. 분배전압(VDIV)의 전압레벨이 제1레벨보다 높아지는 시점에 제1비교신호(CMP1)는 비활성화 상태에서 활성화 상태로 천이한다. 구동 제어부(314)는 제1비교신호(CMP1)가 비활성화 상태에서 활성화 상태로 천이하면 출력노드(OUT)의 풀업 구동을 정지하고 출력노드(OUT)를 플로팅 시킨다. 따라서 출력전압(VOUT)의 전압레벨이 하강하고 소정의 시간이 지난 후 지연 출력전압(VOUT_DEL) 및 분배전압(VDIV)의 전압레벨이 하강한다.
출력전압(VOUT)의 전압레벨이 하강하다가 제2임계레벨보다 낮아진 후 소정의 시간이 지나면 지연 출력전압(VOUT_DEL)이 전압레벨이 제2임계레벨보다 낮아지고 따라서 분배전압(VDIV)의 전압레벨이 제2레벨보다 낮아진다. 분배전압(VDIV)의 전압레벨이 제2레벨보다 낮아지는 시점에 제2비교신호(CMP2)는 활성화 상태에서 비활성화 상태로 천이한다. 구동 제어부(314)는 제2비교신호(CMP2)가 활성화 상태에서 비활성화 상태로 천이하면 출력노드(OUT)를 다시 풀업 구동하기 시작한다. 따라서 출력전압(VOUT)의 전압레벨이 상승하고 소정의 시간이 지난 후 지연 출력전압(VOUT_DEL) 및 분배전압(VDIV)의 전압레벨이 상승한다.
출력전압(VOUT)은 위와 같이 상승과 하강을 반복한다.
도 4는 도 3의 전압 생성 회로의 출력전압(VOUT)의 파형도이다.
상술한 바와 같이 제1임계레벨(C1)은 제1레벨에 (R1 + R2) / R2을 곱한 것이고, 제2임계레벨(C2)은 제2레벨에 (R1 + R2) / R2을 곱한 것이다. 타겟레벨(TAR)은 출력전압(VOUT)의 목표 전압레벨이다.
이하에서 초기상태에서 출력전압(VOUT)의 전압레벨은 제1임계레벨(C1)보다 낮은 상태라고 가정한다. 전압 생성 회로가 전압 생성을 시작할 때 출력전압(VOUT)은 제1임계레벨(C1)보다 낮으므로 전압 생성 회로는 출력노드(OUT)를 풀업구동하여 출력전압(VOUT)의 전압레벨을 상승시킨다.
출력전압(VOUT)의 전압레벨이 상승하다가 제1임계레벨(C1)보다 높아지는 시점(T1)으로부터 응답시간(TRES)이 지나는 시점(T2)에 전압 생성 회로는 출력노드(OUT)의 풀업구동을 정지한다. 따라서 'T2'시점부터 출력전압(VOUT)의 전압레벨이 하강한다. 출력전압(VOUT)의 전압레벨이 하강하다가 제2임계레벨(C2)보다 낮아지는 시점(T3)으로부터 응답시간(TRES)이 지나는 시점(T4)에 전압 생성 회로는 출력노드(OUT)를 다시 풀업구동한다. 따라서 'T4'시점부터 출력전압(VOUT)의 전압레벨이 상승한다. 이후 전압 생성 회로는 출력노드(OUT)를 풀업구동하고 멈추기를 반복한다. 따라서 출력전압(VOUT)의 전압레벨은 상승과 하강을 반복한다.
본 발명에 따른 전압 생성 회로는 응답시간(TRES)을 고려하여 출력노드(OUT)의 풀업구동을 정지하도록 하는 제1임계레벨(C1)을 타겟레벨(TAR)보다 낮게 설정하여 출력전압(VOUT)의 전압레벨이 상승할 때 종래보다 출력노드(OUT)의 풀업구동을 일찍 정지시킨다. 또한 출력노드(OUT)의 풀업구동을 다시 시작하도록 하는 제2임계레벨(C2)을 타겟레벨(TAR)보다 높게 설정하여 출력전압(VOUT)의 전압레벨이 하강할 때 종래보다 출력노드의 풀업구동을 일찍 시작한다. 따라서 출력전압(VOUT)의 전압레벨에 변화하는 정도가 종래에 비해 작다. 즉 출력전압(VOUT)의 전압레벨이 종래에 비해 훨씬 안정적이다. 이러한 출력전압(VOUT)의 안정도는 제1임계레벨(C1)과 제2임계레벨(C2)을 설정에 따라 조절될 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 전압 생성 회로의 구성도이다.
도 5에 도시된 바와 같이, 전압 생성 회로는 출력노드(OUT)를 풀업 구동하는 전압 구동부(520), 출력노드의 전압(VOUT, 이하 출력전압(VOUT)이라 함)을 입력노드(IN)로 전달하는 전압 전달라인(LINE) 및 입력노드의 전압(VIN, 이하 입력전압(VIN)이라 함)을 소정의 비율로 분배한 분배전압(VDIV)이 제1레벨보다 높아지는 시점부터 전압 구동부(520)를 비활성화하고, 분배전압(VDIV)이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 전압 구동부(520)를 활성화하는 제어부(510)을 포함한다.
도 5을 참조하여 전압 생성 회로에 대해 설명한다.
전압 구동부(320)에서 생성된 출력전압(VOUT)은 전압 전달라인(LINE)을 통해 제어부(510)의 입력전압(VIN)으로 전달된다. 전압 전달라인(LINE)은 출력전압(VOUT)을 지연시켜 입력전압(VIN)으로 전달한다. 전압 전달라인(LINE)은 출력전압(VOUT)을 지연시키는 딜레이(DELAY)를 포함할 수 있다. 이러한 딜레이(DELAY)는 전압 생성 회로에 연결된 다양한 로딩(loading)으로 인해 발생하는 지연일 수 있으며, RC지연일 수 있다. 입력전압(VIN)은 출력전압(VOUT)에 비해 전압 전달라인(LINE)에서 발생하는 지연만큼 지연된 것 외에는 출력전압(VOUT)과 동일하다.
제어부(510)는 입력전압(VIN)에 응답하여 전압 구동부(520)를 활성화하거나 비활성화한다. 제어부(510)는 입력전압(VIN)을 소정의 분배비로 분배하여 분배전압(VDIV)을 생성한다. 제어부(510)는 분배전압(VDIV)이 제1레벨보다 낮으면 전압 구동부(520)를 활성화하고, 분배전압(VDIV)이 제1레벨보다 높아지는 시점부터 전압 구동부(520)를 비활성화하고, 분배전압(VDIV)이 제2레벨보다 낮아지는 시점부터 전압 구동부(520)를 활성화한다.
이러한 동작을 위해 제어부(510)는 입력전압(VIN)을 소정의 비율로 분배하여 분배전압(VDIV)을 생성하는 전압 분배부(511), 분배전압(VDIV)과 제1레벨의 전압(V1)을 비교하여 제1비교신호(CMP1)를 생성하는 제1비교부(512), 분배전압(VDIV)과 제2레벨의 전압(V2)을 비교하여 제2비교신호(CMP2)를 생성하는 제2비교부(513) 및 제1비교신호(CMP1) 및 제2비교신호(CMP2)에 응답하여 전압 구동부(520)를 활성화하거나 비활성화하는 구동 제어부(514)를 포함한다.
전압 분배부(511), 제1비교부(512), 제2비교부(513) 및 구동 제어부(514)의 의 구성 및 동작은 도 3의 전압 분배부(311), 제1비교부(312), 제2비교부(313) 및 구동 제어부(314)와 동일하다.
상술한 사항을 바탕으로 전압 생성 회로의 동작에 대해 설명한다.
이하에서 타겟레벨은 전압 생성 회로에서 생성하는 출력전압(VOUT)의 목표 전압레벨이고, 제1임계레벨을 소정의 분배비로 분배한 것이 제1레벨이고, 제2임계레벨을 소정의 분배비로 분배한 것이 제2레벨이다. 도 5에서 제1임계레벨은 (R1 + R2) / R2에 제1레벨을 곱한 것이고, 제2임계레벨은 (R1 + R2) / R2에 제2레벨을 곱한 것이다. 여기서 제1임계레벨은 타겟레벨보다 낮고, 제2임계레벨은 타겟레벨보다 높다.
초기 상태에서 출력노드(OUT)는 아직 제대로 구동되지 않은 상태이므로 출력전압(VOUT)은 타겟레벨보다 낮고, 분배전압(VDIV)은 제1레벨보다 낮다. 따라서 제1비교신호(CMP1)가 비활성화 상태이다. 구동 제어부(514)S는 비교신호(CMP1)에 응답하여 인에이블 신호(EN)를 활성화하고, 전압 구동부(520)는 인에이블 신호(EN)에 응답하여 출력노드(OUT)를 풀업구동한다. 따라서 출력전압(VOUT)의 전압레벨이 상승하고 소정의 시간 후 출력전압(VOUT)이 전압 전달라인(LINE)을 통해 입력전압(VIN)으로 전달되어 입력전압(VIN) 및 분배전압(VDIV)의 전압레벨이 상승한다.
출력전압(VOUT)의 전압레벨이 상승하다가 제1임계레벨보다 높아진 후 소정의 시간이 지나면 입력전압(VIN)이 전압레벨이 제1임계레벨보다 높아지고, 분배전압(VDIV)의 전압레벨이 제1레벨보다 높아진다. 분배전압(VDIV)의 전압레벨이 제1레벨보다 높아지는 시점에 제1비교신호(CMP1)는 비활성화 상태에서 활성화 상태로 천이한다. 구동 제어부(514)는 제1비교신호(CMP1)가 비활성화 상태에서 활성화 상태로 천이하면 출력노드(OUT)의 풀업 구동을 정지하고 출력노드(OUT)를 플로팅 시킨다. 따라서 출력전압(VOUT)의 전압레벨이 하강하고 소정의 시간이 지난 후 출력전압(VOUT)이 입력전압(VIN)으로 전달되어 입력전압(VIN) 및 분배전압(VDIV)의 전압레벨이 하강한다.
출력전압(VOUT)의 전압레벨이 상승하다가 제2임계레벨보다 낮아진 후 소정의 시간이 지나면 입력전압(VIN)이 전압레벨이 제2임계레벨보다 낮아지고 따라서 분배전압(VDIV)의 전압레벨이 제2레벨보다 낮아진다. 분배전압(VDIV)의 전압레벨이 제2레벨보다 낮아지는 시점에 제2비교신호(CMP2)는 활성화 상태에서 비활성화 상태로 천이한다. 구동 제어부(514)는 제2비교신호(CMP2)가 활성화 상태에서 비활성화 상태로 천이하면 출력노드(OUT)를 다시 풀업 구동하기 시작한다. 따라서 출력전압(VOUT)의 전압레벨이 상승하고 소정의 시간이 지난 후 출력전압(VOUT)이 전압 전달라인(LINE)을 통해 입력전압(VIN)으로 전달되면 입력전압(VIN) 및 분배전압(VDIV)의 전압레벨이 상승한다.
출력전압(VOUT) 및 입력전압(VIN)은 위와 같이 상승과 하강을 반복한다.
도 5의 전압 생성 회로에서 생성된 출력전압(VOUT)의 파형도는 도 4에 도시된 바와 동일하며, 도 5의 전압 생성 회로는 출력전압(VOUT)이 상승할 때 응답시간을 고려하여 종래보다 출력노드(OUT)의 풀업 구동을 빨리 정지하고, 출력전압(OUT)이 하강할 때 응답시간을 고려하여 종래보다 출력노드(OUT)의 풀업 구동을 빨리 시작하여 출력전압(VOUT)의 변화가 작고, 안정적이다.
도 5를 다시 참조하여 본 발명의 다른 실시예에 따른 전압 생성 회로에 대해 설명한다.
도 5에 도시된 바와 같이 전압 생성 회로는 출력노드(OUT)를 풀업 구동하는 전압 구동부(520), 출력노드의 전압(VOUT)을 입력노드(IN)로 전달하는 전압 전달라인(LINE), 입력노드의 전압(VIN)을 소정의 비율로 분배한 분배전압(VDIV)이 제1레벨보다 낮은 경우 제1비교신호(CMP1)를 비활성화하고, 분배전압(VDIV)이 제1레벨보다 높은 경우 제1비교신호(CMP1)를 활성화하는 제1비교부(512), 분배전압(VDIV)이 제1레벨보다 높은 제2레벨보다 낮은 경우 제2비교신호(CMP2)를 비활성화하고, 분배전압(VDIV)이 제2레벨보다 높은 경우 제2비교신호(CMP2)를 활성화하는 제2비교부(513) 및 제1비교신호(CMP1)가 비활성화 상태에서 활성화 상태로 천이하는 경우 전압 구동부(520)를 비활성화하고, 제2비교신호(CMP2)가 활성화 상태에서 비활성화 상태로 천이하는 경우 전압 구동부(520)를 활성화하는 구동 제어부(514)을 포함한다. 또한 입력전압(VIN)을 소정의 분배비로 분배하여 분배전압(VDIV)을 생성하는 전압 분배부(511)를 포함한다.
위 전압 생성 회로의 구성 및 동작은 도 5의 설명에서 상술한 바와 동일하다.
도 6은 본 발명의 다른 일 실시예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.
도 6에 도시된 바와 같이, 전압 생성 방법은 입력노드의 전압(VIN, 이하 입력전압(VIN)이라 함)에 응답하여 출력노드(OUT)을 구동하되, 출력노드의 전압(VOUT, 이하 출력전압(VOUT)이라 함)을 입력노드(IN)로 피드백 받는 전압 생성 회로를 이용하여 전압을 생성하는 전압 생성 방법에 있어서, 입력전압(VIN)의 전압을 소정의 비율로 분배한 분배전압(VDIV)이 제1레벨보다 낮은 경우 출력노드(OUT)를 풀업 구동하는 단계(S610, 이하 초기 구동 단계(S610)라 함), 분배전압(VDIV)이 제1레벨보다 높아지는 시점부터 출력노드(OUT)의 풀업 구동을 정지하는 단계(S620, 이하 구동 정지 단계(S620)라 함) 및 분배전압(VDIV)이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 출력노드(OUT)를 풀업 구동하는 단계(S630, 이하 재구동 단계(S630)라 함)를 포함한다.
도 5 및 도 6을 참조하여 전압 생성 방법에 대해서 설명한다.
전압 생성 방법은 도 5의 전압 생성 회로에서 생성된 출력전압(VOUT)을 피드백 받아 출력노드(OUT)를 구동하여 출력전압(VOUT)의 전압레벨을 조절한다. 전압 생성 회로에서 생성된 출력전압(VOUT)이 입력전압(VIN)으로 피드백될 때 소정의 지연값만큼 지연된다. 이러한 지연은 도 5의 설명에서 상술한 전압 전압달라인(LINE)의 딜레이(DELAY)에 의해서 발생한다.
초기 구동 단계(S610), 구동 정지 단계(S620) 및 재구동 단계(S630)는 모두 입력전압(VIN)을 소정의 분배비로 분배하여 분배전압(VDIV)을 생성하는 단계(S611, 621, 631, 이하 전압 분배 단계라 함)를 포함할 수 있다.
먼저 초기 상태에서 출력전압(VOUT)의 전압레벨은 초기화된 상태로 제1임계레벨보다 낮다. 따라서 전압 분배 단계(S611)를 통해 생성된 분배전압(VDIV)의 전압레벨이 제1레벨보다 낮다. 초기 구동 단계(S610)에서는 출력노드(OUT)를 풀업구동한다.
초기 구동 단계(S610)에서 출력노드(OUT)를 풀업구동하면 출력전압(VOUT)의 전압레벨이 상승하고, 출력전압(VOUT)이 전달된 입력전압(VIN) 및 분배전압(VDIV)의 전압레벨이 상승한다. 구동 정지 단계(S620)에서는 분배전압(VDIV)의 전압레벨이 제1레벨보다 높아지는 시점에 출력노드(OUT)의 구동을 정지한다. 이러한 동작을 위해 구동 정지 단계(S620)는 전압 분배 단계(S621), 분배전압(VDIV)과 제1레벨을 비교하여 분배전압(VDIV)이 제1레벨보다 낮은 경우 비활성화되고, 분배전압(VDIV)이 제2레벨보다 높은 경우 활성화되는 제1비교신호(CMP1)를 생성하는 단계(S622, 이하 제1비교신호 생성 단계(S622)라 함) 및 제1비교신호(CMP1)가 비활성화 상태에서 활성화 상태로 천이하는 경우 출력노드(OUT)의 풀업 구동을 정지하는 단계(S623, 이하 정지 단계(S623)라 함)를 포함한다.
구동 정지 단계(S620)에서 출력노드(OUT)의 구동이 정지되면 출력전압(VOUT)의 전압레벨이 하강하고, 출력전압(VOUT)이 전달된 입력전압(VIN) 및 분배전압(VDIV)의 전압레벨이 하강한다. 재구동 단계(S630)에서는 분배전압(VDIV)의 전압레벨이 제2레벨보다 낮아지는 시점에 출력노드(OUT)를 재구동한다. 이러한 동작을 위해 재구동 단계(S630)는 전압 분배 단계(S631), 분배전압과 상기 제2레벨을 비교하여 상기 분배전압이 상기 제2레벨보다 낮은 경우 비활성화되고, 상기 분배전압이 상기 제2레벨보다 높은 경우 활성화되는 제2비교신호를 생성하는 단계(S632, 이하 제2비교신호 생성 단계(S632)라 함) 및 제2비교신호가 활성화 상태에서 비활성화 상태로 천이하는 경우 상기 출력노드를 풀업 구동하는 단계(S633, 이하 구동 단계(S633)라 함)를 포함한다.
이후 구동 정지 단계(S620) 및 재구동 단계(S630)는 전압 생성 회로에 의해 번갈아 가면서 수행될 수 있다.
본 발명에 따른 전압 생성 방법에 의해 생성된 출력전압(VOUT)의 파형도는 도 4에 도시된 바와 동일하며, 도 6의 전압 생성 방법은 출력전압(VOUT)이 상승할 때 응답시간을 고려하여 종래보다 출력노드(OUT)의 풀업 구동을 빨리 정지하고, 출력전압(OUT)이 하강할 때 응답시간을 고려하여 종래보다 출력노드(OUT)의 풀업 구동을 빨리 시작하여 출력전압(VOUT)의 변화가 작고, 안정적이다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치(700)의 구성도이다.
도 7에 도시된 바와 같이, 반도체 장치(700)는 데이터를 저장하기 위한 다수의 저장 셀(CELL)을 포함하는 셀 어레이(710), 다수의 저장 셀(CELL)에 데이터를 라이트하거나 다수의 메모리 셀(CELL)의 데이터를 리드하기 위한 제어회로(720) 및 셀 어레이(710) 및 제어회로(720)에서 사용하는 전원을 공급하기 위한 전원 회로(730)를 포함한다.
반도체 장치(700)는 데이터를 기억하는 메모리 장치일 수 있다. 반도체 장치(700)가 메모리 장치인 경우 메모리 장치는 저장된 정보를 유지하기 위해서 전기가 필요한 휘발성 메모리이거나, 전원이 공급되지 않아도 입력된 정보가 지워지지 않는 비휘발성 메모리일 수 있다. 반도체 장치(700)가 휘발성 메모리인 경우 반도체 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)일 수 있으며, 반도체 장치(700)가 비휘발성 메모리인 경우 반도체 장치(700)는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)일 수 있다.
본 발명에 따른 반도체 장치(700)의 저장 셀은 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni)산화물, 티타늄(Ti)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 텅스텐(W)산화물, 코발트(Co)산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨대, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al2O3 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
저장 셀(CELL)은 데이터를 저장하기 위한 단위체이며, 셀 어레이(710)는 다수의 저장 셀(CELL)이 어레이의 형태로 배치된, 데이터 저장소일 수 있다. 셀 어레이(710)에 포함된 저장 셀(CELL)의 종류는 반도체 장치(700)의 종류에 따라 달라질 수 있다. 예를 들어 반도체 장치(700)가 DRAM인 경우 저장 셀(CELL)은 셀 캐패시터와 셀 트랜지스터를 포함하는 형태일 수 있다. 반도체 장치(700)가 Flash Memory인 경우 저장 셀(CELL)은 컨트롤 게이트 및 플로팅 게이트를 포함하는 트랜지스터의 형태일 수 있다.
제어회로(720)는 반도체 장치(700) 외부로부터 커맨드, 어드레스, 데이터(도 7에 미도시 됨) 등을 입력받고, 입력된 데이터를 셀 어레이(710)의 다수의 저장 셀(CELL) 중 어드레스에 의해 지정된 저장 셀(CELL)에 라이트하고, 반도체 장치(700)로부터 커맨드, 어드레스 등을 입력받고, 셀 어레이(710)의 다수의 저장 셀(CELL) 중 어드레스에 의해 지정된 저장 셀(CELL)로부터 데이터를 리드하여 반도체 장치 외부로 출력한다. 제어회로(720)가 셀 어레이(710)에 데이터를 라이트하거나 리드하는 방식은 반도체 장치(700)의 종류에 따라 달라질 수 있다.
전원회로(730)는 셀 어레이(710) 및 제어회로(720) 중 하나 이상에서 사용하는 전원을 공급하는 회로이다. 전원회로(730)는 반도체 장치(700)가 파워온되면 소정의 전압레벨을 같은 전원을 생성하여 셀 어레이(710) 및 제어회로(720) 중 하나 이상으로 공급할 수 있다. 셀 어레이(710)에서 사용되는 전원은 저장 셀(CELL)에 데이터를 라이트하거나, 저장 셀(CELL)의 데이터를 리드하거나, 저장 셀(CELL)의 데이터를 유지시키거나, 저장 셀(CELL)의 데이터를 삭제하는데 사용되는 전원일 수 있다. 이외에도 셀 어레이(710)에서 사용되는 전원은 전원회로(730)로부터 공급받을 수 있다. 제어회로(720)에서 사용되는 전원은 셀 어레이(710)로 데이터를 입출력하는데 필요한 전원, 외부로부터 입력받은 신호를 처리하거나, 외부로 신호를 출력하기 위해 필요한 전원일 수 있다. 이외에도 셀 어레이(710)의 동작을 제어하기 위해 필요한 전원을 포함한 제어회로(720)에서 사용되는 전원은 전원회로(730)로부터 공급받을 수 있다.
전원회로(730)는 전술한 전원 생성 회로의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 전원 생성 회로를 포함한 전원 회로(730)는 상기 전원회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부, 출력전압을 입력받아, 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 전압 구동부를 비활성화하고, 분배전압이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 전압 구동부를 활성화하는 제어부를 포함할 수 있다. 본 실시예에 따른 전원회로는 안정적으로 전원을 공급하므로 반도체 장치(700)가 안정적으로 동작하도록 하고, 성능 및 신뢰도를 높일 수 있다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 8에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020), 제어부(1030) 및 전원 공급부(1060)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
전원회로(1060)는 기억부(1010), 연산부(1020), 캐시 메모리(1040) 및 버스 인터페이스(1050) 중 하나 이상의 구성에 상술한 동작을 하기 위해 필요한 전원을 공급할 수 있다. 전원회로(1060)는 전술한 전원 생성 회로의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 전원 생성 회로를 포함한 전원 회로(1060)는 상기 전원회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부, 출력전압을 입력받아, 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 전압 구동부를 비활성화하고, 분배전압이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 전압 구동부를 활성화하는 제어부를 포함할 수 있다. 본 실시예에 따른 전원회로는 안정적으로 전원을 공급하므로 마이크로프로세서(1000)가 안정적으로 동작하도록 하고, 성능 및 신뢰도를 높일 수 있다.
도 9은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 9에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120), 버스 인터페이스(1130) 및 전원 공급부(1180)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
전원회로(1180)는 코어부(1110), 캐시 메모리부(1120), 버스 인터페이스(1130), 임베디드 메모리부(1140), 통신모듈부(1150), 메모리 컨트롤부(1160) 및 미디어처리부(1170) 중 하나 이상의 구성에 상술한 동작을 하기 위해 필요한 전원을 공급할 수 있다. 전원회로(1180)는 전술한 전원 생성 회로의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 전원 생성 회로를 포함한 전원 회로(1180)는 상기 전원회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부, 출력전압을 입력받아, 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 전압 구동부를 비활성화하고, 분배전압이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 전압 구동부를 활성화하는 제어부를 포함할 수 있다. 본 실시예에 따른 전원회로는 안정적으로 전원을 공급하므로 프로세서(1100)가 안정적으로 동작하도록 하고, 성능 및 신뢰도를 높일 수 있다.
도 10는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도,
도 10에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240) 및 전원 장치(1250)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존된다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
전원 장치(1250)는 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230) 및 인터페이스 장치(1240) 중 하나 이상의 구성에 상술한 동작을 하기 위해 필요한 전원을 공급할 수 있다. 전원회로(1250)는 전술한 전원 생성 회로의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 전원 생성 회로를 포함한 전원 회로(1180)는 상기 전원회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부, 출력전압을 입력받아, 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 전압 구동부를 비활성화하고, 분배전압이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 전압 구동부를 활성화하는 제어부를 포함할 수 있다. 본 실시예에 따른 전원 장치(1250)는 안정적으로 전원을 공급하므로 시스템(1200)이 안정적으로 동작하도록 하고, 성능 및 신뢰도를 높일 수 있다.
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 11에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330) 및 전원 회로(1350)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다.
전원 장치(1350)는 저장 장치(1310), 컨트롤러(1320), 인터페이스(1330) 및 임시 저장 장치(1340) 중 하나 이상의 구성에 상술한 동작을 하기 위해 필요한 전원을 공급할 수 있다. 전원회로(1350)는 전술한 전원 생성 회로의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 전원 생성 회로를 포함한 전원 회로(1350)는 상기 전원회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부, 출력전압을 입력받아, 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 전압 구동부를 비활성화하고, 분배전압이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 전압 구동부를 활성화하는 제어부를 포함할 수 있다. 본 실시예에 따른 전원 장치(1350)는 안정적으로 전원을 공급하므로 데이터 저장 시스템(1300)이 안정적으로 동작하도록 하고, 성능 및 신뢰도를 높일 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 12에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와 연결하는 인터페이스(1430) 및 파워 서플라이(1450)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
본 실시예에 따른 메모리(1410)는 라이트/리드 동작의 정확도가 높으므로 메모리 시스템(1400)에서 발생하는 오류를 줄이고, 성능 및 신뢰도를 높일 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
파워 서플라이(1450)는 메모리(1410), 메모리 컨트롤러(1420), 인터페이스(1430) 및 버퍼 메모리(1440) 중 하나 이상의 구성에 상술한 동작을 하기 위해 필요한 전원을 공급할 수 있다. 파워 서플라이(1450)는 전술한 전원 생성 회로의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 전원 생성 회로를 포함한 파워 서플라이(1450)는 상기 전원회로는 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부, 출력전압을 입력받아, 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 전압 구동부를 비활성화하고, 분배전압이 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 전압 구동부를 활성화하는 제어부를 포함할 수 있다. 본 실시예에 따른 파워 서플라이(1450)는 안정적으로 전원을 공급하므로 시스템(1400)이 안정적으로 동작하도록 하고, 성능 및 신뢰도를 높일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (35)

  1. 출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부;
    상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부
    를 포함하는 전압 생성 회로.
  2. 제 1항에 있어서,
    상기 제어부는
    상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 전압 구동부를 활성화하는 전압 생성 회로.
  3. 제 1항에 있어서,
    상기 제어부는
    상기 입력받은 출력전압을 상기 소정의 비율로 분배하여 상기 분배전압을 생성하는 전압 분배부;
    상기 분배전압과 상기 제1레벨의 전압을 비교하여 제1비교신호를 생성하는 제1비교부;
    상기 분배전압과 상기 제2레벨의 전압을 비교하여 제2비교신호를 생성하는 제2비교부; 및
    상기 제1비교신호 및 상기 제2비교신호에 응답하여 상기 전압 구동부를 활성화하거나 비활성화하는 구동 제어부
    를 포함하는 전압 생성 회로.
  4. 제 3항에 있어서,
    상기 제1비교부는 상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 제1비교신호를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 경우 상기 제1비교신호를 활성화하고,
    상기 제2비교부는 상기 분배전압이 상기 제2레벨보다 낮은 경우 상기 제2비교신호를 비활성화하고, 상기 분배전압이 상기 제2레벨보다 높은 경우 상기 제2비교신호를 활성화하고,
    상기 구동 제어부는 상기 제1비교신호가 비활성화 상태에서 활성화 상태로 천이하면 상기 전압 구동부를 비활성화하고, 상기 제2비교신호가 활성화 상태에서 비활성화 상태로 천이하면 상기 전압 구동부를 활성화하는 전압 생성 회로.
  5. 제 3항에 있어서,
    상기 구동 제어부는
    상기 제1비교신호가 비활성화 상태인 경우 상기 전압 구동부를 활성화하는 전압 생성 회로.
  6. 출력노드를 풀업 구동하는 전압 구동부;
    상기 출력노드의 전압을 입력노드로 전달하는 전압 전달라인; 및
    상기 입력노드의 전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부
    을 포함하는 전압 생성 회로.
  7. 제 6항에 있어서,
    상기 제어부는
    상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 전압 구동부를 활성화하는 전압 생성 회로.
  8. 제 6항에 있어서,
    상기 제어부는
    상기 입력노드의 전압을 상기 소정의 비율로 분배하여 상기 분배전압을 생성하는 전압 분배부;
    상기 분배전압과 상기 제1레벨의 전압을 비교하여 제1비교신호를 생성하는 제1비교부;
    상기 분배전압과 상기 제2레벨의 전압을 비교하여 제2비교신호를 생성하는 제2비교부; 및
    상기 제1비교신호 및 상기 제2비교신호에 응답하여 상기 전압 구동부를 활성화하거나 비활성화하는 구동 제어부
    를 포함하는 전압 생성 회로.
  9. 제 8항에 있어서,
    상기 제1비교부는 상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 제1비교신호를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 경우 상기 제1비교신호를 활성화하고,
    상기 제2비교부는 상기 분배전압이 상기 제2레벨보다 낮은 경우 상기 제2비교신호를 비활성화하고, 상기 분배전압이 상기 제2레벨보다 높은 경우 상기 제2비교신호를 활성화하고,
    상기 구동 제어부는 상기 제1비교신호가 비활성화 상태에서 활성화 상태로 천이하면 상기 전압 구동부를 비활성화하고, 상기 제2비교신호가 활성화 상태에서 비활성화 상태로 천이하면 상기 전압 구동부를 활성화하는 전압 생성 회로.
  10. 제 8항에 있어서,
    상기 구동 제어부는
    상기 제1비교신호가 비활성화 상태인 경우 상기 전압 구동부를 활성화하는 전압 생성 회로.
  11. 제 6항에 있어서,
    상기 전압 전달 라인은
    상기 출력노드의 전압을 지연시켜 상기 입력노드로 전달하는 전압 생성 회로.
  12. 출력노드를 풀업 구동하는 전압 구동부;
    상기 출력노드의 전압을 상기 입력노드로 전달하는 전압 전달라인;
    상기 입력노드의 전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 낮은 경우 제1비교신호를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 경우 제1비교신호를 활성화하는 제1비교부;
    상기 분배전압이 제1레벨보다 높은 제2레벨보다 낮은 경우 제2비교신호를 비활성화하고, 상기 분배전압이 상기 제2레벨보다 높은 경우 제2비교신호를 활성화하는 제2비교부; 및
    상기 제1비교신호가 비활성화 상태에서 활성화 상태로 천이하는 경우 상기 전압 구동부를 비활성화하고, 상기 제2비교신호가 활성화 상태에서 비활성화 상태로 천이하는 경우 상기 전압 구동부를 활성화하는 구동 제어부
    을 포함하는 전압 생성 회로.
  13. 제 12항에 있어서,
    상기 구동 제어부는
    상기 제1비교신호가 비활성화 상태인 경우 상기 전압 구동부를 활성화하는 전압 생성 회로.
  14. 제 12항에 있어서,
    상기 전압 전달라인은
    상기 출력노드의 전압을 지연시켜 상기 입력노드로 전달하는 전압 생성 회로.
  15. 입력노드의 전압에 응답하여 출력노드를 구동하되, 상기 출력노드의 전압을 상기 입력노드로 피드백 받는 전압 생성 회로를 이용하여 전압을 생성하는 전압 생성 방법에 있어서,
    상기 입력노드의 전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 낮은 경우 상기 출력노드를 풀업 구동하는 단계;
    상기 분배전압이 상기 제1레벨보다 높아지는 시점부터 상기 출력노드의 풀업 구동을 정지하는 단계; 및
    상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 출력노드를 풀업 구동하는 단계
    를 포함하는 전압 생성 방법.
  16. 제 15항에 있어서,
    상기 분배전압이 상기 제1레벨보다 높아지는 시점부터 상기 출력노드의 풀업 구동을 정지하는 단계는
    상기 분배전압과 상기 제1레벨을 비교하여 상기 분배전압이 상기 제1레벨보다 낮은 경우 비활성화되고, 상기 분배전압이 상기 제2레벨보다 높은 경우 활성화되는 제1비교신호를 생성하는 단계; 및
    상기 제1비교신호가 비활성화 상태에서 활성화 상태로 천이하는 경우 상기 출력노드의 풀업 구동을 정지하는 단계
    를 포함하는 전압 생성 방법.
  17. 제 15항에 있어서,
    상기 분배전압이 상기 제2레벨보다 낮아지는 시점부터 상기 출력노드의 풀업 구동하는 단계는
    상기 분배전압과 상기 제2레벨을 비교하여 상기 분배전압이 상기 제2레벨보다 낮은 경우 비활성화되고, 상기 분배전압이 상기 제2레벨보다 높은 경우 활성화되는 제2비교신호를 생성하는 단계; 및
    상기 제2비교신호가 활성화 상태에서 비활성화 상태로 천이하는 경우 상기 출력노드를 풀업 구동하는 단계
    를 포함하는 전압 생성 방법.
  18. 제 15항에 있어서,
    상기 출력노드의 전압은
    상기 입력노드로 피드백되는 동안 지연되는 전압 생성 방법.
  19. 제 15항에 있어서,
    상기 입력노드의 전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 낮은 경우 상기 출력노드를 풀업 구동하는 단계, 상기 분배전압이 상기 제1레벨보다 높아지는 시점부터 상기 출력노드의 풀업 구동을 정지하는 단계 및 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 출력노드를 풀업 구동하는 단계는 상기 입력노드의 전압을 분배하여 상기 분배전압을 생성하는 단계를 포함하는 전압 생성 방법.
  20. 데이터를 저장하기 위한 다수의 저장 셀을 포함하는 셀 어레이;
    상기 다수의 저장 셀에 데이터를 라이트하거나 상기 다수의 메모리 셀의 데이터를 리드하기 위한 제어회로; 및
    상기 셀 어레이 및 상기 제어회로 중 하나 이상에서 사용하는 전원을 공급하기 위한 전원 회로를 포함하고,
    상기 전원회로는
    출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부;
    상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부
    를 포함하는 반도체 장치.
  21. 제 20항에 있어서,
    상기 전원회로의 상기 제어부는
    상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 전압 구동부를 활성화하는 반도체 장치.
  22. 제 20항에 있어서,
    상기 다수의 저장 셀은
    자신에게 저장된 데이터를 유지하기 위해 전기가 필요한 휘발성 저장 셀인 반도체 장치.
  23. 제 20항에 있어서,
    상기 다수의 저장 셀은
    자신에게 저장된 데이터를 유지하기 위해 전기를 필요로하지 않는 비휘발성 저장 셀인 반도체 장치.
  24. 제 20항에 있어서,
    상기 다수의 저장 셀은
    자신에게 저장된 데이터의 값에 따라 저항값이 결정되는 가변 저항 소자를 포함하는 반도체 장치.
  25. 제 24항에 있어서,
    상기 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 반도체 장치.
  26. 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부; 및
    상기 제어부, 상기 연산부 및 상기 기억부 중 하나 이상에 전원을 공급하기 위한 전원 공급부를 포함하고,
    상기 전원 공급부는
    출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부;
    상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부
    를 포함하는 마이크로프로세서.
  27. 제 26항에 있어서,
    상기 전원 공급부의 상기 제어부는
    상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 전압 구동부를 활성화하는 마이크로프로세서.
  28. 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부;
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스; 및
    상기 코어부, 상기 캐시 메모리부 및 상기 버스 인터페이스 중 하나 이상에 전원을 공급하기 위한 전원 공급부를 포함하고,
    상기 전원 공급부는
    출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부;
    상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부
    를 포함하는 프로세서.
  29. 제 28항에 있어서,
    상기 전원 공급부의 상기 제어부는
    상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 전압 구동부를 활성화하는 프로세서.
  30. 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치;
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치; 및
    상기 프로세서, 상기 보조기억 장치, 상기 주기억 장치 및 상기 인터페이스 장치 중 하나 이상에 전원을 공급하기 위한 전원 장치를 포함하고,
    상기 전원 장치는
    출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부;
    상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부
    를 포함하는 시스템.
  31. 제 30항에 있어서,
    상기 전원 장치의 상기 제어부는
    상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 전압 구동부를 활성화하는 시스템.
  32. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치;
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스; 및
    상기 저장 장치, 상기 컨트롤러, 상기 임시 저장장치 및 상기 인터페이스 중 하나 이상에 전원을 공급하기 위한 전원 장치를 포함하고,
    상기 전원 장치는
    출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부;
    상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부
    를 포함하는 데이터 저장 시스템.
  33. 제 32항에 있어서,
    상기 전원 장치의 상기 제어부는
    상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 전압 구동부를 활성화하는 데이터 저장 시스템.
  34. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리;
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스; 및
    상기 메모리, 상기 메모리 컨트롤러, 상기 버퍼 메모리 및 상기 인터페이스 중 하나 이상의 전원을 공급하기 위한 파워 서플라이를 포함하고,
    상기 파워 서플라이는
    출력노드를 풀업 구동하여 출력전압을 생성하는 전압 구동부;
    상기 출력전압을 입력받아, 상기 입력받는 출력전압을 소정의 비율로 분배한 분배전압이 제1레벨보다 높아지는 시점부터 상기 전압 구동부를 비활성화하고, 상기 분배전압이 상기 제1레벨보다 높은 제2레벨보다 낮아지는 시점부터 상기 전압 구동부를 활성화하는 제어부
    를 포함하는 메모리 시스템.
  35. 제 34항에 있어서,
    상기 파워 서플라이의 상기 제어부는
    상기 분배전압이 상기 제1레벨보다 낮은 경우 상기 전압 구동부를 활성화하는 메모리 시스템.
KR1020130052440A 2013-05-09 2013-05-09 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법 KR102087873B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130052440A KR102087873B1 (ko) 2013-05-09 2013-05-09 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법
US14/219,281 US9542124B2 (en) 2013-05-09 2014-03-19 Electronic device and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130052440A KR102087873B1 (ko) 2013-05-09 2013-05-09 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법

Publications (2)

Publication Number Publication Date
KR20140132988A true KR20140132988A (ko) 2014-11-19
KR102087873B1 KR102087873B1 (ko) 2020-05-27

Family

ID=51865698

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130052440A KR102087873B1 (ko) 2013-05-09 2013-05-09 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법

Country Status (2)

Country Link
US (1) US9542124B2 (ko)
KR (1) KR102087873B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081146B2 (en) 2019-01-21 2021-08-03 SK Hynix Inc. Storage device and operating method of the storage device for controlling voltage rising time

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108073209B (zh) 2016-11-08 2020-04-07 中芯国际集成电路制造(上海)有限公司 一种带隙基准电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753078B1 (ko) * 2004-12-28 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생기
KR100930409B1 (ko) * 2008-03-11 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치의 내부 전압 생성 회로
KR20110073355A (ko) * 2009-12-22 2011-06-29 페어차일드 세미컨덕터 코포레이션 고속 회복 전압 조정기
JP2012110201A (ja) * 2010-03-05 2012-06-07 Fuji Electric Co Ltd 入力電圧検出回路を備えたデジタル制御スイッチング電源装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3482159B2 (ja) 1999-07-28 2003-12-22 シャープ株式会社 電源装置、及びこれを用いた液晶表示装置
JP4325085B2 (ja) * 2000-06-30 2009-09-02 株式会社デンソー 直流電源回路
KR20070050308A (ko) 2005-11-10 2007-05-15 주식회사 하이닉스반도체 Ｄｒａｍ의 내부 전원 발생기
KR101004667B1 (ko) * 2009-04-30 2011-01-04 주식회사 하이닉스반도체 내부 전원 전압 생성회로 및 그의 생성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753078B1 (ko) * 2004-12-28 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생기
KR100930409B1 (ko) * 2008-03-11 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치의 내부 전압 생성 회로
KR20110073355A (ko) * 2009-12-22 2011-06-29 페어차일드 세미컨덕터 코포레이션 고속 회복 전압 조정기
JP2012110201A (ja) * 2010-03-05 2012-06-07 Fuji Electric Co Ltd 入力電圧検出回路を備えたデジタル制御スイッチング電源装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081146B2 (en) 2019-01-21 2021-08-03 SK Hynix Inc. Storage device and operating method of the storage device for controlling voltage rising time

Also Published As

Publication number Publication date
KR102087873B1 (ko) 2020-05-27
US20140337568A1 (en) 2014-11-13
US9542124B2 (en) 2017-01-10

Similar Documents

Publication Publication Date Title
CN108154894B (zh) 电子设备
KR102490305B1 (ko) 전자 장치
US10008262B2 (en) Memory and electronic device including the same
KR20150019480A (ko) 전자 장치
KR102114875B1 (ko) 반도체 장치, 프로세서, 시스템 및 반도체 장치를 포함하는 테스트 시스템
US9153318B2 (en) Semiconductor device, and microprocessor, processor, system, data storage system and memory system including the semiconductor device for generating current supplied to write path
KR102465169B1 (ko) 전자 장치
US9378819B2 (en) Electronic device and method for operating the same
KR20140107952A (ko) 반도체 장치, 프로세서 및 시스템
KR20150120557A (ko) 반도체 메모리를 포함하는 전자 장치 및 이의 동작 방법
KR20140108802A (ko) 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9865344B2 (en) Electronic device and method for operating electronic device
KR20170115724A (ko) 전자 장치
KR20150021376A (ko) 전자 장치
KR20160029540A (ko) 전류 비교기 및 이를 포함하는 전자 장치
US9263114B2 (en) Electronic device
KR102087873B1 (ko) 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법
KR20150117494A (ko) 전자 장치
KR102446731B1 (ko) 전자 장치 및 그의 구동 방법
US10090029B2 (en) Electronic device for suppressing read disturbance and method of driving the same
KR20160122478A (ko) 전자 장치
US20200381073A1 (en) Method for driving an electronic device including a semiconductor memory in a test mode
CN112582003A (zh) 电子设备

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right