CN112582003A - 电子设备 - Google Patents

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Abstract

一种电子设备包括半导体存储器。该半导体存储器包括：多个存储器单元的存储器单元阵列，每个存储器单元包括可变电阻元件并且向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，能够操作用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，能够操作用于接收选定存储器单元的单元电压并且基于位线处的单元电压输出监测电压，监测电压对应于感测操作期间的电阻值的变化；以及放大电路，能够操作用于对监测电压进行放大并且输出经放大的监测电压作为输出数据。

Description

电子设备
相关申请的交叉引用
本申请要求于2019年9月30日提交的题为“电子设备”的韩国专利申请第10-2019-0120387号的优先权，其整体内容通过引用合并于此。
技术领域
本申请涉及存储电路或存储器件以及它们在电子设备或系统中的应用。
背景技术
近来，随着电子设备或装置趋于微型化、低功耗、高性能、多功能等，存在对能够在诸如计算机、便携式通信设备等的各种电子设备或装置中存储信息的电子设备的需求，以及已进行了对这些电子设备的研究和开发。这类电子设备的示例包括如下电子设备：其能够使用根据所施加的电压或电流而在不同的电阻状态之间切换的特性来存储数据，以及能够被实现为各种配置，例如RRAM(电阻随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁随机存取存储器)、E-fuse(电熔丝)等。
发明内容
本申请中公开的技术包括存储电路和存储器件以及它们在电子设备或系统中的应用，以及包括具有自参考感测方案的半导体存储器的电子设备的各种实现方案，该半导体存储器能够减少延时并且减少读取错误。
在一个方面，一种电子设备可以包括半导体存储器，该半导体存储器包括：多个存储器单元的存储器单元阵列，每个存储器单元包括呈现表示不同的数字信息的不同的电阻值的可变电阻元件、以及向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，耦接到存储器单元阵列以及能够操作用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，耦接到存储器单元阵列，以及能够操作用于接收选定存储器单元的单元电压和基于位线处的单元电压输出监测电压，监测电压对应于感测操作期间的电阻值的变化；以及放大电路，耦接到电阻监测电路，以及能够操作用于对监测电压进行放大和输出经放大的监测电压作为输出数据。
以上电子设备的实现方案可以包括以下中的一个或更多个。
可变电阻元件可以根据可变电阻元件具有高电阻状态还是低电阻状态来存储不同的数据。电阻监测电路可以包括：微分电路，被配置成对单元电压进行微分以及基于单元电压的变化输出监测电压。半导体存储器还可以包括：电平调节电路，被配置成调节监测电压的电平以及将经调节的监测电压传输到放大电路。电阻监测电路可以输出具有正值(+)、0值或负值(-)的监测电压。电阻监测电路可以包括：电容器，耦接在接收单元电压的输入端子和输出监测电压的输出端子之间；以及电阻器，耦接在输出端子和地电压端子之间。电阻监测电路可以包括：第一晶体管，耦接在电源电压端子和第一节点之间，以及具有接收第一节点的电压的栅极；第二晶体管，耦接在第一节点和地电压端子之间，以及具有接收单元电压的栅极；电容器，耦接在第一节点和输出监测电压的输出端子之间；以及电阻器，耦接在输出端子和地电压端子之间。电阻监测电路可以包括：电容器，耦接在接收单元电压的输入端子和第二节点之间；运算放大器，被配置成作为负输入端子接收第二节点的电压和作为正输入端子接收地电压，以及向输出端子输出监测电压；以及电阻器，耦接在第二节点和输出端子之间。电阻监测电路可以包括：第一监测电路，被配置成响应于在参考数据具有高电阻状态时激活的信号而操作以及通过监测根据单元电压的电阻值的变化来输出监测电压；以及第二监测电路，被配置成在参考数据是“低”数据的情况下，响应于激活的信号而操作，以及适于通过监测根据单元电压的电阻值的变化来输出监测电压。第一监测电路可以包括：电容器，耦接在接收单元电压的输入端子和输出监测电压的输出端子之间；以及电阻器，耦接在输出端子和地电压端子之间。第一监测电路可以包括：第一晶体管，耦接在电源电压端子和第一节点之间，以及具有接收第一节点的电压的栅极；第二晶体管，耦接在第一节点和地电压端子之间，以及具有接收单元电压的栅极；电容器，耦接在第一节点和输出监测电压的输出端子之间；以及电阻元件，耦接在输出端子和地电压端子之间。第二监测电路可以包括：电容器，耦接在接收单元电压的输入端子和第二节点之间；运算放大器，被配置成作为负输入端子接收第二节点的电压和作为正输入端子接收地电压，以及向输出端子输出监测电压；以及电阻元件，耦接在第二节点和输出端子之间。驱动控制电路可以在感测操作之前读取选定存储器单元中存储的原始数据，以及在感测操作之后允许基于输出数据将原始数据回写到选定存储器单元。驱动控制电路可以在输出数据指示在感测操作期间存在电阻值的变化时允许将原始数据回写到选定存储器单元。驱动控制电路可以包括：至少一个电流源，被配置成向耦接到选定存储器单元的位线提供读取电流或写入电流。放大电路可以包括交叉耦接的反相器。
电子设备还可以包括微处理器，其包括：控制部，被配置成从微处理器的外部接收包括命令的信号，以及执行命令的提取、解码，或者控制微处理器的信号的输入或输出；运算部，被配置成基于控制部对命令解码的结果来执行运算；以及存储部，被配置成存储用于执行运算的数据、与执行运算的结果对应的数据、或者被执行运算的数据的地址，其中半导体存储器是微处理器中的存储部的部分。
电子设备还可以包括处理器，其包括：内核单元，被配置成基于从处理器的外部输入的命令通过使用数据执行与命令对应的运算；高速缓存单元，被配置成存储用于执行运算的数据、与执行运算的结果对应的数据、或者被执行运算的数据的地址；以及总线接口，连接在内核单元和高速缓存单元之间，以及被配置成在内核单元和高速缓存单元之间传送数据，其中半导体存储器是处理器中的高速缓存单元的部分。
电子设备还可以包括处理系统，其包括：处理器，被配置成对处理器接收到的命令解码以及基于对命令解码的结果来控制对信息的操作；辅助存储器件，被配置成存储用于对命令解码的程序和信息；主存储器件，被配置成从辅助存储器件调用和存储程序和信息，使得处理器能够在运行程序时使用程序和信息来执行运算；以及接口设备，被配置成在执行处理器、辅助存储器件和主存储器件中的至少之一和外部之间的通信，其中半导体存储器是处理系统中的辅助存储器件的部分或主存储器件的部分。
电子设备还可以包括数据储存系统，其包括：储存设备，被配置成存储数据以及与电源无关地保存所存储的数据；控制器，被配置成根据从外部输入的命令控制针对储存设备的数据输入和来自储存设备的数据输出；临时储存设备，被配置成临时存储在储存设备和外部之间交换的数据；以及接口，被配置成执行在储存设备、控制器和临时储存设备中的至少之一和外部之间的通信，其中半导体存储器是数据储存系统中的储存设备的部分或临时储存设备的部分。
电子设备还可以包括存储系统，其包括：存储器，被配置成存储数据以及与电源无关地保存所存储的数据；存储器控制器，被配置成根据从外部输入的命令控制针对存储器的数据输入和来自存储器的数据输出；缓冲存储器，被配置成缓冲在存储器和外部之间交换的数据；以及接口，被配置成执行在存储器、存储器控制器和缓冲存储器中的至少之一和外部之间的通信，其中半导体存储器是存储系统中的存储器的部分或缓冲存储器的部分。
在一个方面，一种操作具有半导体存储器的电子设备的方法可以包括：在感测操作期间在半导体存储器中包括的存储器单元中的选定存储器单元中写入参考数据，每个存储器单元包括呈现高电阻值或低电阻值的可变电阻元件；在感测操作期间基于耦接到选定存储器单元的位线处的单元电压来监测选定存储器单元的电阻值的变化，以及输出与监测结果对应的监测电压；以及对监测电压进行放大以及输出经放大的监测电压作为输出数据。
以上操作电子设备的方法实现方案可以包括以下中的一个或更多个。
监测选定存储器单元的电阻值的变化可以包括：对单元电压进行微分以输出监测电压。该方法还可以包括：在感测操作之前读取选定存储器单元中存储的原始数据；以及基于输出数据将原始数据写入选定存储器单元。当输出数据指示在感测操作期间存在电阻值的变化时可以执行原始数据的写入。该方法还可以包括：调节监测电压的电平。经调节的监测电压的电平可以具有正值(+)、0值或负值(-)。
这些和其他方面、实现方案以及相关联的优点将在附图、说明书和权利要求书中被更详细地描述。
附图说明
图1是示出作为具有置于两个铁磁层之间的隧道势垒层的结构之一的磁隧道结(MTJ)的示例的示图。
图2A和图2B是说明在可变电阻元件中存储数据的原理的视图。
图3是描述半导体存储器的自参考感测方案的流程图的示例。
图4是示出执行如图3中所示的操作的半导体存储器的电路图的示例。
图5是示出根据一个实施方式的半导体存储器的代表性示例的配置图。
图6是示出根据一个实施方式的存储器单元阵列的代表性示例的配置图。
图7是示出根据第一实施方式的具有自参考感测方案的半导体存储器的代表性示例的配置图。
图8是描述根据一个实施方式的半导体存储器的自参考感测方案的流程图的示例。
图9A和图9B是用于说明电阻监测电路根据参考数据的操作的曲线图的代表性示例。
图10A和图10B是示出图7中所示的电阻监测电路的代表性示例的配置和时序图。
图11是示出图7中所示的电阻监测电路的另一代表性示例的配置图。
图12A和图12B是用于说明电阻监测电路根据参考数据的操作的曲线图的代表性示例。
图13A和图13B是示出图7中所示的电阻监测电路的另一代表性示例的配置和时序图。
图14是示出根据第二实施方式的具有自参考感测方案的半导体存储器的代表性示例的配置图。
图15A和图15B是示出图14中所示的电阻监测电路的操作的代表性示例的时序图和表格。
图16A和图16B是示出图14中所示的电阻监测电路的操作的另一代表性示例的时序图和表格。
图17是示出根据第三实施方式的具有自参考感测方案的半导体存储器的代表性示例的配置图。
图18是示出被实现为具有根据一个实施方式的存储器件的微处理器的示例的配置图。
图19是示出被实现为具有根据一个实施方式的存储器件的处理器的示例的配置图。
图20是示出被实现为具有根据一个实施方式的存储器件的系统的示例的配置图。
图21是示出被实现为具有根据一个实施方式的存储器件的数据储存系统的示例的配置图。
图22是示出被实现为具有根据一个实施方式的存储器件的存储系统的示例的配置图。
具体实施方式
下面结合附图详细描述本公开的技术的各种示例和实现方案。
附图不一定依照比例，并且在一些情况下，附图中的至少一些基板的部分被放大以说明所描述的示例或实现方案的特定特征。在附图或说明书中呈现具有多层基板中的两个或更多个层的具体示例时，如所示出的这些层的相对位置关系或者排列这些层的次序反映了关于所描述或示出的示例的特定实现方案，并且不同的相对位置关系或者层排列次序也是可行的。
根据本公开的技术的半导体存储器可以包括呈现可变电阻特性的可变电阻元件，允许呈现分别表示不同的数字比特位或状态的不同的电阻值。这种半导体存储器可以包括由可变电阻元件形成的用于存储数据的存储器单元的存储器单元阵列。在实现方案中，这种可变电阻元件可以包括单层或多层，呈现可变电阻特性并且包括RRAM、PRAM、STTRAM、MRAM或FRAM中使用的材料(例如，铁磁材料)、铁电材料、诸如硫族化物材料的相变材料、诸如钙钛矿材料的金属氧化物和/或过渡金属氧化物。
可变电阻元件可以包括金属氧化物，例如过渡金属氧化物，诸如镍(Ni)氧化物、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化钨(WO)或氧化钴(CoO)，和/或钙钛矿材料，诸如锶钛氧化钨(STO：SrTiO)和/或镨钙锰氧化物(PCMO：PrCaMnO)。
在各种实现方案中，可变电阻元件可以包括相变材料。相变材料可以包括硫族化物材料，诸如锗-锑-碲(GST：GeSbTe)。可变电阻元件通过改变温度，例如经由对可变电阻元件的加热或冷却的控制，在晶体状态或无定形状态中改变相变材料的材料状态而在不同的电阻状态之间切换。
可变电阻元件可以包括两个磁层和置于两个磁层之间的隧道势垒层。磁层之一可以包括镍-铁-钴(NiFeCo)或钴-铁(CoFe)等。隧道势垒层可以包括铝氧化物Al2O3。可变电阻元件可以在两个不同的电阻状态之间切换，两个不同的电阻状态与两个磁层相对于彼此的不同的相对磁化方向对应。例如，可变电阻元件可以在两个磁层的磁化方向沿同一方向平行时处于低电阻状态，而可变电阻元件可以在两个磁层的磁化方向相对于彼此反平行时处于高电阻状态。
图1是示出作为具有置于两个铁磁层之间的隧道势垒层的结构之一的磁隧道结(MTJ)10的示例的示图。
如图1中所示，MTJ 10包括作为顶电极的第一电极层、作为底电极的第二电极层、包括第一铁磁层和第二铁磁层的一对铁磁层、以及在该对铁磁层之间形成的隧道势垒层。
第一铁磁层可以是或包括自由铁磁层，其磁化方向可以根据施加到MTJ 10的电流的方向改变，并且第二铁磁层可以是或包括钉扎铁磁层，其磁化方向被钉扎为固定方向。
该MTJ 10呈现不同的电阻状态并且可以根据电流的方向在不同的电阻状态之间切换，并且MTJ 10被配置为根据其电阻状态存储数据“0”或“1”。
图2A和图2B是说明在可变电阻元件R中存储数据的原理的视图。可变电阻元件R可以是或包括上文参照图1描述的MTJ 10。
首先，图2A是说明在可变电阻元件R中记录具有逻辑低值的数据的原理的示图。为了选择可变电阻元件R来存储数据，电耦接至可变电阻元件R的字线WL被激活并且因此开关晶体管ST导通。一旦开关晶体管ST被导通，电流可以在图2A中的箭头指示的方向上流动，即从图1中所示的MTJ 10的作为顶电极的第一电极层(在箭头指示的方向上)流到MTJ 10的作为底电极的第二电极层。也就是说，作为自由铁磁层的第一铁磁层的磁化方向和作为钉扎铁磁层的第二铁磁层的磁化方向变得彼此平行，并且可变电阻元件R具有低电阻状态。当可变电阻元件R处于低电阻状态时，限定“低”数据被存储在可变电阻元件R中。
其次，图2B是说明在可变电阻元件R中记录具有逻辑高值的数据的原理的示图。通过相似的方式，电耦接至可变电阻元件R的字线WL被激活并且因此开关晶体管ST导通。由于电流在图2B中所示的箭头指示的方向上流动，即从第二电极层流到第一电极层，因此第一铁磁层的磁化方向和第二铁磁层的磁化方向变得彼此反平行，并且可变电阻元件R具有高电阻状态。当可变电阻元件R处于高电阻状态时，限定“高”数据被存储在可变电阻元件R中。
可变电阻元件R中存储的数据的逻辑值根据可变电阻元件R的电阻值改变。在可变电阻元件R的高电阻状态和低电阻状态的电阻值之间的差是大的情况下，确定可变电阻元件R中存储的数据相对容易。在可变电阻元件R的高电阻状态和低电阻状态的电阻值之间的差是小的情况下，区分不同的电阻状态、并且因此确定可变电阻元件R中存储的数据相对难，这使得在区分数据时出现错误的概率增大。因此，存在对即使在可变电阻元件R的高电阻状态和低电阻状态的电阻值之间的差是小的情况下仍能够准确地区分可变电阻元件R中存储的数据的感测方案的需求。
在传统的感测方案中，存储器单元中存储的数据(以下称为“目标数据”)被读出，并且将目标数据与具有固定电阻值的外部电阻器的数据进行比较。要与目标数据比较的数据被称为“参考数据”。如果目标数据小于参考数据，则确定“低”数据存储在可变电阻元件R中，否则“高”数据存储在可变电阻元件R中。如果存储器单元的尺寸是大的，则存储器单元的低电阻状态的分布和存储器单元的高电阻状态的分布不交叠，因此数据感测可以良好地进行而不会有仅用外部电阻器的任何错误。然而，随着存储器单元的尺寸减小，存储器单元的低电阻状态的分布和存储器单元的高电阻状态的分布开始交叠。结果，在仅使用外部电阻器的传统感测方案中，数据感测的错误(即，读取错误)概率增加。
同时，可变电阻元件R中存储的数据具有非易失能力，其中数据可以保持，除非从外部给出特殊激励。已提出的自参考感测方案可被应用于在非易失性存储器件中感测数据。
图3是描述半导体存储器的自参考感测方案的流程图的示例。图4是示出执行如图3中所示的操作的半导体存储器的电路图的示例。
参照图3和图4，电耦接至可变电阻元件R的字线WL被激活，并且因此开关晶体管ST导通。电流源CS向存储器单元MC提供读取电流以便于将与存储器单元MC的电阻值对应的数据(A)输出至位线BL(在步骤S31处)。此时，第一开关信号ISO1被激活，并且输出到位线BL的数据(A)可以被存储在储存设备中，例如第一电容器CC1。
电流源CS向存储器单元MC提供写入电流以便于将“高”数据写入在存储器单元MC中(在步骤S32处)。此时，如图2B中所示，为了将“高”数据写入在存储器单元MC中，可以提供在从源极线SL到位线BL的方向上流动的写入电流。
接下来，电流源CS向存储器单元MC提供读取电流以便于将与存储器单元MC的电阻值对应的数据(B)输出至位线BL(在步骤S33处)。此时，第二开关信号ISO2被激活，并且输出至位线BL的数据(B)可以被存储在储存设备中，例如第二电容器CC2。存储在第二电容器CC2中的数据(B)可被用作参考数据。
在图4中所示的示例中，耦接至第一电容器CC1和第二电容器CC2的感测放大器SA可以通过比较第一电容器CC1中存储的对应于数据(A)的值和第二电容器CC2中存储的对应于数据(B)的值来输出输出数据DOUT(在步骤S34处)。感测放大器SA可以在数据(A)大于或等于数据(B)时输出逻辑高电平的输出数据DOUT，并且在数据(A)小于数据(B)时输出逻辑低电平的输出数据DOUT。
随后，电流源CS向存储器单元MC提供写入电流，允许存储器单元MC保持原始数据(即数据(A))(在步骤S35处)。当步骤S34中的输出数据DOUT是“高”数据时，步骤S35可被省略。
如上文所述，自参考感测方案不使用外部电阻器用于读取存储器单元中存储的数据。相反，自参考感测方案允许将特定数据写入在存储器单元MC中，随后读出存储器单元中写入的数据，并且将读取的数据用作参考数据。因此，即便单元电阻分布增加并且变宽，自参考感测方案较之传统感测方案仍可以显著减少读取错误。然而，如图3中所述，由于自参考感测方案按读-写-读-写(恢复)操作的四个周期执行，因此自参考感测方案可能具有比仅按读操作执行的传统感测方案长四倍的读取延时。
随后，将说明在本申请中提出的技术中的用于在自参考感测方案中减少读取错误同时减少读取延时的方法。
图5是示出根据一个实施方式的半导体存储器100的代表性示例的配置图。
参照图5，半导体存储器100可以包括用于存储数据的存储器单元的存储器单元阵列110、地址缓冲器120、控制逻辑130、行解码器140、列解码器150、感测放大器/写入驱动器(SA/WD)160和数据输入/输出(I/O)电路170。
存储器单元阵列110可以包括多个字线WL、多个位线BL以及形成存储器单元阵列110并且位于字线WL和位线BL的不同的交叉部处的多个存储器单元MC。多个存储器单元MC可以通过电阻式存储器单元实现。多个存储器单元MC中的每一个可以包括开关晶体管ST和呈现用于表示不同的数字数据的不同的电阻值的可变电阻元件R，如图1至图2B中描述的那样。多个存储器单元MC可以将基于可变电阻元件R的低电阻状态或高电阻状态的数据输出到耦接至选定存储器单元MC的位线BL。
地址缓冲器120可以存储从外部控制器(未示出)提供的地址ADD，将地址ADD中的行地址XADD提供给行解码器140，并且将列地址YADD提供给列解码器150。
控制逻辑130可以根据从外部控制器提供的命令CMD控制半导体存储器100的整体操作。控制逻辑130可以通过对命令CMD解码来生成控制信号CTRL以控制行解码器140、列解码器150、SA/WD 160和数据I/O电路170。命令CMD可以包括芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写入使能信号/WE、时钟使能信号CKE或任何其他信号中的至少之一。
行解码器140可以对行地址XADD解码以生成用于激活多个字线WL中的一个字线WL的信号。列解码器150可以对列地址YADD解码以生成用于激活多个位线BL中的一个位线BL的信号。通过选择特定字线和特定列线，可以在存储器单元阵列110中选择由地址ADD指定的特定的存储器单元。
SA/WD 160可以包括写入驱动器WD和感测放大器SA。在写入操作期间，写入驱动器WD可以提供从数据线传输到选定位线BL的写入数据。在读取操作期间，感测放大器SA可以感测和放大从选定位线BL输出的读取数据，并且将经放大的读取数据提供给数据线DL。在实现本技术的示例中，感测放大器SA可以根据自参考感测方案操作。因此，不使用具有固定电阻值的外部电阻器的参考数据来读取数据。对于读取操作，特定数据可被写入存储器单元MC中并且随后将写入的数据用作参考数据。
数据I/O电路170可以在写入操作期间将写入数据作为输入数据DIN从控制器向数据线DL传输，并且在读取操作期间从数据线DL向控制器输出读取数据作为输出数据DOUT。
图6是示出根据一个实施方式的存储器单元阵列210的代表性示例的配置图。
参照图6，存储器单元阵列210可以包括多个字线WL0至WLn(n是大于0的整数)，多个位线BL0至BLm(m是大于0的整数)以及位于字线WL0至WLn和位线BL0至BLm的交叉部处的多个存储器单元阵列MC。
在一些实现方案中，多个存储器单元MC包括STTRAM单元。在该情况下，多个存储器单元MC可以包括具有磁材料的磁隧道结(MTJ)。例如，多个存储器单元MC中的每一个可以由可变电阻元件R和开关晶体管ST组成或者包括可变电阻元件R和开关晶体管ST，如图1至图2B中描述的那样。可变电阻元件R可以耦接至相应的位线BL。可变电阻元件R可以具有根据电流或电压的大小和/或方向而变化的电阻值，并且可以具有即使在电流或电压断开时仍维持电阻值的非易失特性。开关晶体管ST可以耦接在可变电阻元件R和源极线SL之间，并且可以响应于从字线驱动器240提供的相应的字线驱动信号而导通。
在一些实现方案中，多个存储器单元MC包括具有交叉点结构的RRAM或PRAM。在该情况下，可以使用诸如二极管或双向阈值开关(OTS)的选择元件替代开关晶体管ST。此时，可变电阻元件R可以耦接在选择元件和位线BL0至BLm中的一个位线之间，并且选择元件可以耦接在可变电阻元件R和字线WL0至WLn中的一个字线之间。选择元件可以响应于施加到存储器单元MC两端的字线WL和位线BL之间的电位差而导通。在下文中，作为示例说明了其中存储器单元MC是STTRAM的情况，但是本技术不限于此。
字线驱动器240可以输出用于驱动字线WL0至WLn的字线驱动信号。用于对行地址解码的元件可以设置在字线驱动器240内，或者来自图5中示出的行解码器的解码行地址可以被提供给字线驱动器240。
电流供应电路232可以耦接至位线BL0至BLm。电流供应电路232可以在写入操作期间将写入电流施加到位线BL0至BLm，并且在读取操作期间将读取电流施加到位线BL0至BLm。电流供应电路232可以根据从图5中示出的控制逻辑130提供的控制信号CTRL或者命令CMD来操作。
列解码器250可以包括列信号生成电路252和列开关254。列信号生成电路252可以对列地址解码以生成多个列选择信号CSL0至CSLm以选择位线BL0至BLm中的至少一个位线。列开关254可以根据列选择信号CSL0至CSLm来选择位线BL0至BLm中的一个位线。
感测放大器264可以在读取操作期间感测和放大从选定位线BL提供的读取数据以输出输出数据DOUT。在实现本技术的示例中，感测放大器264可以使用自参考感测方案来操作。因此，不使用具有固定电阻值的外部电阻器的参考数据。相反，特定数据可被写入存储器单元MC中，而可以将写入的数据用作参考数据。
图7是示出根据第一实施方式的具有自参考感测方案的半导体存储器300的代表性示例的配置图。在图7中，为了帮助理解所示出的实施方式，示出了一个存储器单元MC的构成及其相关联的外围电路310、330和350。供参考，多个存储器单元设置在存储器单元阵列中，并且存储器单元共享外围电路，诸如驱动控制电路310、电阻监测电路330和感测放大电路350。在该情况下，可以使用开关电路根据地址将来自存储器单元的数据输出到这些电路用于处理和生成输出数据。
参照图7，半导体存储器300可以包括存储器单元MC、驱动控制电路310、电阻监测电路330和感测放大电路350。
存储器单元MC可以耦接至字线WL和位线BL。存储器单元MC可以通过包括可变电阻元件R和开关晶体管ST来实现。如图7中示出的存储器单元MC可以具有与如图5和图6中的存储器单元阵列中所示的任何存储器单元MC基本上相同的配置。可变电阻元件R可以耦接至位线BL，开关晶体管ST可以耦接在可变电阻元件R和源极线SL之间，并且可以在字线WL被激活时导通。一旦字线WL被激活，存储器单元MC可以向位线BL输出与可变电阻元件R的电阻值对应的单元电压。在图7中，单元电压可以被限定为位线BL的电压V1。
驱动控制电路310可以在感测操作期间控制要写入存储器单元MC的参考数据。在本技术的实现方案的示例中，在感测操作期间，执行读出存储器单元MC中存储的数据的读取操作。此外，在感测操作期间，还执行在存储器单元MC中写入参考数据的写入操作。因此，感测操作包括读取操作和写入操作二者。参考数据可被实现为“高”数据或“低”数据。驱动控制电路310可以包括至少一个电流源CS1，其向耦接至存储器单元MC的位线BL提供读取电流或写入电流。驱动控制电路310可以对应于图5的控制逻辑130或者如图6中所示的电流供应电路232。驱动控制电路310可以在感测操作期间根据命令CMD向存储器单元MC提供写入电流，使得具有特定电平的参考数据被写入存储器单元MC中。
电阻监测电路330可以通过在用于写入参考数据的写入操作期间根据位线BL处的单元电压V1监测存储器单元MC的电阻值的变化来输出监测电压V2。在一些实现方案中，电阻监测电路330可被实现为微分电路，其对单元电压V1进行微分以输出与单元电压V1的斜率对应的监测电压V2。当单元电压V1在参考数据的写入操作期间变化时，电阻监测电路330可以输出具有正值(+)的监测电压V2。当单元电压V1在参考数据的写入操作期间不变时，电阻监测电路330可以输出具有0值的监测电压V2。将参照图9至图13B描述电阻监测电路330的详细构成和操作的示例。
感测放大电路350可以感测和放大监测电压V2以将经放大的电压输出作为输出数据DOUT。例如，感测放大电路350可被实现为以交叉耦接类型连接的反相锁存器。感测放大电路350可以通过对监测电压V2进行反相和放大来输出输出数据DOUT。在一些实现方案中，感测放大电路350可以包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2。第一PMOS晶体管P1和第一NMOS晶体管N1可以串联耦接在电源电压(VDD)端子和地电压(VSS)端子之间，并且具有接收输出数据DOUT的栅极。第二PMOS晶体管P2和第二NMOS晶体管N2可以串联耦接在电源电压(VDD)端子和地电压(VSS)端子之间，并且具有接收监测电压V2的栅极。第一PMOS晶体管P1和第一NMOS晶体管N1的漏极可以共同耦接至电阻监测电路330的输出节点，即监测电压(V2)端子。第二PMOS晶体管P2和第二NMOS晶体管N2的漏极可以共同耦接至感测放大电路350的输出节点，即输出数据(DOUT)端子。
当参考数据是“低”数据时，可以在感测放大电路350的后端处提供额外的反相器(未示出)，以便于使存储器单元MC的原始数据的相与输出数据DOUT的相匹配。供参考，图7的电阻监测电路330和感测放大电路350可以对应于图6的感测放大器264。
驱动控制电路310可以基于输出数据DOUT来控制要回写到存储器单元MC的存储器单元MC的原始数据。将原始数据回写到存储器单元MC的操作被称为回写操作。在从感测放大电路350输出输出数据DOUT之后，驱动控制电路310可以提供写入电流以将原始数据回写在存储器单元MC中。当存储器单元MC的电阻值在参考数据的写入操作期间改变使得单元电压V1变化时，驱动控制电路310可以执行回写操作。另一方面，当存储器单元MC的电阻状态在参考数据的写入操作期间没有改变时，驱动控制电路310可以省略回写操作。
图8是描述根据一个实施方式的半导体存储器的自参考感测方案的流程图的示例。
参照图8，具有多个存储器单元MC的半导体存储器300开始感测操作(在步骤S110处)，其中每个存储器单元MC包括可变电阻元件R。
驱动控制电路310控制来自存储器单元中的选定存储器单元MC，使得参考数据待被写入选定存储器单元MC中(在步骤S120处)。参考数据可以被实现为“高”数据或“低”数据。
电阻监测电路330监测单元电压V1(在步骤S130处)，单元电压V1在用于写入参考数据的步骤S120处的写入操作期间被传输到耦接至选定存储器单元MC的位线BL。电阻监测电路330通过基于单元电压V1监测选定存储器单元MC的电阻值的变化来输出监测电压V2。电阻监测电路330可以对单元电压V1进行微分并且输出与单元电压V1的斜率对应的监测电压V2。因此，在本实现方案中，在参考数据被写入存储器单元MC之后从选定存储器单元MC读取的数据对应于选定存储器单元MC的电阻值的变化。这不同于如图3中所示的其中在将参考数据写入选定存储器单元之后从选定存储器单元读取参考数据的操作(参见如图3中所示的操作S33)。一旦电阻监测电路330输出监测电压V2，则感测放大电路350感测和放大监测电压V2并且输出经放大的监测电压V2作为输出数据DOUT。
驱动控制电路310控制选定存储器单元MC，使得选定存储器单元MC的原始数据基于输出数据DOUT被回写到选定存储器单元MC。例如，如果在写入参考数据时选定存储器单元MC的电阻状态在步骤S120处的写入操作期间改变(步骤S140处的“是”)，则驱动控制电路310确定选定存储器单元MC的原始数据不同于参考数据(在步骤S150处)。在该情况下，驱动控制电路310将写入电流提供给选定存储器单元MC以将原始数据回写到选定存储器单元MC(在步骤S160处)。
如果在写入参考数据时选定存储器单元MC的电阻状态在步骤S120处的写入操作期间不改变(步骤S140处的“否”)，则驱动控制电路310确定选定存储器单元MC的原始数据与参考数据相同(在步骤S170处)。在该情况下，驱动控制电路310省略回写操作而不向选定存储器单元MC提供写入电流。
在根据本实施方式的自参考感测方案中，半导体存储器可以通过在存储器单元中写入参考数据并且读取存储器单元中的单元电压的变化来输出输出数据。在根据本实施方式的自参考感测方案中，参考数据的写入和单元电压变化的读取可以同时执行。通过同时执行写入操作和读取操作，可以减少用于执行自参考感测方案的时间。例如，图3示出了自参考感测方案的读-写-读-写(恢复)操作的四个周期。根据本实施方式的自参考感测方案可以按减少的周期操作，包括i)同时的写入和读取操作和ii)基于参考数据的写入期间单元电压是否变化而选择性执行的写入(恢复)操作。考虑非易失性存储器的写入延时比读取延时短，因此本文提出的自参考感测方案较之如图3中所示的自参考感测方案可以将操作速度提高不止两倍。
在下文中，将参照图9A至图11说明在参考数据是“高”数据的情况下的实施方式。
图9A和图9B是用于说明电阻监测电路330根据用于写入“高”数据的参考数据的写入操作的操作的曲线图的代表性示例。
参照图9A，示出了当存储器单元MC的可变电阻元件R处于低电阻状态时写入“高”数据的参考数据。由于在感测操作期间提供写入电流而将“高”数据写入可变电阻元件R中，因此可变电阻元件R变为高电阻状态。在该情况下，电阻随时间的变化(dR/dT)可以具有大于零的值。
参照图9B，示出了当存储器单元MC的可变电阻元件R处于高电阻状态时写入“高”数据的参考数据。由于可变电阻元件R已具有高电阻状态，因此即便在感测操作期间提供写入电流而将“高”数据写入可变电阻元件R中，可变电阻元件R的状态也没有变化并且可变电阻元件R保持高电阻状态。在该情况下，电阻随时间的变化(dR/dT)可以具有与零基本上相同的值。
图10A和图10B是示出图7中所示的电阻监测电路330的代表性示例的配置和时序图。
参照图10A，电阻监测电路330可以被实现为微分电路，其对单元电压V1进行微分以输出与单元电压V1的斜率对应的监测电压V2。电阻监测电路330可以包括电容器C1和电阻器R1。电容器C1可以耦接在接收单元电压V1的输入端子IND和输出监测电压V2的输出端子OND之间。电阻器R1可以耦接在输出端子OND和地电压(VSS)端子之间。电阻监测电路330可以输出与单元电压V1的微分值成比例的监测电压V2。在该情况下，单元电压V1和监测电压V2可以具有根据下式1的关系。
[式1]
Figure BDA0002498472410000141
其中R是电阻器R1的电阻，C是电容器C1的电容。
参照图10B，当可变电阻元件R在感测操作区间(T1)期间从低电阻状态变为高电阻状态时，单元电压V1改变(例如在图10B中增加)，并且电阻监测电路330可以输出具有正值(+)的监测电压V2。在除了感测操作区间(T1)的任何其他区间期间，可变电阻元件R保持其电阻状态而没有任何变化，单元电压V1不变，并且电阻监测电路330可以输出具有0值的监测电压V2。
图11是示出图7中所示的电阻监测电路330的另一代表性示例的配置图。
参照图11，电阻监测电路330可以包括电容器C2、电阻器R2和放大器A1。放大器A1可以包括第一晶体管TR1和第二晶体管TR2。第一晶体管TR1可以耦接在电源电压(VDD)端子和第一节点N1之间，并且具有接收第一节点N1的电压的栅极。第二晶体管TR2可以耦接在第一节点N1和地电压(VSS)端子之间，并且具有通过输入端子IND接收单元电压V1的栅极。放大器A1可以是用于对单元电压V1进行放大的配置。当单元电压V1随着半导体存储器的操作电压(即电源电压VDD)减小而降低时，放大器A1可以对单元电压V1进行放大以将经放大的单元电压提供给后端处的微分电路R2和C2。在一些实现方案中，第一晶体管TR1可以是PMOS晶体管而第二晶体管TR2可以是NMOS晶体管。电容器C2可以耦接在第一节点ND1和输出端子OND之间，并且电阻器R2可以耦接在输出端子OND和地电压(VSS)端子之间。图11的电阻监测电路330可以执行与图10A的电阻监测电路330基本上相同的操作。
在下文中，将参照图12A至图13B说明在参考数据是“低”数据的情况下的实施方式。
图12A和图12B是用于说明电阻监测电路330在用于写入“低”数据的参考数据的写入操作期间的操作的曲线图的代表性示例。
参照图12A，示出了当存储器单元MC的可变电阻元件R处于低电阻状态时写入“低”数据的参考数据。即便在感测操作期间提供写入电流而将“低”数据写入可变电阻元件R中，由于可变电阻元件R已具有低电阻状态，因此也不需要改变可变电阻元件R的状态并且可变电阻元件R保持低电阻状态。在该情况下，电阻随时间的变化(dR/dT)可以具有与零基本上相同的值。
参照图12B，示出了当存储器单元MC的可变电阻元件R处于高电阻状态时写入“低”数据的参考数据。在该情况下，由于可变电阻元件R具有高电阻状态，因此在感测操作期间提供写入电流而将“低”数据写入可变电阻元件R中时，可变电阻元件R的状态需要变为存储“低”数据。在该情况下，电阻随时间的变化(dR/dT)可以具有大于零的值。
图13A和图13B是示出图7中所示的电阻监测电路330的另一代表性示例的配置和时序图。
参照图13A，电阻监测电路330可以包括电容器CIN、运算放大器OP1和电阻器RF。电容器CIN可以耦接在接收单元电压V1的输入端子IND和第二节点ND2之间。运算放大器OP1可以作为(-)输入端子接收第二节点ND2的电压和作为(+)输入端子接收地电压VSS，并且向输出端子OND输出监测电压V2。电阻器RF可以耦接在第二节点ND2和输出端子OND之间。电阻监测电路330可以输出与单元电压V1的微分值成比例的监测电压V2。在该情况下，单元电压V1和监测电压V2可以具有根据下式2的关系。
[式2]
Figure BDA0002498472410000161
其中R是电阻器RF的电阻，C是电容器CIN的电容。
参照图13B，当可变电阻元件R在感测操作区间(T2)期间从高电阻状态变为低电阻状态时，单元电压V1改变(例如在图13B中减小)，并且电阻监测电路330可以输出具有正值(+)的监测电压V2。在除了感测操作区间(T2)的任何其他区间期间，可变电阻元件R保持其电阻状态而没有任何变化，单元电压V1不变，并且电阻监测电路330可以输出具有0值的监测电压V2。
在以上实现方案中，基于参考数据固定为要么“高”数据要么“低”数据的假设来实现半导体存储器。在下面的实现方案中，半导体存储器包括根据参考数据具有“高”数据还是“低”数据而激活的结构。在该情况下，即使在用于当前感测操作的参考数据具有不同于先前感测操作的值时，半导体存储器仍可以实现自参考感测方案。
图14是示出根据第二实施方式的具有自参考感测方案的半导体存储器400的代表性示例的配置图。
参照图14，半导体存储器400可以包括存储器单元MC、驱动控制电路410、电阻监测电路430、第一开关SW1、第二开关SW2、电平调节电路440和感测放大电路450。
存储器单元MC可以耦接至字线WL和位线BL。存储器单元MC可被实现为可变电阻元件R和开关晶体管ST。图14的存储器单元MC可以具有与图7的存储器单元MC基本上相同的配置。
驱动控制电路410可以在感测操作期间控制要写入存储器单元MC中的参考数据。驱动控制电路410可以包括向耦接至存储器单元MC的位线BL提供读取电流或写入电流的至少一个电流源CS2。图14的驱动控制电路410可以具有与图7的驱动控制电路310基本上相同的配置。
电阻监测电路430可以通过在用于写入参考数据的写入操作期间根据位线BL处的单元电压V1监测存储器单元MC的电阻值的变化来输出监测电压V2。电阻监测电路430可以在单元电压V1在参考数据的写入操作期间变化时输出具有正值(+)或负值(-)的监测电压V2。电阻监测电路430可以在参考数据的写入操作期间在单元电压V1不变时输出具有0值的监测电压V2。将在图15A至图16B中描述电阻监测电路430的详细构成。
第一开关SW1可以耦接在电阻监测电路430和感测放大电路450之间，并且将监测电压V2传输到感测放大电路450作为输入电压V3。第二开关SW2可以耦接在电阻监测电路430和电平调节电路440之间，并且将监测电压V2传输到电平调节电路440。第一开关SW1可以响应于第一参考选择信号R_H和第二参考选择信号R_L中的一个而导通，并且第二开关SW2可以响应于第一参考选择信号R_H和第二参考选择信号R_L中的另一个而导通。当参考数据是“高”数据时，第一参考选择信号R_H被激活，并且当参考数据是“低”数据时，第二参考选择信号R_L被激活。根据第一参考选择信号R_H和第二参考选择信号R_L，第一开关SW1和第二开关SW2可以互补地操作。
供参考，在电阻监测电路430被实现为具有图10A或图11的RC配置的情况下，第一开关SW1可以响应于第一参考选择信号R_H导通，而第二开关SW1可以响应于第二参考选择信号R_L导通。然而，在电阻监测电路430被实现为具有图13A的运算放大器(OP)配置的情况下，第一开关SW1可以响应于第二参考选择信号R_L导通，而第二开关SW1可以响应于第一参考选择信号R_H导通。
电平调节电路440可以设置在第二开关SW2和感测放大电路450之间，并且调节通过第二开关SW2传输的监测电压V2的电平，并且将经调节的监测电压传输到感测放大电路450作为输入电压V3。在一些实现方案中，电平调节电路440可以在参考数据为“低”数据时调节监测电压V2的电平以将经调节的监测电压传输到感测放大电路450。在一些实现方案中，电平调节电路440可以包括用于向上移位监测电压V2的电平的电平移位器(未示出)以及用于将电平移位器的输出反相的反相器(未示出)。
感测放大电路450可以感测和放大输入电压V2以输出经放大的电压作为输出数据DOUT。感测放大电路450可以通过对输入电压V3进行反相和放大来输出输出数据DOUT。图14的感测放大电路450可以具有与图7的感测放大电路350基本上相同的配置。
当参考数据是“低”数据时，可以在感测放大电路450的后端处设置额外的反相器INV1，以便于使输出数据DOUT的相与存储器单元MC的原始数据匹配。反相器INV1根据第二参考选择信号R_L被激活以便于对感测放大电路450的经放大的电压进行反相以输出输出数据DOUT。
图15A和图15B是示出图14中所示的电阻监测电路430的操作的代表性示例的时序图和表格。在图15A和15B中，电阻监测电路430被实现为具有如图10A或图11中所示的RC配置。
参照图15A，当参考数据是“高”数据时第一参考选择信号R_H被激活。当可变电阻元件R处于低电阻状态时，可变电阻元件R在用于写入参考数据的写入操作期间从低电阻状态变为高电阻状态。电阻监测电路430可以在其中单元电压V1增加的感测操作区间(T3)期间输出具有正值(+)的监测电压V2。由于第一开关SW1导通，因此监测电压V2被传输到感测放大电路450作为输入电压V3。感测放大电路450可以感测、放大和反相所述输入电压V3以输出经放大的电压作为“低”数据的输出数据DOUT。
当参考数据是“低”数据时第二参考选择信号R_L被激活。当可变电阻元件R处于高电阻状态时，可变电阻元件R在用于写入参考数据的写入操作期间从高电阻状态变为低电阻状态。电阻监测电路430可以在其中单元电压V1减小的感测操作区间(T4)期间输出具有负值(-)的监测电压V2。由于第二开关SW2导通，因此监测电压V2被传输到电平调节电路440。电平调节电路440可以调节监测电压的电平，并且将经调节的监测电压输出到感测放大电路450作为输入电压V3。感测放大电路450可以感测、放大和反相所述输入电压V3以输出经放大的电压。此时，反相器INV1可以对感测放大电路450的经放大的电压进行反相以输出“高”数据的输出数据DOUT。
参照图15B，驱动控制电路410可以通过根据输出数据DOUT确定是否需要回写操作来控制要回写到存储器单元MC的存储器单元MC的原始数据。例如，当输入电压V3由于存储器单元MC的电阻值在“高”数据的参考数据的写入操作期间改变而变为正值(+)时，“低”数据的输出数据DOUT被输出。此时，驱动控制电路310执行回写操作以将“低”数据的原始数据回写到存储器单元MC。相反，当输入电压V3由于存储器单元MC的电阻值在“高”数据的参考数据的写入操作期间保持其状态而保持0V时，驱动控制电路310可以省略回写操作。
例如，当输入电压V3由于存储器单元MC的电阻值在“低”数据的参考数据的写入操作期间改变而变为正值(+)时，“高”数据的输出数据DOUT被输出。此时，驱动控制电路310执行回写操作以将“高”数据的原始数据回写到存储器单元MC。相反，当输入电压V3由于存储器单元MC的电阻值在“低”数据的参考数据的写入操作期间保持其状态而保持0V时，驱动控制电路310可以省略回写操作。
图16A和图16B是示出图14中所示的电阻监测电路430的操作的另一代表性示例的时序图和表格。在图16A和图16B中，示出了其中电阻监测电路430被实现为具有图13A的运算放大器(OP)配置的情况。
参照图16A，当参考数据是“高”数据时第一参考选择信号R_H被激活。当可变电阻元件R处于低电阻状态时，可变电阻元件R在用于写入参考数据的写入操作期间从低电阻状态变为高电阻状态。电阻监测电路430可以在其中单元电压V1增加的在感测操作区间(T5)期间输出具有负值(-)的监测电压V2。由于第二开关SW2导通，因此监测电压V2被传输到电平调节电路440。电平调节电路440可以调节监测电压的电平，并且将经调节的监测电压输出到感测放大电路450作为输入电压V3。感测放大电路450可以感测、放大和反相所述输入电压V3以输出经放大的电压作为“低”数据的输出数据DOUT。
同时，当参考数据是“低”数据时第二参考选择信号R_L被激活。当可变电阻元件R处于高电阻状态时，可变电阻元件R在用于写入参考数据的写入操作期间从高电阻状态变为低电阻状态。电阻监测电路430可以在其中单元电压V1减小的感测操作区间(T6)期间输出具有正值(+)的监测电压V2。由于第一开关SW1导通，因此监测电压V2被传输到感测放大电路450作为输入电压V3。感测放大电路450可以感测、放大和反相所述输入电压V3以输出经放大的电压。此时，反相器INV1可以对感测放大电路450的经放大的电压进行反相以输出“高”数据的输出数据DOUT。
参照图16B，驱动控制电路410可以通过根据输出数据DOUT确定是否需要回写操作来控制要回写到存储器单元MC的存储器单元MC的原始数据。例如，当输入电压V3由于存储器单元MC的电阻值在参考数据的写入操作期间改变而变为正值(+)时，驱动控制电路310执行回写操作以将原始数据回写到存储器单元MC。相反，当输入电压V3由于存储器单元MC的电阻值在参考数据的写入操作期间保持其状态而保持0V时，驱动控制电路310可以省略回写操作。
如上文所述，半导体存储器400可以提供能够根据参考数据具有“高”还是“低”数据来执行选择性操作的自参考感测方案。
图17是示出根据另一实施方式的具有自参考感测方案的半导体存储器500的代表性示例的配置图。
参照图17，半导体存储器500可以包括存储器单元MC、驱动控制电路510、第一开关SW3、第二开关SW4、电阻监测电路530和感测放大电路550.
存储器单元MC可以耦接至字线WL和位线BL。存储器单元MC可被实现为可变电阻元件R和开关晶体管ST。图17的存储器单元MC可以具有与图7的存储器单元MC基本上相同的配置。
驱动控制电路510可以在感测操作期间控制要写入存储器单元MC中的参考数据。驱动控制电路510可以包括向耦接至存储器单元MC的位线BL提供读取电流或写入电流的至少一个电流源CS3。图17的驱动控制电路510可以具有与图7的驱动控制电路310基本上相同的配置。
电阻监测电路530可以通过在用于写入参考数据的写入操作期间根据位线BL处的单元电压V1监测存储器单元MC的电阻值的变化来输出监测电压V2。电阻监测电路530可以包括第一监测电路532和第二监测电路534。第一监测电路532可以被实现为具有图10A或图11的RC配置，并且输出根据式1与单元电压V1的微分值成比例的监测电压V2。第二监测电路534可以被实现为具有图13A的运算放大器(OP)配置，并且输出根据式2与单元电压V1的微分值成比例的监测电压V2。第一监测电路532和第二监测电路534可以在参考数据的写入操作期间在单元电压V1改变时输出具有正值(+)的监测电压V2，并且在单元电压V1不改变时输出具有0值的监测电压V2。
第一开关SW3可以耦接在位线BL和第一监测电路532之间，并且将单元电压V1传输到第一监测电路532。第二开关SW4可以耦接在位线BL和第二监测电路534之间，并且将单元电压V1传输到第二监测电路534。第一开关SW3可以响应于第一参考选择信号R_H导通，并且第一开关SW4可以响应于第二参考选择信号R_L导通。
感测放大电路550可以感测和放大输入电压V2以输出经放大的电压作为输出数据DOUT。感测放大电路550可以通过对监测电压V2进行反相和放大来输出输出数据DOUT。图17的感测放大电路550可以具有与图7的感测放大电路350基本上相同的配置。
同时，在参考数据是“低”数据的情况下，可以在感测放大电路550的后端处设置额外的反相器INV2，以便于使输出数据DOUT的相与存储器单元MC中的原始数据匹配。反相器INV2根据第二参考选择信号R_L被激活以便于对感测放大电路550的经放大的电压进行反相以输出输出数据DOUT。
在下文中，将说明半导体存储器500的操作。
当参考数据是“高”数据时第一参考选择信号R_H被激活。由于第一开关SW3导通，因此单元电压V1被传输到第一监测电路532。第一监测电路532监测可变电阻元件R在用于写入参考数据的写入操作期间从低电阻状态变为高电阻状态。也就是说，第一监测电路532可以在其中单元电压V1增加的感测操作区间期间输出具有正值(+)的监测电压V2。感测放大电路550可以感测、放大和反相监测电压V2以输出经放大的电压作为输出数据DOUT。
同时，当参考数据是“低”数据时第二参考选择信号R_L被激活。由于第二开关SW4导通，因此单元电压V1被传输到第二监测电路534。第二监测电路534监测可变电阻元件R在用于写入参考数据的写入操作期间从低电阻状态变为高电阻状态。因此，第二监测电路534可以在其中单元电压V1增加的感测操作区间期间输出具有正值(+)的监测电压V2。感测放大电路550可以感测、放大和反相监测电压V2，并且反相器INV2可以对感测放大电路550的经放大的电压进行反相以输出输出数据DOUT。
如本申请中描述的使用自参考感测方案执行操作的半导体存储器500可以基于参考数据具有“高”还是“低”数据选择性地激活第一开关SW3或第二开关SW4。
根据基于上述实施方式的电子设备，半导体存储器可以通过在将数据写入存储器单元的同时读取存储器单元中的单元电压的变化来输出输出数据。因此，在自参考感测方案中可以在减小读取延时的同时减少读取错误。
基于本公开的技术的以上和其他存储电路或半导体器件可以用在一定范围的设备或系统中。图18至图22提供了可以实现本文公开的存储电路的设备或系统的一些示例。
图18是实现基于本公开的技术的存储电路的微处理器1000的配置图的示例。
参照图18，微处理器1000可以执行用于控制和调整以下一系列处理的任务：从各种外部设备接收数据、处理数据和将处理结果输出至外部设备。微处理器1000可以包括存储部1010、运算部1020、以及控制部1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储部1010是在微处理器1000中存储数据的部件，作为处理器寄存器等。存储部1010可以包括数据寄存器、地址寄存器、以及浮点寄存器等。此外，存储部1010可以包括各种寄存器。存储部1010可以执行临时存储的功能，临时存储：要被运算部1020执行运算的数据、执行运算的结果数据以及存储了用于执行运算的数据的地址。
存储部1010可以包括根据实现方案的上述半导体器件中的一个或更多个。例如，存储部1010可以包括：多个存储器单元，每个存储器单元包括可变电阻元件并且向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，适用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，适用于通过在用于写入参考数据的写入操作期间根据位线处的单元电压监测电阻值的变化来输出监测电压；以及感测放大电路，适用于感测和放大监测电压以输出输出数据。籍此，可以改进存储部1010的特性。因此，可以改进微处理器1000的性能特性。
运算部1020可以根据控制部1030对命令解码的结果来执行四则算术运算或逻辑运算。运算部1020可以包括至少一个算术逻辑单元(ALU)等。
控制部1030可以从存储部1010、运算部1020和微处理器1000的外部设备接收信号，执行命令的提取、解码以及微处理器1000的信号的输入和输出的控制，并且执行程序表示的处理。
根据本实现方案的微处理器1000可以额外地包括高速缓存单元1040，其可以临时存储要从除了存储部1010之外的外部设备输入或者要输出到外部设备的数据。在该情况下，高速缓存单元1040可以通过总线接口1050与存储部1010、运算部1020和控制部1030交换数据。
图19是实现基于本公开的技术的存储电路的处理器1100的配置图的示例。
参照图19，处理器1100可以通过包括不同于微处理器执行的用于控制和调整从各种外部设备接收数据、处理数据和将处理结果输出至外部设备的一系列处理的任务的功能之外的各种功能来提高性能和实现多种功能。处理器1100可以包括用作微处理器的内核单元1110、用于临时存储数据的高速缓存单元1120以及用于在内部设备和外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实现方案的内核单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储部1111、运算部1112和控制部1113。
存储部1111是在处理器1100中存储数据的部件，作为处理器寄存器、或寄存器等。存储部1111可以包括数据寄存器、地址寄存器、以及浮点寄存器等。此外，存储部1111可以包括各种寄存器。存储部1111可以执行临时存储的功能，临时存储：要被运算部1112执行运算的数据、执行运算的结果数据以及存储了用于执行运算的数据的地址。运算部1112是执行处理器1100中的运算的部件。运算部1112可以根据控制部1113对命令解码的结果来执行四则算术运算、逻辑运算等。运算部1112可以包括至少一个算术逻辑单元(ALU)等。控制部1113可以从存储部1111、运算部1112和处理器1100的外部设备接收信号，执行命令的提取、解码以及处理器1100的信号的输入和输出的控制，并且执行程序表示的处理。
高速缓存单元1120是临时存储数据以补偿高速操作的内核单元1110和低速操作的外部设备之间的数据处理速度差异的部件。高速缓存单元1120可以包括一级储存部1121、二级储存部1122和三级储存部1123。通常，高速缓存单元1120可以包括一级储存部1121和二级储存部1122，并且可以在需要高存储容量的情况下包括三级储存部1123。当场合需要时，高速缓存单元1120可以包括数目增加的存储部。就是说，高速缓存单元1120中包括的存储部的数目可以根据设计而变化。一级储存部1121、二级储存部1122和三级储存部1123存储和识别数据的速度可以相同或不同。在各个存储部1121、1122和1123的速度不同的情况下，一级储存部1121的速度可以最高。高速缓存单元1120的一级储存部1121、二级储存部1122和三级储存部1123中的至少一个存储部可以包括根据实现方案的上述半导体器件中的一个或更多个。例如，高速缓存单元1120可以包括：多个存储器单元，每个存储器单元包括可变电阻元件并且向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，适用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，适用于通过在用于写入参考数据的写入操作期间根据位线处的单元电压监测电阻值的变化来输出监测电压；以及感测放大电路，适用于感测和放大监测电压以输出输出数据。籍此，可以改进高速缓存单元1120的特性。因此，可以改进处理器1000的性能特性。
尽管在图19中示出了一级储存部1121、二级储存部1122和三级储存部1123全部配置在高速缓存单元1120内部，但是应注意，高速缓存单元1120的一级储存部1121、二级储存部1122和三级储存部1123全部可被配置在内核单元1110外部并且可以补偿内核单元1110和外部设备之间的数据处理速度差异。同时，应注意高速缓存单元1120的一级储存部1121可以设置在内核单元1110内部，并且二级储存部1122和三级储存部1123可以配置在内核单元1110外部以强化补偿数据处理速度差异的功能。在另一实现方案中，一级储存部1121和二级储存部1122可以设置在内核单元1110内部，而三级储存部1123可以设置在内核单元1110外部。
总线接口1130是连接内核单元1110、高速缓存单元1120和外部设备并且允许数据被高效传送的部件。
根据本实现方案的处理器1100可以包括多个内核单元1110，并且多个内核单元1110可以共享高速缓存单元1120。多个内核单元1110和高速缓存单元1120可以直接连接或者通过总线接口1130连接。多个内核单元1110可以按照与内核单元1110的上述配置相同的方式配置。在处理器1100包括多个内核单元1110的情况下，高速缓存单元1120的一级储存部1121可以与多个内核单元1110的数目对应地配置在每个内核单元1110中，并且二级储存部1122和三级储存部1123可以按照通过总线接口1130共享的方式配置在多个内核单元1110外部。一级储存部1121的处理速度可以高于二级储存部1122和三级储存部1123的处理速度。在另一实现方案中，一级储存部1121和二级储存部1122可以与多个内核单元1110的数目对应地配置在每个内核单元1110中，并且三级储存部1123可以按照通过总线接口1130共享的方式配置在多个内核单元1110外部。
根据本实现方案的处理器1100还可以包括存储数据的嵌入式存储部1140、能够以有线或无线方式向外部设备传送数据和从外部设备接收数据的通信模块单元1150、驱动外部存储器件的存储器控制单元1160以及处理处理器1100中处理的数据或者从外部输入设备输入的数据并且将经处理的数据输出到外部接口设备的媒体处理单元1170等。此外，处理器1100可以包括多个多种模块和器件。在该情况下，所添加的多个模块可以通过总线接口1130彼此地以及与内核单元1110和高速缓存单元1120交换数据。
嵌入式存储部1140可以不仅包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)和具有与上述存储器相似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR闪速存储器、NAND闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及此二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传送线发送和接收数据的各种设备等。无线网络模块可以包括红外数据联合会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通讯(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不通过传送线发送和接收数据的各种设备等。
存储器控制单元1160管理和处理在处理器1100和根据不同的通信标准操作的外部储存设备之间传送的数据。存储器控制单元1160可以包括各种存储器控制器，例如可以控制IDE(集成磁盘电子接口)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立硬盘冗余阵列)、SSD(固态硬盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储器卡国际联合会)、USB(通用串行总线)、安全数字(SD)卡、小型安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪速(CF)卡等的设备。
媒体处理单元1170可以处理处理器1100中处理的数据或者以图像、声音和其他形式从外部输入设备输入的数据，并且将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD audio)、高清晰度多媒体接口(HDMI)控制器等。
图20是实现基于本公开的技术的存储电路的系统1200的配置图的示例。
参照图20，作为用于处理数据的系统1200可以执行输入、处理、输出、通信、存储等以对数据进行一系列操纵。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实现方案的系统1200可以是使用处理器操作的多种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、摄像设备、全球定位系统(GPS)、视频摄影设备、录音机、电信装置、音频视觉(AV)系统、以及智能电视等。
处理器1210可以对输入的命令解码并且处理系统1200中存储的数据的操作、比较等，并且控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、以及数字信号处理器(DSP)等。
主存储器件1220是可以在程序被执行时临时存储、调用和执行来自辅助存储器件1230的程序代码或数据并且即使在电源被断开时仍能够保存记忆的内容的存储装置。主存储器件1220可以包括根据实现方案的上述半导体器件中的一个或更多个。例如，主存储器件1220可以包括：多个存储器单元，每个存储器单元包括可变电阻元件并且向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，适用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，适用于通过在用于写入参考数据的写入操作期间根据位线处的单元电压监测电阻值的变化来输出监测电压；以及感测放大电路，适用于感测和放大监测电压以输出输出数据。籍此，可以改进主存储器件1220的特性。因此，可以改进系统1200的性能特性。
此外，主存储器1220还可以包括其中在电源被断开时所有内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。不同于此，主存储器件1220可以不包括根据实现方案的半导体器件，而是可以包括其中在电源被断开时所有内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、以及动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于存储程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以存储更大量的数据。辅助存储器件1230可以包括根据实现方案的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：多个存储器单元，每个存储器单元包括可变电阻元件并且向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，适用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，适用于通过在用于写入参考数据的写入操作期间根据位线处的单元电压监测电阻值的变化来输出监测电压；以及感测放大电路，适用于感测和放大监测电压以输出输出数据。籍此，可以改进辅助存储器件1230的特性。因此，可以改进系统1200的性能特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图21的参考数字1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、SSD(固态硬盘)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、小型安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑闪速(CF)卡等。不同于此，辅助存储器件1230可以不包括根据实现方案的半导体器件，而是可以包括数据储存系统(参见图21的参考数字1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、SSD(固态硬盘)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、小型安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑闪速(CF)卡等。
接口设备1240可以执行本实现方案的系统1200和外部设备之间的命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人接口设备(HID)、以及通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及此二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、以及电力线通信(PLC)，诸如通过传送线发送和接收数据的各种设备等。无线网络模块可以包括红外数据联合会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通讯(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、以及超宽带(UWB)，诸如不通过传送线发送和接收数据的各种设备等。
图21是实现基于本公开的技术的存储电路的数据储存系统1300的配置图的示例。
参照图21，数据储存系统1300可以包括作为用于存储数据的部件的具有非易失特性的储存设备1310、控制储存设备1310的控制器1320、用于与外部设备连接的接口1330和用于临时存储数据的临时储存设备1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、紧凑盘只读存储器(CDROM)、数字多用途盘(DVD)、固态硬盘(SSD)等，以及卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、小型安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑闪速(CF)卡等。
储存设备1310可以包括半永久性地存储数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR闪速存储器、NAND闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、以及磁随机存取存储器(MRAM)等。
控制器1320可以控制储存设备1310和接口1330之间的数据交换。为此，控制器1320可以包括用于执行处理从数据储存系统1300的外部通过接口1330输入的命令的操作等的处理器1321。
接口1330执行数据储存系统1300和外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用在如下设备中的接口兼容，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、小型安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑闪速(CF)卡等，或者与用在与上述设备相似的设备中的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成磁盘电子接口)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、以及PCMCIA(个人计算机存储器卡国际联合会)、USB(通用串行总线)等的接口兼容，或者与上述接口相似的接口兼容。接口1330可以与具有彼此不同类型的一个或更多个接口兼容。
临时储存设备1340可以临时存储数据用于根据与外部设备、控制器和系统的接口的多样化和高性能在接口1330和储存设备1310之间高效传输数据。用于临时存储数据的临时储存设备1340可以包括根据实现方案的上述半导体器件中的一个或更多个。例如，临时储存设备1340可以包括：多个存储器单元，每个存储器单元包括可变电阻元件并且向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，适用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，适用于通过在用于写入参考数据的写入操作期间根据位线处的单元电压监测电阻值的变化来输出监测电压；以及感测放大电路，适用于感测和放大监测电压以输出输出数据。籍此，可以改进临时储存设备1340的特性。因此，可以改进系统1300的性能特性。
图22是实现基于本公开的技术的存储电路的存储系统1400的配置图的示例。
参照图22，存储系统1400可以包括作为用于存储数据的部件的具有非易失特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，诸如固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、小型安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑闪速(CF)卡等。
存储器1410可以包括根据实现方案的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：多个存储器单元，每个存储器单元包括可变电阻元件并且向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，适用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，适用于通过在用于写入参考数据的写入操作期间根据位线处的单元电压监测电阻值的变化来输出监测电压；以及感测放大电路，适用于感测和放大监测电压以输出输出数据。籍此，可以改进存储器1410的特性。因此，可以改进存储系统1400的性能特性。
籍此，通过执行稳定的感测和放大操作，可以提高存储系统1400的性能。
再者，根据本实现方案的存储器1410还可以包括具有非易失特性的ROM(只读存储器)、NOR闪速存储器、NAND闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、以及磁随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括用于执行从存储系统1400的外部通过接口1430输入的命令的操作和处理的处理器1421。
接口1430执行存储系统1400和外部设备之间的命令和数据的交换。接口1430可以与用在如下设备中的接口兼容，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、小型安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑闪速(CF)卡等，或者与用在与上述设备相似的设备中的接口兼容。接口1430可以与具有彼此不同类型的一个或更多个接口兼容。
根据本实现方案的存储系统1400还可以包括用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能在接口1430和存储器1410之间高效传输数据的缓冲存储器1440。用于临时存储数据的缓冲存储器1440可以包括根据实现方案的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：多个存储器单元，每个存储器单元包括可变电阻元件并且向相应的位线输出与可变电阻元件的电阻值对应的单元电压；驱动控制电路，适用于在感测操作期间控制要写入存储器单元中的选定存储器单元中的参考数据；电阻监测电路，适用于通过在用于写入参考数据的写入操作期间根据位线处的单元电压监测电阻值的变化来输出监测电压；以及感测放大电路，适用于感测和放大监测电压以输出输出数据。籍此，可以改进缓冲存储器1440的特性。因此，可以改进存储系统1400的性能特性。
而且，根据本实现方案的缓冲存储器1440还可以包括具有易失特性静态随机存取存储器(SRAM)、以及动态随机存取存储器(DRAM)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、以及磁随机存取存储器(MRAM)等。不同于此，缓冲存储器1440可以不包括根据实现方案的半导体器件，而是可以包括具有易失特性静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、以及磁随机存取存储器(MRAM)等。
如根据以上描述显见的，在根据实现方案的半导体器件及其制造方法中，可变电阻元件的构图是容易的，并且可以确保可变电阻元件的特性。
基于本文公开的存储器件的图18至图22中的电子设备或系统的以上示例中的特征可以在各种设备、系统或应用中实现。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数字摄像装置、具有无线通信能力的腕表或其他可佩戴设备。
尽管本文包含许多具体细节，但是这些具体细节不应被解释为对任何发明范围或者权利要求范围的限制，而是应被解释为特定于本发明的具体实施方式的特征的描述。在本申请中在分立的实施方式的背景下描述的特定特征也可以在单个实施方式中组合实现。相反，在单个实施方式的背景下描述的各种特征也可以在分立地或者以任何适当的子组合在多个实施方式中实现。而且，尽管上文将特征描述为以特定组合发生作用并且甚至在最初要求保护时亦是如此，但是来自要求保护的组合的一个或更多个特征可以在某些情况下脱离该组合，并且要求保护的组合可以涉及子组合或者子组合的变型。
相似地，尽管在附图中以特定顺序示出了操作，但这不应被理解为需要这些操作按照所示出的特定顺序或者依次的顺序执行或者所示出的操作需要被全部执行才能实现所描述的结果。此外，本申请中描述的实施方式中的各种系统部件的分离不应被理解为在所有实施方式中都需要这样的分离。仅描述了若干实现方案和示例。基于本申请中描述和示出的内容，可以实施其他实现方案、增强方案和变型方案。

Claims (27)

1.一种电子设备，包括半导体存储器，所述半导体存储器包括：
多个存储器单元的存储器单元阵列，每个存储器单元包括呈现不同的电阻值的可变电阻元件、以及向相应的位线输出与所述可变电阻元件的电阻值对应的单元电压，所述不同的电阻值表示不同的数字信息；
驱动控制电路，耦接到所述存储器单元阵列以及能够操作用于在感测操作期间控制要写入所述存储器单元中的选定存储器单元中的参考数据；
电阻监测电路，耦接到所述存储器单元阵列，以及能够操作用于接收所述选定存储器单元的单元电压和基于所述位线处的所述单元电压输出监测电压，所述监测电压对应于所述感测操作期间的所述电阻值的变化；以及
放大电路，耦接到所述电阻监测电路，以及能够操作用于对所述监测电压进行放大和输出经放大的监测电压作为输出数据。
2.如权利要求1所述的电子设备，其中，所述可变电阻元件被配置成根据所述可变电阻元件具有高电阻状态还是低电阻状态来存储不同的数据。
3.如权利要求1所述的电子设备，其中，所述电阻监测电路包括：
微分电路，被配置成对所述单元电压进行微分以及基于所述单元电压的变化输出所述监测电压。
4.如权利要求1所述的电子设备，其中，所述半导体存储器还包括：
电平调节电路，被配置成调节所述监测电压的电平以及将经调节的监测电压传输到所述放大电路。
5.如权利要求4所述的电子设备，其中，所述电阻监测电路被配置成输出具有正值、0值或负值的所述监测电压。
6.如权利要求1所述的电子设备，其中，所述电阻监测电路包括：
电容器，耦接在接收所述单元电压的输入端子和输出所述监测电压的输出端子之间；以及
电阻器，耦接在所述输出端子和地电压端子之间。
7.如权利要求1所述的电子设备，其中，所述电阻监测电路包括：
第一晶体管，耦接在电源电压端子和第一节点之间，以及具有接收所述第一节点的电压的栅极；
第二晶体管，耦接在所述第一节点和地电压端子之间，以及具有接收所述单元电压的栅极；
电容器，耦接在所述第一节点和输出所述监测电压的输出端子之间；以及
电阻器，耦接在所述输出端子和所述地电压端子之间。
8.如权利要求1所述的电子设备，其中，所述电阻监测电路包括：
电容器，耦接在第二节点和接收所述单元电压的输入端子之间；
运算放大器，被配置成作为负输入端子接收所述第二节点的电压和作为正输入端子接收地电压，以及向输出端子输出所述监测电压；以及
电阻器，耦接在所述第二节点和所述输出端子之间。
9.如权利要求1所述的电子设备，其中，所述电阻监测电路包括：
第一监测电路，被配置成响应于在所述参考数据具有高电阻状态时激活的信号而操作以及通过根据所述单元电压监测所述电阻值的变化来输出所述监测电压；以及
第二监测电路，被配置成：在所述参考数据是“低”数据的情况下，响应于激活的信号而操作，以及适于通过根据所述单元电压监测所述电阻值的变化来输出所述监测电压。
10.如权利要求9所述的电子设备，其中，所述第一监测电路包括：
电容器，耦接在接收所述单元电压的输入端子和输出所述监测电压的输出端子之间；以及
电阻器，耦接在所述输出端子和地电压端子之间。
11.如权利要求9所述的电子设备，其中，所述第一监测电路包括：
第一晶体管，耦接在电源电压端子和第一节点之间，以及具有接收所述第一节点的电压的栅极；
第二晶体管，耦接在所述第一节点和地电压端子之间，以及具有接收所述单元电压的栅极；
电容器，耦接在所述第一节点和输出所述监测电压的输出端子之间；以及
电阻元件，耦接在所述输出端子和所述地电压端子之间。
12.如权利要求9所述的电子设备，其中，所述第二监测电路包括：
电容器，耦接在第二节点和接收所述单元电压的输入端子之间；
运算放大器，被配置成：作为负输入端子接收所述第二节点的电压和作为正输入端子接收地电压，以及向输出端子输出所述监测电压；以及
电阻元件，耦接在所述第二节点和所述输出端子之间。
13.如权利要求1所述的电子设备，其中，所述驱动控制电路被配置成：在所述感测操作之前读取所述选定存储器单元中存储的原始数据，以及在所述感测操作之后允许基于所述输出数据将所述原始数据回写到所述选定存储器单元。
14.如权利要求13所述的电子设备，其中，所述驱动控制电路被配置成：在所述输出数据指示在所述感测操作期间存在所述电阻值的变化时，允许将所述原始数据回写到所述选定存储器单元。
15.如权利要求1所述的电子设备，其中，所述驱动控制电路包括：
至少一个电流源，被配置成向耦接到所述选定存储器单元的位线提供读取电流或写入电流。
16.如权利要求1所述的电子设备，其中，所述放大电路包括交叉耦接的反相器。
17.如权利要求1所述的电子设备，还包括微处理器，所述微处理器包括：
控制部，被配置成从所述微处理器的外部接收包括命令的信号，以及执行所述命令的提取、解码，或者控制所述微处理器的信号的输入或输出；
运算部，被配置成基于所述控制部对所述命令解码的结果来执行运算；以及
存储部，被配置成存储：用于执行所述运算的数据、与执行所述运算的结果对应的数据、或者被执行所述运算的数据的地址，
其中，所述半导体存储器是所述微处理器中的存储部的部分。
18.如权利要求1所述的电子设备，还包括处理器，所述处理器包括：
内核单元，被配置成基于从所述处理器的外部输入的命令通过使用数据执行与所述命令对应的运算；
高速缓存单元，被配置成存储：用于执行所述运算的数据、与执行所述运算的结果对应的数据、或者被执行所述运算的数据的地址；以及
总线接口，连接在所述内核单元和所述高速缓存单元之间，以及被配置成在所述内核单元和所述高速缓存单元之间传送数据，
其中，所述半导体存储器是所述处理器中的高速缓存单元的部分。
19.如权利要求1所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，被配置成对所述处理器接收到的命令解码以及基于对所述命令解码的结果来控制对信息的操作；
辅助存储器件，被配置成存储用于对所述命令解码的程序和所述信息；
主存储器件，被配置成从所述辅助存储器件调用和存储所述程序和所述信息，使得所述处理器在运行所述程序时使用所述程序和所述信息来执行所述操作；以及
接口设备，被配置成执行在所述处理器、所述辅助存储器件和所述主存储器件中的至少之一和外部之间的通信，
其中，所述半导体存储器是所述处理系统中的所述辅助存储器件的部分或所述主存储器件的部分。
20.如权利要求1所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存设备，被配置成存储数据以及与电源无关地保存所存储的数据；
控制器，被配置成根据从外部输入的命令控制向所述储存设备的数据输入和从所述储存设备的数据输出；
临时储存设备，被配置成临时存储在所述储存设备和外部之间交换的数据；以及
接口，被配置成执行在所述储存设备、所述控制器和所述临时储存设备中的至少之一和外部之间的通信，
其中，所述半导体存储器是所述数据储存系统中的所述储存设备的部分或所述临时储存设备的部分。
21.如权利要求1所述的电子设备，还包括存储系统，所述存储系统包括：
存储器，被配置成存储数据以及与电源无关地保存所存储的数据；
存储器控制器，被配置成根据从外部输入的命令控制向所述存储器的数据输入和从所述存储器的数据输出；
缓冲存储器，被配置成缓冲在所述存储器和外部之间交换的数据；以及
接口，被配置成执行在所述存储器、所述存储器控制器和所述缓冲存储器中的至少之一和外部之间的通信，
其中，所述半导体存储器是所述存储系统中的所述存储器的部分或所述缓冲存储器的部分。
22.一种操作具有半导体存储器的电子设备的方法，包括：
在感测操作期间在半导体存储器中包括的存储器单元中的选定存储器单元中写入参考数据，每个存储器单元包括呈现高电阻值或低电阻值的可变电阻元件；
在所述感测操作期间基于耦接到所述选定存储器单元的位线处的单元电压来监测所述选定存储器单元的电阻值的变化，以及输出与监测结果对应的监测电压；以及
对所述监测电压进行放大以及输出经放大的监测电压作为输出数据。
23.如权利要求22所述的方法，其中，监测所述选定存储器单元的电阻值的变化包括：
对所述单元电压进行微分以输出所述监测电压。
24.如权利要求22所述的方法，还包括：
在所述感测操作之前读取所述选定存储器单元中存储的原始数据；以及
基于所述输出数据将所述原始数据写入所述选定存储器单元。
25.如权利要求24所述的方法，其中，当所述输出数据指示在所述感测操作期间存在所述电阻值的变化时执行所述原始数据的写入。
26.如权利要求22所述的方法，还包括：
调节所述监测电压的电平。
27.如权利要求26所述的方法，其中，经调节的所述监测电压的电平具有正值、0值或负值。
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