CN102201406A - 一种基于n型外延层的bcd集成器件及其制造方法 - Google Patents
一种基于n型外延层的bcd集成器件及其制造方法 Download PDFInfo
- Publication number
- CN102201406A CN102201406A CN2011101059865A CN201110105986A CN102201406A CN 102201406 A CN102201406 A CN 102201406A CN 2011101059865 A CN2011101059865 A CN 2011101059865A CN 201110105986 A CN201110105986 A CN 201110105986A CN 102201406 A CN102201406 A CN 102201406A
- Authority
- CN
- China
- Prior art keywords
- type
- low pressure
- epitaxial loayer
- metal
- high pressure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种基于N型外延层的BCD集成器件及其制造方法，属于半导体功率器件技术领域。本发明在同一衬底上集成了高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件，各器件制作于P型衬底表面的P型外延层表面的N型外延层中，并通过P+对通隔离区实现结隔离；在高压器件下方的P型衬底和P型外延层之间具有N型埋层，在低压器件下方的P型外延层和N型外延层之间可有(或没有)N型埋层。本发明通过引入N型埋层实现相同击穿电压下可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ法制造的单晶硅片带来的芯片制造成本的增加，从而降低了芯片的制造成本。
Description
技术领域
本发明属于半导体功率器件技术领域。
背景技术
BCD(Bipolar CMOS DMOS)工艺技术利用Bipolar晶体管的高模拟精度、CMOS的高集成度以及DMOS(Double-diffused MOSFET)的高功率特性，实现了Bipolar模拟电路、CMOS逻辑电路、CMOS模拟电路和DMOS高压功率器件的单片集成。横向高压功率器件LDMOS(Lateral Double-diffused MOSFET)与LIGBT(Lateral Insulated Gate Bipolar Trasistor)易于与传统CMOS器件兼容，因此在智能功率集成电路领域得到了广泛的应用。横向高压功率器件设计的首要目的是在给定的漂移区长度下实现额定的击穿电压，其击穿电压由横向表面耐压和纵向体内耐压的最低值决定。为了提升器件表面横向耐压，目前常采用的技术有场限环、场板、横向变掺杂、降低表面场RESURF(Reduced SURface Field)技术等。为了提高器件纵向体内耐压，通常采用高电阻率硅片作为衬底，但高阻片(＞100Ω·cm)通常采用区熔法制造，增加了硅片成本。本专利提出一种新型BCD集成器件结构及其制造方法，在横向高压功率器件的P型衬底内引入N型的埋层，反向阻断状态下在N型埋层位置引入一新的电场尖峰，在维持击穿电压不变的情况下可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ(Float-Zone Technique)法制造的单晶硅片带来的芯片制造成本的增加，可降低BCD高压芯片的制造成本。本发明所构成的BCD器件可以用于AC-DC开关电源IC和高压栅驱动IC等高压功率集成电路中。
发明内容
本发明提供一种基于N型外延层的BCD集成器件及其制造方法，能够在同一芯片上集成高压n沟道LDMOS(nLDMOS)、高压n沟道LIGBT(nLIGBT)、低压PMOS、低压NMOS、低压PNP和低压NPN等半导体器件。其中，所集成的高压半导体器件与常规高压半导体器件相比由于可采用更低电阻率硅片作为衬底，即可采用CZ(Czochralski)法制造的硅片，因此具有更低的制造成本。
本发明技术方案如下：
本发明提供的一种基于N型外延层的BCD集成器件，如图1所示，包括集成于同一P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件。所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底1表面的P型外延层4表面的N型外延层14中，并通过P+对通隔离区5～10及15～20实现结隔离。在高压nLDMOS器件下方的P型衬底1和P型外延层4之间具有第一N型埋层2，在高压nLIGBT器件下方的P型衬底1和P型外延层4之间具有第二N型埋层3。
本发明提供的另一种基于N型外延层的BCD集成器件，如图8所示，包括集成于同一P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件。所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底1表面的P型外延层4表面的N型外延层14中，并通过P+对通隔离区5～10及15～20实现结隔离。在高压nLDMOS器件下方的P型衬底1和P型外延层4之间具有第一N型埋层2，在高压nLIGBT器件下方的P型衬底1和P型外延层4之间具有第二N型埋层3，在低压PMOS器件和低压NMOS器件下方的P型外延层4和N型外延层14之间具有第三N型埋层11，在低压PNP器件下方的P型外延层4和N型外延层14之间具有第四N型埋层12，在低压NPN器件下方的P型外延层4和N型外延层14之间具有第五N型埋层13。
上述基于N型外延层的BCD集成器件的制造方法包括以下步骤：
第一步：在P型衬底1中，离子注入N型杂质扩散形成第一、二N型埋层2～3，P型衬底电阻率为10～200Ω·cm，N型杂质注入剂量为1E12cm-2～1E16cm-2。
第二步：在P型衬底1上，外延形成P型外延层4，外延层浓度为1E14cm-3～1E16cm-3，外延层厚度为5μm～100μm。
第三步：在P型外延层4中，离子注入P型杂质以在后续制造过程中形成P型埋层5～10，P型杂质注入剂量为1E12cm-2～1E16cm-2。
第四步：在P型外延层4上，外延形成N型外延层14，外延层浓度为1E15cm-3～1E16cm-3，外延层厚度为15μm～25μm。
第五步：在N型外延层14中，离子注入P型杂质扩散形成P型埋层15～20，P型杂质注入剂量为1E12cm-2～1E16cm-2。所述P型埋层15～20与对应的P型埋层5～10形成P+对通隔离区5～10及15～20实现结隔离。
第六步：在N型外延层14中，离子注入P型杂质扩散形成高压nLDMOS器件、高压nLIGBT器件、低压NMOS器件和低压NPN器件P阱22～25。P型杂质注入剂量为1E12cm-2～1E14cm-2。
第七步：在N型外延层14中，离子注入N型杂质扩散形成高压nLIGBT器件的N型缓冲层21，N型杂质注入剂量为1E12cm-2～1E15cm-2。
第八步：硅局部氧化LOCOS(Local Oxidation of Silicon)工艺形成场氧化层26，厚度0.3μm～2μm。
第九步：形成高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件的栅氧化层27～30，栅氧化层厚度为7nm～100nm。
第十步：形成高压nLDMOS器件的多晶硅栅31和多晶硅场板35，高压nLIGBT器件的多晶硅栅32和多晶硅场板36，低压PMOS器件的多晶硅栅33和低压NMOS器件的多晶硅栅34。
第十一步：离子注入P型杂质(或N型杂质)形成高压nLDMOS器件的P+阱接触区37，高压nLIGBT器件的P+阱接触区38，高压nLIGBT器件的P+阳极区39，低压PMOS的源极区40和漏极区41，低压PNP的集电极区42和发射极区43，低压NPN的基极区44。P型杂质注入剂量为1E15cm-2～2E16cm-2(形成高压nLDMOS器件的源极区45，高压nLDMOS器件的漏极区46，高压nLIGBT器件的阴极区47，低压NMOS的源极区48和漏极区49，低压PNP的基极区50，低压NPN的集电极区51和发射极区52。N型杂质注入剂量为1E15cm-2～2E16cm-2)。
第十二步：离子注入N型杂质(或P型杂质)形成高压nLDMOS器件的源极区45，高压nLDMOS器件的漏极区46，高压nLIGBT器件的阴极区47，低压NMOS的源极区48和漏极区49，低压PNP的基极区50，低压NPN的集电极区51和发射极区52。N型杂质注入剂量为1E15cm-2～2E16cm-2(形成高压nLDMOS器件的P+阱接触区37，高压nLIGBT器件的P+阱接触区38，高压nLIGBT器件的P+阳极区39，低压PMOS的源极区40和漏极区41，低压PNP的集电极区42和发射极区43，低压NPN的基极区44。P型杂质注入剂量为1E15cm-2～2E16cm-2)。
第十三步：淀积介质层形成金属前介质53，厚度0.5μm～3μm。
第十四步：金属化形成高压nLDMOS器件的源极金属54和漏极金属55；高压nLIGBT器件的阴极金属56和阳极金属57；低压PMOS器件的源极金属58和漏极金属59；低压NMOS器件的源极金属60和漏极金属61；低压PNP器件的集电极金属62、发射极金属63和基极金属64；低压NPN器件的集电极金属65、发射极金属66和基极金属67。
本发明的有益效果是：第一，本发明所集成的高压半导体器件与常规高压半导体器件相比，实现相同击穿电压下可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ法制造的单晶硅片带来的芯片制造成本的增加。在不影响器件击穿电压的前提下降低了衬底材料的电阻率，从而降低了芯片制造成本。一方面，在反向阻断状态下，N型埋层2(或3)引入的电子与更多P型衬底1和P型外延层4提供的空穴复合形成承受耐压的耗尽层，即在维持器件击穿电压的前提下可增大P型衬底1和P型外延层4的掺杂浓度(即降低P型衬底1和P型外延层4的电阻率)，降低芯片的制造成本；另一方面，N型埋层2(或3)在器件体内引入一电场尖峰，调节纵向电场分布，从而维持器件的击穿电压不变。其二，本发明在P型衬底上实现高压nLDMOS、高压nLIGBT的制造并且同时单片集成低压PMOS、低压NMOS和低压PNP、低压NPN等半导体器件。
附图说明
图1是本发明提供的BCD器件的结构示意图，其中1是P型衬底，2～3是N型埋层，4是P型外延层，5～10是P型埋层，14是N型外延层，15～20是P型埋层，21是N型缓冲层，22～25是P阱，26是场氧化层，27～30是栅氧化层，31～34是多晶硅栅，35～36是多晶硅场板，37～44是P+各区，45～52是N+各区，53是金属前介质，54～67是各金属电极。
图2是本发明提供的另一种实施方案的BCD器件的结构示意图，其中1是P型衬底，2～3是N型埋层，4是P型外延层，5～10是P型埋层，11～13是N型埋层，14是N型外延层，15～20是P型埋层，21是N型缓冲层，22～25是P阱，26是场氧化层，27～30是栅氧化层，31～34是多晶硅栅，35～36是多晶硅场板，37～44是P+各区，45～52是N+各区，53是金属前介质，54～67是各金属电极。
图3为所述高压nLDMOS器件的纵向剖面图，图4为所述高压nLIGBT器件的纵向剖面图，图5为所述低压PMOS器件的纵向剖面图，图6为所述低压NMOS器件的纵向剖面图，图7为所述低压PNP器件的纵向剖面图，图8为所述低压NPN器件的纵向剖面图。
图9为传统高压nLDMOS器件与本发明所述的高压nLDMOS器件纵向剖面图。图10为传统高压nLDMOS器件与本发明所述的高压nLDMOS器件击穿时体内等势线分布对比。图11为传统高压nLDMOS器件与本发明所述的高压nLDMOS器件击穿电压对比。图12为传统高压nLDMOS器件与本发明所述的高压nLDMOS器件击穿时漏极下方纵向电场分布对比。
具体实施方式
本发明提供的一种基于N型外延层的BCD集成器件，如图1所示，包括集成于同一P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件。所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底1表面的P型外延层4表面的N型外延层14中，并通过P+对通隔离区5～10及15～20实现结隔离。在高压nLDMOS器件下方的P型衬底1和P型外延层4之间具有第一N型埋层2，在高压nLIGBT器件下方的P型衬底1和P型外延层4之间具有第二N型埋层3。
本发明提供的另一种基于N型外延层的BCD集成器件，如图8所示，包括集成于同一P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件。所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底1表面的P型外延层4表面的N型外延层14中，并通过P+对通隔离区5～10及15～20实现结隔离。在高压nLDMOS器件下方的P型衬底1和P型外延层4之间具有第一N型埋层2，在高压nLIGBT器件下方的P型衬底1和P型外延层4之间具有第二N型埋层3，在低压PMOS器件和低压NMOS器件下方的P型外延层4和N型外延层14之间具有第三N型埋层11，在低压PNP器件下方的P型外延层4和N型外延层14之间具有第四N型埋层12，在低压NPN器件下方的P型外延层4和N型外延层14之间具有第五N型埋层13。
所述高压nLDMOS器件(如图2所示)包括N型外延层14中的P阱22和与漏极金属55相连的N+漏极区46，P阱22中包括并排、且与源极金属54相连的P+阱接触区37和N+源极区45；N型外延层14靠近N+漏极区46的一侧的表面具有场氧化层26、靠近P阱22的一侧的表面以及P阱22的表面具有栅氧化层27，栅氧化层27的表面具有多晶硅栅31，场氧化层26与漏极金属55之间具有多晶硅场板35；多晶硅栅24、源极金属54和漏极金属55之间具有金属前介质53。所述高压nLDMOS器件下方的P型衬底1和P型外延层4之间还具有第一N型埋层2。第一N型埋层2的引入可以使器件在维持击穿电压不变的情况下降低P型衬底1和P型外延层4的电阻率，从而降低芯片的制造成本。
所述高压nLIGBT器件(如图3所示)包括N型外延层14中的P阱23和N型缓冲层21，P阱23中具有并排、且与阴极金属56相连的P+阱接触区38和N+阴极区47，N型缓冲层21中具有与阳极金属57相连的P+阳极区39；N型外延层14靠近P+阳极区39的一侧的表面具有场氧化层26、靠近P阱23的一侧的表面以及P阱23的表面具有栅氧化层28，栅氧化层28的表面具有多晶硅栅32，场氧化层26与阳极金属57之间具有多晶硅场板36；多晶硅栅32、阴极金属56和阳极金属57之间具有金属前介质53。所述高压nLIGBT器件下方的P型衬底1和P型外延层4之间还具有第二N型埋层3。第二N型埋层3的引入可以使器件在维持击穿电压不变的情况下降低P型衬底1和P型外延层4的电阻率，从而降低芯片的制造成本。
所述低压PMOS器件(如图4所示)包括N型外延层14中分别与源极金属58相连的P+源极区40和与漏极金属59相连的P+漏极区41，P+源极区40和P+漏极区41之间的N型外延层14表面具有栅氧化层29，栅氧化层29的表面具有多晶硅栅33。器件在工作状态下，P+源极区40和P+漏极区41、N型外延层14、P型外延层4以及P型衬底1之间构成纵向寄生PNP，由于寄生PNP管基区为厚的N型外延层14，电流放大系数很小以至纵向的寄生效应可忽略。
所述低压NMOS器件(如图5所示)包括N型外延层14中P阱24，P阱24中具有分别与源极金属60相连的N+源极区48、与漏极金属61相连的N+漏极区49，N+源极区48和N+漏极区49之间的P阱24表面具有栅氧化层30，栅氧化层30的表面具有多晶硅栅34。器件在工作状态下P阱24、N型外延层14、P型外延层4和P型衬底1之间构成纵向寄生PNP管，由于寄生PNP管基区为厚的N型外延层14，电流放大系数很小以至纵向的寄生效应可忽略。
所述低压PNP器件(如图6所示)包括N型外延层14中分别与集电极金属62相连的P+集电极区42、与发射极金属63相连的P+发射极区43和与基极金属64相连的N+基区接触区50。器件在工作状态下P+集电极区42和P+发射极区43、N型外延层14、P型外延层4和P型衬底1之间构成纵向寄生PNP管，由于寄生PNP管基区为厚的N型外延层14，电流放大系数很小以至纵向的寄生效应可忽略。
所述低压NPN器件(如图7所示)包括N型外延层14中的P阱25和与集电极金属65相连的N+集电极接触区51，P阱25中包括分别与发射极金属66相连的N+发射极区52、与基极金属67相连的P+基区接触区44。器件在工作状态下P阱25、N型外延层14、P型外延层4和P型衬底1之间构成纵向寄生PNP管，由于寄生PNP管基区为厚的N型外延层14，电流放大系数很小以至纵向的寄生效应可忽略。
上述基于N型外延层的BCD集成器件的制造方法包括以下步骤：
第一步：在P型衬底1中，离子注入N型杂质扩散形成第一、二N型埋层2～3，P型衬底电阻率为10～200Ω·cm，N型杂质注入剂量为1E12cm-2～1E16cm-2。
第二步：在P型衬底1上，外延形成P型外延层4，外延层浓度为1E14cm-3～1E16cm-3，外延层厚度为5μm～100μm。
第三步：在P型外延层4中，离子注入P型杂质以在后续制造过程中形成P型埋层5～10，P型杂质注入剂量为1E12cm-2～1E16cm-2。
第四步：在P型外延层4上，外延形成N型外延层14，外延层浓度为1E15cm-3～1E16cm-3，外延层厚度为15μm～25μm。
第五步：在N型外延层14中，离子注入P型杂质扩散形成P型埋层15～20，P型杂质注入剂量为1E12cm-2～1E16cm-2。所述P型埋层15～20与对应的P型埋层5～10形成P+对通隔离区5～10及15～20实现结隔离。
第六步：在N型外延层14中，离子注入P型杂质扩散形成高压nLDMOS器件、高压nLIGBT器件、低压NMOS器件和低压NPN器件P阱22～25。P型杂质注入剂量为1E12cm-2～1E14cm-2。
第七步：在N型外延层14中，离子注入N型杂质扩散形成高压nLIGBT器件的N型缓冲层21，N型杂质注入剂量为1E12cm-2～1E15cm-2。
第八步：硅局部氧化LOCOS(Local Oxidation of Silicon)工艺形成场氧化层26，厚度0.3μm～2μm。
第九步：形成高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件的栅氧化层27～30，栅氧化层厚度为7nm～100nm。
第十步：形成高压nLDMOS器件的多晶硅栅31和多晶硅场板35，高压nLIGBT器件的多晶硅栅32和多晶硅场板36，低压PMOS器件的多晶硅栅33和低压NMOS器件的多晶硅栅34。
第十一步：离子注入P型杂质(或N型杂质)形成高压nLDMOS器件的P+阱接触区37，高压nLIGBT器件的P+阱接触区38，高压nLIGBT器件的P+阳极区39，低压PMOS的源极区40和漏极区41，低压PNP的集电极区42和发射极区43，低压NPN的基极区44。P型杂质注入剂量为1E15cm-2～2E16cm-2(形成高压nLDMOS器件的源极区45，高压nLDMOS器件的漏极区46，高压nLIGBT器件的阴极区47，低压NMOS的源极区48和漏极区49，低压PNP的基极区50，低压NPN的集电极区51和发射极区52。N型杂质注入剂量为1E15cm-2～2E16cm-2)。
第十二步：离子注入N型杂质(或P型杂质)形成高压nLDMOS器件的源极区45，高压nLDMOS器件的漏极区46，高压nLIGBT器件的阴极区47，低压NMOS的源极区48和漏极区49，低压PNP的基极区50，低压NPN的集电极区51和发射极区52。N型杂质注入剂量为1E15cm-2～2E16cm-2(形成高压nLDMOS器件的P+阱接触区37，高压nLIGBT器件的P+阱接触区38，高压nLIGBT器件的P+阳极区39，低压PMOS的源极区40和漏极区41，低压PNP的集电极区42和发射极区43，低压NPN的基极区44。P型杂质注入剂量为1E15cm-2～2E16cm-2)。
第十三步：淀积介质层形成金属前介质53，厚度0.5μm～3μm。
第十四步：金属化形成高压nLDMOS器件的源极金属54和漏极金属55；高压nLIGBT器件的阴极金属56和阳极金属57；低压PMOS器件的源极金属58和漏极金属59；低压NMOS器件的源极金属60和漏极金属61；低压PNP器件的集电极金属62、发射极金属63和基极金属64；低压NPN器件的集电极金属65、发射极金属66和基极金属67。
本发明提供另一种实施方案，如图8所示，新增了N型埋层11～13。如果第四步中N型外延层14厚度较小(5～15μm)，纵向寄生PNP管的基区宽度较窄，寄生效应不可忽略。可在第三步与第四步之间增加步骤“在P型外延层4中，离子注入N型杂质以在后续制造过程中形成第三、四、五N型埋层11～13，N型杂质注入剂量为1E12cm-2～1E16cm-2”。所增加第三、四、五N型埋层11～13增大了纵向寄生PNP管基区的掺杂浓度可有效减小电流放大系数，因而消除寄生效应。
本发明制造过程中器件参数如下：P型衬底1电阻率为10～200Ω·cm；N型埋层2～3与11～13杂质注入剂量为1E12cm-2～1E16cm-2；P型外延层4浓度为1E14cm-3～1E16cm-3，厚度为5μm～100μm；P型埋层5～10与15～20注入剂量为1E12cm-2～1E16cm-2；N型外延层14浓度为1E15cm-3～1E16cm-3，厚度为5μm～25μm；N型缓冲层21杂质注入剂量为1E12cm-2～1E15cm-2；P阱22～25杂质注入剂量为1E12cm-2～1E14cm-2；场氧化层26厚度0.3μm～2μm；栅氧化层27～30厚度为7nm～100nm；P+各区37～44杂质注入剂量为1E15cm-2～2E16cm-2；N+各区45～52杂质注入剂量为1E15cm-2～2E16cm-2；金属前介质53厚度0.5μm～3μm。
本发明中所集成的高压器件与与常规高压器件相比，有更低的制造成本。将高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件单片集成，减小芯片面积，增大了芯片的应用领域。本发明所构成的BCD器件可以用于AC-DC开关电源IC和高压栅驱动IC等高压功率集成电路中。
通过二维仿真软件MEDICI验证，传统高压nLDMOS器件，如图9(a)所示，主要参数如下：漂移区长度70μm；外延层厚度7μm，浓度1.4E15cm-3；衬底电阻率100Ω·cm。所述高压nLDMOS器件，如图9(b)所示，主要参数如下：漂移区长度70μm；外延层厚度7μm，浓度1.4E15cm-3；衬底浓度电阻率50Ω·cm；N型埋层2长度20μm，结深2μm，位于器件体内20μm处，注入剂量1.5E12cm-2。
通过仿真，传统高压nLDMOS器件与所述高压nLDMOS器件击穿时等势线分布如图10所示。衬底电阻率的降低虽然引起向衬底方向耗尽区宽度变窄，N型埋层的引入会使P型外延层与N型埋层界面的P/N结处电势分布较密，即引入新的电场尖峰，补偿了衬底电阻率降低引起的击穿电压的减小。
传统高压nLDMOS器件与所述高压nLDMOS器件击穿电压仿真结果对比如图11所示。传统nLDMOS可以在100Ω·cm的衬底电阻率下实现700V的耐压，本专利引入N型埋层，在50Ω·cm的衬底电阻率下即可实现相同的耐压，降低了硅片的制造成本。
传统高压nLDMOS器件与所述高压nLDMOS器件击穿时漏极下方纵向电场分布如图12所示，N型埋层的引入使得所述高压nLDMOS器件在P型外延层与N型埋层界面的P/N结处产生一个新的电场峰值。击穿电压等于电场与坐标轴所围图形的面积。尽管衬底电阻率的降低造成电场斜率的增大，从而导致部分区域电场与纵坐标所围的面积减小，但新的电场峰值的引入，使得增加的面积抵消掉减小的面积，从而维持纵向击穿电压几乎不变。
Claims (5)
1.一种基于N型外延层的BCD集成器件，包括集成于同一P型衬底(1)上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件；其特征在于：
所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底(1)表面的P型外延层(4)表面的N型外延层(14)中，并通过P+对通隔离区(5～10及15～20)实现结隔离；在高压nLDMOS器件下方的P型衬底(1)和P型外延层(4)之间具有第一N型埋层(2)，在高压nLIGBT器件下方的P型衬底(1)和P型外延层(4)之间具有第二N型埋层(3)。
2.根据权利要求1所述的基于N型外延层的BCD集成器件，其特征在于，在低压PMOS器件和低压NMOS器件下方的P型外延层(4)和N型外延层(14)之间具有第三N型埋层(11)，在低压PNP器件下方的P型外延层(4)和N型外延层(14)之间具有第四N型埋层(12)，在低压NPN器件下方的P型外延层(4)和N型外延层(14)之间具有第五N型埋层(13)。
3.根据权利要求1或2所述的基于N型外延层的BCD集成器件，其特征在于：
所述高压nLDMOS器件包括N型外延层(14)中的P阱(22)和与漏极金属(55)相连的N+漏极区(46)，P阱(22)中包括并排、且与源极金属(54)相连的P+阱接触区(37)和N+源极区(45)；N型外延层(14)靠近N+漏极区(46)的一侧的表面具有场氧化层(26)、靠近P阱(22)的一侧的表面以及P阱(22)的表面具有栅氧化层(27)，栅氧化层(27)的表面具有多晶硅栅(31)，场氧化层(26)与漏极金属(55)之间具有多晶硅场板(35)；多晶硅栅(24)、源极金属(54)和漏极金属(55)之间具有金属前介质(53)；
所述高压nLIGBT器件包括N型外延层(14)中的P阱(23)和N型缓冲层(21)，P阱(23)中具有并排、且与阴极金属(56)相连的P+阱接触区(38)和N+阴极区(47)，N型缓冲层(21)中具有与阳极金属(57)相连的P+阳极区(39)；N型外延层(14)靠近P+阳极区(39)的一侧的表面具有场氧化层(26)、靠近P阱(23)的一侧的表面以及P阱(23)的表面具有栅氧化层(28)，栅氧化层(28)的表面具有多晶硅栅(32)，场氧化层(26)与阳极金属(57)之间具有多晶硅场板(36)；多晶硅栅(32)、阴极金属(56)和阳极金属(57)之间具有金属前介质(53)；
所述低压PMOS器件包括N型外延层(14)中分别与源极金属(58)相连的P+源极区(40)和与漏极金属(59)相连的P+漏极区(41)，P+源极区(40)和P+漏极区(41)之间的N型外延层(14)表面具有栅氧化层(29)，栅氧化层(29)的表面具有多晶硅栅(33)；
所述低压NMOS器件包括N型外延层(14)中P阱(24)，P阱(24)中具有分别与源极金属(60)相连的N+源极区(48)、与漏极金属(61)相连的N+漏极区(49)，N+源极区(48)和N+漏极区(49)之间的P阱(24)表面具有栅氧化层(30)，栅氧化层(30)的表面具有多晶硅栅(34)；
所述低压PNP器件包括N型外延层(14)中分别与集电极金属(62)相连的P+集电极区(42)、与发射极金属(63)相连的P+发射极区(43)和与基极金属(64)相连的N+基区接触区(50)；
所述低压NPN器件包括N型外延层(14)中的P阱(25)和与集电极金属(65)相连的N+集电极接触区(51)，P阱(25)中包括分别与发射极金属(66)相连的N+发射极区(52)、与基极金属(67)相连的P+基区接触区(44)。
4.一种基于N型外延层的BCD集成器件的制造方法，包括以下步骤：
第一步：在P型衬底(1)中，离子注入N型杂质扩散形成第一、二N型埋层(2～3)，P型衬底电阻率为10～200Ω·cm，N型杂质注入剂量为1E12cm-2～1E16cm-2；
第二步：在P型衬底(1)上，外延形成P型外延层(4)，外延层浓度为1E14cm-3～1E16cm-3，外延层厚度为5μm～100μm；
第三步：在P型外延层(4)中，离子注入P型杂质以在后续制造过程中形成P型埋层(5～10)，P型杂质注入剂量为1E12cm-2～1E16cm-2；
第四步：在P型外延层(4)上，外延形成N型外延层(14)，外延层浓度为1E15cm-3～1E16cm-3，外延层厚度为15μm～25μm；
第五步：在N型外延层(14)中，离子注入P型杂质扩散形成P型埋层(15～20)，P型杂质注入剂量为1E12cm-2～1E16cm-2；所述P型埋层(15～20)与对应的P型埋层(5～10)形成P+对通隔离区实现结隔离；
第六步：在N型外延层(14)中，离子注入P型杂质扩散形成高压nLDMOS器件、高压nLIGBT器件、低压NMOS器件和低压NPN器件的P阱(22～25)；P型杂质注入剂量为1E12cm-2～1E14cm-2；
第七步：在N型外延层(14)中，离子注入N型杂质扩散形成高压nLIGBT器件的N型缓冲层(21)，N型杂质注入剂量为1E12cm-2～1E15cm-2；
第八步：硅局部氧化LOCOS工艺形成场氧化层(26)，厚度0.3μm～2μm；
第九步：形成高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件的栅氧化层(27～30)，栅氧化层厚度为7nm～100nm；
第十步：形成高压nLDMOS器件的多晶硅栅(31)和多晶硅场板(35)，高压nLIGBT器件的多晶硅栅(32)和多晶硅场板(36)，低压PMOS器件的多晶硅栅(33)和低压NMOS器件的多晶硅栅(34)；
第十一步：离子注入P型杂质或N型杂质形成高压nLDMOS器件的P+阱接触区(37)，高压nLIGBT器件的P+阱接触区(38)，高压nLIGBT器件的P+阳极区(39)，低压PMOS的源极区(40)和漏极区(41)，低压PNP的集电极区(42)和发射极区(43)，低压NPN的基极区(44)；P型杂质注入剂量为1E15cm-2～2E16cm-2；N型杂质注入剂量为1E15cm-2～2E16cm-2；
第十二步：离子注入N型杂质或P型杂质形成高压nLDMOS器件的源极区(45)，高压nLDMOS器件的漏极区(46)，高压nLIGBT器件的阴极区(47)，低压NMOS的源极区(48)和漏极区(49)，低压PNP的基极区(50)，低压NPN的集电极区(51)和发射极区(52)；N型杂质注入剂量为1E15cm-2～2E16cm-2；P型杂质注入剂量为1E15cm-2～2E16cm-2；
第十三步：淀积介质层形成金属前介质53，厚度0.5μm～3μm；
第十四步：金属化形成高压nLDMOS器件的源极金属(54)和漏极金属(55)；高压nLIGBT器件的阴极金属(56)和阳极金属(57)；低压PMOS器件的源极金属(58)和漏极金属(59)；低压NMOS器件的源极金属(60)和漏极金属(61)；低压PNP器件的集电极金属(62)、发射极金属(63)和基极金属(64)；低压NPN器件的集电极金属(65)、发射极金属(66)和基极金属(67)。
5.根据权利要求4所述的基于N型外延层的BCD集成器件的制造方法，其特征在于，在第三步与第四步之间增加步骤“在P型外延层4中，离子注入N型杂质以在后续制造过程中形成第三、四、五N型埋层(11～13)，N型杂质注入剂量为1E12cm-2～1E16cm-2”。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011101059865A CN102201406B (zh) | 2011-04-26 | 2011-04-26 | 一种基于n型外延层的bcd集成器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011101059865A CN102201406B (zh) | 2011-04-26 | 2011-04-26 | 一种基于n型外延层的bcd集成器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102201406A true CN102201406A (zh) | 2011-09-28 |
| CN102201406B CN102201406B (zh) | 2012-11-07 |
Family
ID=44661964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011101059865A Expired - Fee Related CN102201406B (zh) | 2011-04-26 | 2011-04-26 | 一种基于n型外延层的bcd集成器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102201406B (zh) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102354686A (zh) * | 2011-11-17 | 2012-02-15 | 上海先进半导体制造股份有限公司 | 60v高边ldnmos结构及其制造方法 |
| CN102779821A (zh) * | 2012-07-31 | 2012-11-14 | 电子科技大学 | 一种集成了采样电阻的电流检测ldmos器件 |
| CN102810540A (zh) * | 2012-07-31 | 2012-12-05 | 电子科技大学 | 一种具有电流采样功能的ldmos器件 |
| CN103022006A (zh) * | 2013-01-21 | 2013-04-03 | 贵州大学 | 一种基于外延技术的三维集成功率半导体及其制作方法 |
| CN103337498A (zh) * | 2013-05-31 | 2013-10-02 | 深圳市联德合微电子有限公司 | 一种bcd半导体器件及其制造方法 |
| CN103855154A (zh) * | 2012-12-04 | 2014-06-11 | 上海华虹宏力半导体制造有限公司 | 集成mosfet的igbt器件及制造方法 |
| CN105336736A (zh) * | 2015-10-21 | 2016-02-17 | 杭州士兰微电子股份有限公司 | Bcd器件及其制造方法 |
| CN106952906A (zh) * | 2017-05-26 | 2017-07-14 | 电子科技大学 | 一种多外延半导体器件及其制造方法 |
| CN107180829A (zh) * | 2017-05-26 | 2017-09-19 | 电子科技大学 | 一种bcd器件及其制造方法 |
| CN107221558A (zh) * | 2017-05-26 | 2017-09-29 | 电子科技大学 | 一种soi层变掺杂的bcd器件及其制造方法 |
| CN109671707A (zh) * | 2018-12-25 | 2019-04-23 | 电子科技大学 | 一种集成vdmos的jcd集成器件及其制备方法 |
| CN111986998A (zh) * | 2020-09-18 | 2020-11-24 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及其制备方法 |
| CN118471979A (zh) * | 2024-07-10 | 2024-08-09 | 杭州致善微电子科技有限公司 | 一种基于bcd集成的金属氧化物场效应功率晶体管及工艺 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101359664A (zh) * | 2007-07-31 | 2009-02-04 | 上海贝岭股份有限公司 | Bcd工艺中的n型ldmos器件及其版图制作方法和制造方法 |
| CN101771039A (zh) * | 2010-01-20 | 2010-07-07 | 电子科技大学 | 一种bcd器件及其制造方法 |
-
2011
- 2011-04-26 CN CN2011101059865A patent/CN102201406B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101359664A (zh) * | 2007-07-31 | 2009-02-04 | 上海贝岭股份有限公司 | Bcd工艺中的n型ldmos器件及其版图制作方法和制造方法 |
| CN101771039A (zh) * | 2010-01-20 | 2010-07-07 | 电子科技大学 | 一种bcd器件及其制造方法 |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102354686A (zh) * | 2011-11-17 | 2012-02-15 | 上海先进半导体制造股份有限公司 | 60v高边ldnmos结构及其制造方法 |
| CN102779821A (zh) * | 2012-07-31 | 2012-11-14 | 电子科技大学 | 一种集成了采样电阻的电流检测ldmos器件 |
| CN102810540A (zh) * | 2012-07-31 | 2012-12-05 | 电子科技大学 | 一种具有电流采样功能的ldmos器件 |
| CN102779821B (zh) * | 2012-07-31 | 2015-04-15 | 电子科技大学 | 一种集成了采样电阻的电流检测ldmos器件 |
| CN103855154A (zh) * | 2012-12-04 | 2014-06-11 | 上海华虹宏力半导体制造有限公司 | 集成mosfet的igbt器件及制造方法 |
| CN103022006A (zh) * | 2013-01-21 | 2013-04-03 | 贵州大学 | 一种基于外延技术的三维集成功率半导体及其制作方法 |
| CN103022006B (zh) * | 2013-01-21 | 2015-03-18 | 贵州大学 | 一种基于外延技术的三维集成功率半导体及其制作方法 |
| CN103337498A (zh) * | 2013-05-31 | 2013-10-02 | 深圳市联德合微电子有限公司 | 一种bcd半导体器件及其制造方法 |
| CN103337498B (zh) * | 2013-05-31 | 2017-02-08 | 深圳市联德合微电子有限公司 | 一种bcd半导体器件及其制造方法 |
| CN105336736A (zh) * | 2015-10-21 | 2016-02-17 | 杭州士兰微电子股份有限公司 | Bcd器件及其制造方法 |
| CN106952906A (zh) * | 2017-05-26 | 2017-07-14 | 电子科技大学 | 一种多外延半导体器件及其制造方法 |
| CN107180829A (zh) * | 2017-05-26 | 2017-09-19 | 电子科技大学 | 一种bcd器件及其制造方法 |
| CN107221558A (zh) * | 2017-05-26 | 2017-09-29 | 电子科技大学 | 一种soi层变掺杂的bcd器件及其制造方法 |
| CN107180829B (zh) * | 2017-05-26 | 2019-12-27 | 电子科技大学 | 一种bcd器件及其制造方法 |
| CN106952906B (zh) * | 2017-05-26 | 2019-12-27 | 电子科技大学 | 一种多外延半导体器件及其制造方法 |
| CN107221558B (zh) * | 2017-05-26 | 2020-07-10 | 电子科技大学 | 一种soi层变掺杂的bcd器件及其制造方法 |
| CN109671707A (zh) * | 2018-12-25 | 2019-04-23 | 电子科技大学 | 一种集成vdmos的jcd集成器件及其制备方法 |
| CN111986998A (zh) * | 2020-09-18 | 2020-11-24 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及其制备方法 |
| CN118471979A (zh) * | 2024-07-10 | 2024-08-09 | 杭州致善微电子科技有限公司 | 一种基于bcd集成的金属氧化物场效应功率晶体管及工艺 |
| CN118471979B (zh) * | 2024-07-10 | 2024-09-10 | 杭州致善微电子科技有限公司 | 一种基于bcd集成的金属氧化物场效应功率晶体管及工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102201406B (zh) | 2012-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102201406B (zh) | 一种基于n型外延层的bcd集成器件及其制造方法 | |
| CN102194818B (zh) | 一种基于p型外延层的bcd集成器件及其制造方法 | |
| CN101300679B (zh) | 制造半导体器件的方法 | |
| CN107785415B (zh) | 一种soi-rc-ligbt器件及其制备方法 | |
| CN110556388B (zh) | 一种可集成功率半导体器件及其制造方法 | |
| CN105793991B (zh) | 半导体装置 | |
| CN101771039B (zh) | 一种bcd器件及其制造方法 | |
| CN100578790C (zh) | Bcd半导体器件及其制造方法 | |
| CN102376762B (zh) | 超级结ldmos器件及制造方法 | |
| CN103337498A (zh) | 一种bcd半导体器件及其制造方法 | |
| CN102290446A (zh) | 半导体设备及其制造方法 | |
| CN102130153B (zh) | 绝缘体上硅的n型横向绝缘栅双极晶体管及其制备方法 | |
| CN104409507B (zh) | 低导通电阻vdmos器件及制备方法 | |
| CN102751332A (zh) | 耗尽型功率半导体器件及其制造方法 | |
| CN101771085A (zh) | 一种高压半导体器件及其制造方法 | |
| US11139391B2 (en) | IGBT device | |
| CN106129110A (zh) | 一种双通道rc‑igbt器件及其制备方法 | |
| CN103872097B (zh) | 功率半导体设备及其制造方法 | |
| JP2008060152A (ja) | 半導体装置及びその製造方法 | |
| CN104201203B (zh) | 高耐压ldmos器件及其制造方法 | |
| TWI503972B (zh) | 橫向式絕緣閘雙極電晶體及其製造方法 | |
| CN201904340U (zh) | 绝缘体上硅的n型横向绝缘栅双极晶体管 | |
| CN202736927U (zh) | 耗尽型功率半导体器件 | |
| CN207993871U (zh) | 一种低压槽栅超结mos器件 | |
| KR20100016709A (ko) | 플레이너형 절연게이트 바이폴라 트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20121107 Termination date: 20150426 |
|
| EXPY | Termination of patent right or utility model |