KR20220020334A - 반도체 전력소자 - Google Patents

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Abstract

본 발명의 실시예에서 제공한 반도체 전력소자는, n형 드리프트 영역의 최상부에 위치한 적어도 하나의 p형 바디 영역, 상기 p형 바디 영역 내에 위치한 제 1 n형 소스 영역 및 제 2 n형 소스 영역; 상기 제 1 n형 소스 영역과 상기 n형 드리프트 영역 사이의 제 1 전류 채널의 턴온 및 턴오프를 제어하기 위한 제 1 게이트 구조; 상기 n형 드리프트 영역 내에 함몰되고, 상기 제 2 n형 소스 영역과 상기 n형 드리프트 영역 사이의 제 2 전류 채널의 턴온 및 턴오프를 제어하기 위한 제 2 게이트 구조; 를 포함한다. 본 발명의 실시예의 반도체 전력소자는 칩 사이즈가 작고 역방향 회복 속도가 빠르다.

Description

반도체 전력소자
본 출원은 2019년 11월 27일 중국특허청에 제출한 출원번호가 201911184108.X인 중국특허출원의 우선권을 주장하는 바, 해당 출원의 전부 내용은 참조로서 본 개시에 포함된다.
본 출원은 반도체 전력소자의 기술분야에 속하며, 예를 들어, 칩 사이즈가 작고 역방향 회복 속도가 빠른 반도체 전력소자에 관한 것이다.
도 1에 도시된 바와 같이, 관련 기술의 반도체 전력소자의 등가회로는 소스(101), 드레인(102), 게이트(103) 및 바디다이오드(104)를 포함하되, 여기서, 바디다이오드(104)는 반도체 전력소자의 진성 기생 구조이다. 관련 기술의 반도체 전력소자의 작동 메커니즘은, 1)게이트 소스 전압(Vgs)이 반도체 전력소자의 문턱 전압(Vth)보다 작고, 드레인 소스 전압(Vds)이 0V보다 큰 경우, 반도체 전력소자는 턴오프 상태이고; 2)게이트 소스 전압(Vgs)이 반도체 전력소자의 문턱 전압(Vth)보다 크고, 드레인 소스 전압(Vds)이 0V보다 큰 경우, 반도체 전력소자는 정방향으로 턴온되고, 이때 전류는 드레인에서 게이트측의 전류 채널을 거쳐 소스로 흐른다. 관련 기술의 반도체 전력소자는 턴오프될 때, 드레인 소스 전압(Vds)이 0V보다 작으면, 반도체 전력소자의 바디다이오드가 순바이어스 상태이고, 역방향 전류는 소스에서 바디다이오드를 거쳐 드레인으로 흐르고, 이때 바디다이오드의 전류에는 소수 캐리어를 주입한 현상이 존재하는데, 이러한 소수 캐리어는 반도체 전력소자가 다시 턴온될 때 역방향으로 회복되기 때문에, 역방향 회복 전류가 커지고, 역방향 회복 시간이 길어진다.
본 출원은 역방향 회복 속도가 빠른 반도체 전력소자를 제공하여, 관련 기술의 반도체 전력소자가 소수 캐리어 주입 문제로 인해 역방향 회복 시간이 길어지는 문제를 해결한다.
본 발명의 실시예에서 제공한 반도체 전력소자는,
n형 드레인 영역, 상기 n형 드레인 영역 상에 위치한 n형 드리프트 영역, 상기 n형 드리프트 영역의 최상부에 위치한 적어도 하나의 p형 바디 영역, 상기 p형 바디 영역 내에 위치한 제 1 n형 소스 영역 및 제 2 n형 소스 영역;
제 1 게이트 유전체층, 제 1 게이트 및 n형 플로팅 게이트를 포함하되, 상기 제 1 게이트 및 상기 n형 플로팅 게이트는 상기 제 1 게이트 유전체층 상에 위치하고, 가로 방향에서, 상기 n형 플로팅 게이트는 상기 n형 드리프트 영역에 가까운 일측에 위치하고, 상기 제 1 게이트는 상기 제 1 n형 소스 영역에 가까운 일측에 위치하고 상기 n형 플로팅 게이트 상으로 연장되며, 상기 제 1 게이트는 용량 결합을 통해 상기 n형 플로팅 게이트에 작용하며, 상기 제 1 n형 소스 영역과 상기 n형 드리프트 영역 사이의 제 1 전류 채널의 턴온 및 턴오프를 제어하기 위한 제 1 게이트 구조; 상기 제 1 게이트 유전체층에 위치하는 하나의 개구부-상기 n형 플로팅 게이트는 상기 개구부를 통해 상기 p형 바디 영역와 접촉하여 p-n접합 다이오드를 형성함-;
상기 n형 드리프트 영역 내에 함몰된 게이트 트렌치 및 상기 게이트 트렌치 내에 위치한 제 2 게이트 유전체층과 제 2 게이트를 포함하며, 상기 제 2 n형 소스 영역과 상기 n형 드리프트 영역 사이의 제 2 전류 채널의 턴온 및 턴오프를 제어하기 위한 제 2 게이트 구조; 를 포함한다.
선택 가능하게는, 본 출원의 반도체 전력소자에 있어서, 상기 제 1 게이트는 상기 n형 드리프트 영역에 가까운 상기 n형 플로팅 게이트의 일측 측벽을 커버한다.
선택 가능하게는, 본 출원의 반도체 전력소자는, 상기 게이트 트렌치에 위치한 차폐 게이트를 더 포함하되, 상기 제 2 게이트는 상기 게이트 트렌치의 상부에 위치하고, 상기 차폐 게이트는 상기 게이트 트렌치의 하부에 위치하며, 상기 차폐 게이트는 절연 유전체층을 통해 상기 제 2 게이트 및 상기 n형 드리프트 영역과 격리된다.
선택 가능하게는, 본 출원의 반도체 전력소자에 있어서, 상기 차폐 게이트는 상기 게이트 트렌치의 하부에 위치하고 상기 게이트 트렌치의 상부 내로 위로 연장된다.
선택 가능하게는, 본 출원의 반도체 전력소자에 있어서, 상기 게이트 트렌치의 상부의 폭은 상기 게이트 트렌치의 하부의 폭보다 크다.
선택 가능하게는, 본 출원의 반도체 전력소자에 있어서, 상기 개구부는 상기 n형 플로팅 게이트의 하방에서 상기 n형 드리프트 영역에 가까운 일측에 위치한다.
본 출원의 실시예에서 제공한 반도체 전력소자는 정방향 차단 상태 및 정방향 턴온일 때, 높은 문턱 전압을 구비하고; 역방향으로 전도될 때, 제 1 전류 채널이 낮은 문턱 전압을 구비하게 되어, 제 1 전류 채널이 낮은 게이트 전압(또는 0V 전압)에서 턴온되도록 함으로써, 제 1 전류 채널에서 흐르는 역방향 전류를 증가시킬 수 있고, 나아가 반도체 전력소자에 기생되는 바디다이오드에서 흐르는 전류를 감소시켜, 반도체 전력소자의 역방향 회복 속도를 향상시킬 수 있다. 본 발명의 실시예에서 제공한 반도체 전력소자의 제 2 전류 채널은 수직되는 전류 채널이므로, 반도체 전력소자의 칩 사이즈를 줄일 수 있어, 반도체 전력소자를 더 작은 부피로 패키징할 수 있다.
이하, 실시예를 설명함에 있어 수요되는 도면을 간략히 소개하도록 한다.
도 1은 관련 기술의 반도체 전력소자의 등가회로의 개략도이다.
도 2는 본 출원에서 제공한 반도체 전력소자의 제 1 실시예의 단면 구조의 개략도이다.
도 3은 본 출원에서 제공한 반도체 전력소자의 제 2 실시예의 단면 구조의 개략도이다.
이하 본 발명의 실시예의 도면을 결합하여, 구체적인 실시형태를 통해, 본 출원의 기술방안을 완전하게 설명하도록 한다. 아울러, 명세서 도면에 예시한 개략도에서는 본 출원에 따른 층 및 영역의 사이즈를 확대하였고, 예시한 도형의 크기는 실제 사이즈를 대표하지 않는다. 명세서에 기재된 실시예는 명세서 도면에 도시된 영역의 특정 형상에만 한정되지 않으며, 예를 들어, 제조로 인한 편차가 있는 획득한 형상을 포함한다.
도 2는 본 출원에서 제공한 반도체 전력소자의 제 1 실시예의 단면 구조의 개략도이고, 도 2에 도시된 바와 같이, 본 발명의 실시예에서 제공한 반도체 전력소자는 n형 드레인 영역(20), n형 드레인 영역(20) 상에 위치한 n형 드리프트 영역(21), n형 드리프트 영역(21)의 최상부에 위치한 적어도 하나의 p형 바디 영역(22)(도 2에서는 단지 하나의 p형 바디 영역(22)만을 예시적으로 도시함), p형 바디 영역(22) 내에 위치한 제 1 n형 소스 영역(23) 및 제 2 n형 소스 영역(33)을 포함한다.
본 발명의 반도체 전력소자는 제 1 n형 소스 영역(23)과 n형 드리프트 영역(23) 사이의 제 1 전류 채널의 턴온 및 턴오프를 제어하기 위한 제 1 게이트 구조를 포함하되, 상기 제 1 게이트 구조는 제 1 게이트 유전체층(24), n형 플로팅 게이트(25) 및 제 1 게이트(26)를 포함하고, 제 1 게이트(26) 및 n형 플로팅 게이트(25)는 제 1 게이트 유전체층(24) 상에 위치하고, 가로 방향에서, n형 플로팅 게이트(25)는 n형 드리프트 영역(21)에 가까운 일측에 위치하고, 제 1 게이트(26)는 제 1 n형 소스 영역(23)에 가까운 일측에 위치하고 상기 n형 플로팅 게이트(25) 상으로 연장되며, 제 1 게이트(26)와 n형 플로팅 게이트(25)는 절연 유전체층(27)에 의해 격리되고, 제 1 게이트(26)는 용량 결합을 통해 상기 n형 플로팅 게이트(25)에 작용한다. 절연 유전체층(27)은 일반적으로 이산화규소로 제조된다. 제 1 게이트 유전체층(24)에는 하나의 개구부(28)가 형성되고, n형 플로팅 게이트(25)는 제 1 게이트 유전체층(24)의 개구부(28)를 통해 p형 바디 영역(22)과 접촉하여 p-n접합 다이오드를 형성한다.
본 발명의 실시예의 반도체 전력소자의 제 1 게이트(26)는 n형 플로팅 게이트(25) 상으로 연장되는 동시에, n형 드리프트 영역(21)에 가까운 n형 플로팅 게이트(25)의 일측 측벽을 커버할 수도 있기 때문에, 제 1 게이트(26)가 n형 플로팅 게이트(25)를 커버하는 면적을 증가할 수 있으며, 나아가 n형 플로팅 게이트(26)에 대한 제 1 게이트(26)의 용량 결합률을 증가할 수 있다.
본 출원에서 제공한 반도체 전력소자는, 정방향 차단 상태일 때, n형 드레인 영역(20)에 높은 전압이 인가되고, n형 플로팅 게이트(25)와 p형 바디 영역(22)에 의해 형성된 p-n접합 다이오드가 정방향으로 바이어스되며, n형 플로팅 게이트(25)에 양전하가 충전됨으로써, n형 플로팅 게이트(25)의 하방의 전류 채널의 문턱 전압(Vht1)이 감소하게 된다. n형 플로팅 게이트(25)의 전압은 제 1 게이트 유전체층(24)에 위치한 개구부(28)의 위치와 관련되고, 선택 가능하게는, 제 1 게이트 유전체층(24)에 위치한 개구부(28)는 n형 플로팅 게이트(25)의 하방에서 n형 드리프트 영역(21)에 가까운 일측에 위치한다. 즉, 가로 방향에서, 개구부(28)의 중심으로부터 n형 드리프트 영역(21)에 가까운 제 1 게이트 유전체층(24)의 일측단까지의 거리는 개구부(28)의 중심으로부터 제 1 n형 소스 영역(23)에 가까운 제 1 게이트 유전체층(24)의 일측단까지의 거리보다 작으며, 다시 말해서, 가로 방향에서, 개구부(28)는 n형 드리프트 영역(21)에 더 가까운 제 1 게이트 유전체층(24)의 영역에 위치한다. 이와 같이, 개구부(28)를 n형 드리프트 영역(21)에 더 가까운 제 1 게이트 유전체층(24)에 설치함으로써, n형 플로팅 게이트(25)에 양전하가 더 쉽게 충전될 수 있어, n형 플로팅 게이트(25)의 전압을 증가시키고, n형 플로팅 게이트(25)의 하방의 전류 채널의 문턱 전압을 감소시킬 수 있다.
본 발명의 실시예의 반도체 전력소자는 정방향 차단 상태 및 정방향 턴온 상태일 때, 드레인 소스 전압(Vds)이 0V보다 크고, n형 플로팅 게이트(25)의 하방의 전류 채널의 문턱 전압(Vht1)이 전체 제 1 전류 채널의 문턱 전압(Vth)에 미치는 영향이 매우 작으므로, 제 1 전류 채널은 여전히 높은 문턱 전압(Vth)을 구비하게 된다. 본 발명의 실시예의 반도체 전력소자는 턴오프일 때, 소스 드레인 전압(Vsd)이 0V보다 크면, n형 플로팅 게이트(25)의 하방의 전류 채널의 문턱 전압(Vht1)이 제 1 전류 채널의 문턱 전압(Vth)에 대한 영향이 매우 크기 때문에, 제 1 전류 채널이 낮은 문턱 전압(Vth)을 구비하게 되어, 제 1 전류 채널이 낮은 게이트 전압(또는 0V 전압)에서 턴온되도록 함으로써, 제 1 전류 채널에서 흐르는 역방향 전류를 증가시키고, 반도체 전력소자에 기생되는 바디다이오드에서 흐르는 전류를 감소시켜, 반도체 전력소자의 역방향 회복 속도를 향상시킬 수 있다.
본 발명의 반도체 전력소자는 제 2 n형 소스 영역(33)과 n형 드리프트 영역(21) 사이의 제 2 전류 채널의 턴온 및 턴오프를 제어하기 위한 제 2 게이트 구조를 포함하되, 상기 제 2 게이트 구조는 상기 n형 드리프트 영역 내에 함몰된 게이트 트렌치 및 해당 게이트 트렌치 내에 위치한 제 2 게이트 유전체층(34)과 제 2 게이트(36)를 포함하고, 제 2 게이트(36)는 게이트 전압에 연결되어 제 2 n형 소스 영역(33)과 n형 드리프트 영역(21) 사이에 개재된 제 2 전류 채널의 턴온 및 턴오프를 제어하며, 제 2 전류 채널은 수직되는 전류 채널이므로, 반도체 전력소자의 칩 사이즈를 줄일 수 있어, 반도체 전력소자를 더 작은 부피로 패키징할 수 있다.
도 3은 본 출원에서 제공한 반도체 전력소자의 제 2 실시예의 단면 구조의 개략도이고, 도 3에 도시된 바와 같이, 본 발명의 실시예의 반도체 전력소자의 제 2 게이트 구조는 상기 게이트 트렌치에 위치한 차폐 게이트(38)를 더 포함하되, 이때 제 2 게이트(36)는 게이트 트렌치의 상부에 위치하고, 차폐 게이트(38)는 게이트 트렌치의 하부에 위치하며, 차폐 게이트(38)는 절연 유전체층을 통해 제 2 게이트(36)와 격리되고, 본 실시예에서, 차폐 게이트(38)는 필드산화층(37)을 통해 n형 드리프트 영역(21)과 격리되고, 차폐 게이트(38)는 게이트 유전체층(34)을 통해 제 2 게이트(36)와 격리된다. 차폐 게이트(38)는 일반적으로 소스 전압에 연결되어 게이트 트렌치의 저부에 가로 방향 전압을 형성함으로써, 반도체 전력소자의 내전압을 증가시킨다. 본 발명의 실시예의 반도체 전력소자에 있어서, 차폐 게이트(38)는 게이트 트렌치의 하부에 위치하고 게이트 트렌치의 상부 내로 위로 연장될 수도 있고, 이때, 게이트 트렌치의 상부의 폭은 게이트 트렌치의 하부의 폭보다 클 수 있으며, 해당 구조는 본 발명의 실시예에서 더 이상 상세히 설명하지 않는다.

Claims (6)

  1. n형 드레인 영역, 상기 n형 드레인 영역 상에 위치한 n형 드리프트 영역, 상기 n형 드리프트 영역의 최상부에 위치한 적어도 하나의 p형 바디 영역, 상기 p형 바디 영역 내에 위치한 제 1 n형 소스 영역 및 제 2 n형 소스 영역;
    제 1 게이트 유전체층, 제 1 게이트 및 n형 플로팅 게이트를 포함하되, 상기 제 1 게이트 및 상기 n형 플로팅 게이트는 상기 제 1 게이트 유전체층 상에 위치하고, 가로 방향에서, 상기 n형 플로팅 게이트는 상기 n형 드리프트 영역에 가까운 일측에 위치하고, 상기 제 1 게이트는 상기 제 1 n형 소스 영역에 가까운 일측에 위치하고 상기 n형 플로팅 게이트 상으로 연장되며, 상기 제 1 게이트는 용량 결합을 통해 상기 n형 플로팅 게이트에 작용하며, 상기 제 1 n형 소스 영역과 상기 n형 드리프트 영역 사이의 제 1 전류 채널의 턴온 및 턴오프를 제어하기 위한 제 1 게이트 구조; 상기 제 1 게이트 유전체층에 위치하는 하나의 개구부-상기 n형 플로팅 게이트는 상기 개구부를 통해 상기 p형 바디 영역와 접촉하여 p-n접합 다이오드를 형성함-;
    상기 n형 드리프트 영역 내에 함몰된 게이트 트렌치 및 상기 게이트 트렌치 내에 위치한 제 2 게이트 유전체층과 제 2 게이트를 포함하며, 상기 제 2 n형 소스 영역과 상기 n형 드리프트 영역 사이의 제 2 전류 채널의 턴온 및 턴오프를 제어하기 위한 제 2 게이트 구조; 를 포함하는 반도체 전력소자.
  2. 제 1 항에 있어서,
    상기 제 1 게이트는 상기 n형 드리프트 영역에 가까운 상기 n형 플로팅 게이트의 일측 측벽을 커버하는 반도체 전력소자.
  3. 제 1 항에 있어서,
    상기 반도체 전력소자는, 상기 게이트 트렌치에 위치한 차폐 게이트를 더 포함하되, 상기 제 2 게이트는 상기 게이트 트렌치의 상부에 위치하고, 상기 차폐 게이트는 상기 게이트 트렌치의 하부에 위치하며, 상기 차폐 게이트는 절연 유전체층을 통해 상기 제 2 게이트 및 상기 n형 드리프트 영역과 격리되는 반도체 전력소자.
  4. 제 3 항에 있어서,
    상기 차폐 게이트는 상기 게이트 트렌치의 하부에 위치하고 상기 게이트 트렌치의 상부 내로 위로 연장되는 반도체 전력소자.
  5. 제 4 항에 있어서,
    상기 게이트 트렌치의 상부의 폭이 상기 게이트 트렌치의 하부의 폭보다 큰 반도체 전력소자.
  6. 제 1 항에 있어서,
    상기 개구부는 상기 n형 플로팅 게이트의 하방에서 상기 n형 드리프트 영역에 가까운 일측에 위치하는 반도체 전력소자.
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