JPH0575066A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0575066A JPH0575066A JP3262746A JP26274691A JPH0575066A JP H0575066 A JPH0575066 A JP H0575066A JP 3262746 A JP3262746 A JP 3262746A JP 26274691 A JP26274691 A JP 26274691A JP H0575066 A JPH0575066 A JP H0575066A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】メモリセル面積を縮小しても、フリップフロッ
プの負荷用トランジスタが短チャネル化のためにパンチ
スルーするのを防止し、負荷用トランジスタの特性が変
動するのも防止して、高密度化を可能にする。 【構成】接地電位に固定されているＰウェル３３と電源
電位に固定されているＮウェル３２とを貫通してＰ型の
Ｓｉ基板３１に達する溝４３内に、フリップフロップの
負荷用トランジスタであるＰＭＯＳトランジスタ１５が
縦方向に埋設されている。このため、メモリセル面積と
は独立にＰＭＯＳトランジスタ１５の所望のチャネル長
を確保することができ、またメモリセル面積の縮小に伴
って層間絶縁膜が薄くなっても、ビット線等からの電界
によってＰＭＯＳトランジスタ１５のチャネル部に電荷
が誘起されない。
プの負荷用トランジスタが短チャネル化のためにパンチ
スルーするのを防止し、負荷用トランジスタの特性が変
動するのも防止して、高密度化を可能にする。 【構成】接地電位に固定されているＰウェル３３と電源
電位に固定されているＮウェル３２とを貫通してＰ型の
Ｓｉ基板３１に達する溝４３内に、フリップフロップの
負荷用トランジスタであるＰＭＯＳトランジスタ１５が
縦方向に埋設されている。このため、メモリセル面積と
は独立にＰＭＯＳトランジスタ１５の所望のチャネル長
を確保することができ、またメモリセル面積の縮小に伴
って層間絶縁膜が薄くなっても、ビット線等からの電界
によってＰＭＯＳトランジスタ１５のチャネル部に電荷
が誘起されない。
Description
【０００１】
【産業上の利用分野】本発明は、完全ＣＭＯＳ型ＳＲＡ
Ｍと称されている半導体メモリに関するものである。
Ｍと称されている半導体メモリに関するものである。
【０００２】
【従来の技術】図６は、完全ＣＭＯＳ型ＳＲＡＭのメモ
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
部には接地線２１が接続されており、ＰＭＯＳトランジ
スタ１４、１５のソース部には電源線２２が接続されて
いる。また、ワード線２３がＮＭＯＳトランジスタ１
６、１７のゲート電極になっており、これらのＮＭＯＳ
トランジスタ１６、１７の各々の一方のソース・ドレイ
ン部に真補のビット線２４、２５が接続されている。
部には接地線２１が接続されており、ＰＭＯＳトランジ
スタ１４、１５のソース部には電源線２２が接続されて
いる。また、ワード線２３がＮＭＯＳトランジスタ１
６、１７のゲート電極になっており、これらのＮＭＯＳ
トランジスタ１６、１７の各々の一方のソース・ドレイ
ン部に真補のビット線２４、２５が接続されている。
【０００４】ところで、近年においては、ＰＭＯＳトラ
ンジスタ１４、１５を多結晶Ｓｉ薄膜トランジスタで構
成し、バルクトランジスタであるＮＭＯＳトランジスタ
１２、１３上にＰＭＯＳトランジスタ１４、１５を積層
させて、メモリセル面積を抵抗負荷型ＳＲＡＭ並みに縮
小した積層ＣＭＯＳ型ＳＲＡＭが提案されている（例え
ば、「ＩＥＤＭ８８」ｐ．４８〜５１）。
ンジスタ１４、１５を多結晶Ｓｉ薄膜トランジスタで構
成し、バルクトランジスタであるＮＭＯＳトランジスタ
１２、１３上にＰＭＯＳトランジスタ１４、１５を積層
させて、メモリセル面積を抵抗負荷型ＳＲＡＭ並みに縮
小した積層ＣＭＯＳ型ＳＲＡＭが提案されている（例え
ば、「ＩＥＤＭ８８」ｐ．４８〜５１）。
【０００５】
【発明が解決しようとする課題】ところが、メモリセル
面積の縮小に伴って、ＰＭＯＳトランジスタ１４、１５
のチャネル長も短くなるので、ＰＭＯＳトランジスタ１
４、１５でパンチスルーが発生し易くなる。従って、上
述の従来例では高密度化に限界がある。
面積の縮小に伴って、ＰＭＯＳトランジスタ１４、１５
のチャネル長も短くなるので、ＰＭＯＳトランジスタ１
４、１５でパンチスルーが発生し易くなる。従って、上
述の従来例では高密度化に限界がある。
【０００６】また、メモリセル面積の縮小に伴って、層
間絶縁膜も薄くなるので、ＰＭＯＳトランジスタ１４、
１５のチャネル部がビット線２４、２５等に近くなる。
このため、ビット線２４、２５等からの電界によってＰ
ＭＯＳトランジスタ１４、１５のチャネル部に電荷が誘
起される。この結果、ＰＭＯＳトランジスタ１４、１５
にオフ時のリーク電流が流れて、ＰＭＯＳトランジスタ
１４、１５の特性が変動する。従って、このことによっ
ても、上述の従来例では高密度化に限界がある。
間絶縁膜も薄くなるので、ＰＭＯＳトランジスタ１４、
１５のチャネル部がビット線２４、２５等に近くなる。
このため、ビット線２４、２５等からの電界によってＰ
ＭＯＳトランジスタ１４、１５のチャネル部に電荷が誘
起される。この結果、ＰＭＯＳトランジスタ１４、１５
にオフ時のリーク電流が流れて、ＰＭＯＳトランジスタ
１４、１５の特性が変動する。従って、このことによっ
ても、上述の従来例では高密度化に限界がある。
【０００７】
【課題を解決するための手段】請求項１の半導体メモリ
では、電位固定された導電層３２、３３に溝４２、４３
が設けられており、前記溝４２、４３の開口部と底部と
を結ぶ方向がチャネル長の方向となる様にフリップフロ
ップ１１の負荷用トランジスタ１４、１５が前記溝４
２、４３内に埋設されている。
では、電位固定された導電層３２、３３に溝４２、４３
が設けられており、前記溝４２、４３の開口部と底部と
を結ぶ方向がチャネル長の方向となる様にフリップフロ
ップ１１の負荷用トランジスタ１４、１５が前記溝４
２、４３内に埋設されている。
【０００８】請求項２の半導体メモリでは、絶縁層６２
に溝４２、４３が設けられており、前記溝４２、４３の
開口部と底部とを結ぶ方向がチャネル長の方向となる様
にフリップフロップ１１の負荷用トランジスタ１４、１
５が前記溝４２、４３内に埋設されている。
に溝４２、４３が設けられており、前記溝４２、４３の
開口部と底部とを結ぶ方向がチャネル長の方向となる様
にフリップフロップ１１の負荷用トランジスタ１４、１
５が前記溝４２、４３内に埋設されている。
【０００９】
【作用】本願の発明による半導体メモリでは、負荷用ト
ランジスタ１４、１５が溝４２、４３内に縦方向に埋設
されているので、メモリセル面積とは独立に負荷用トラ
ンジスタ１４、１５の所望のチャネル長を確保すること
ができる。このため、メモリセル面積を縮小しても、負
荷用トランジスタ１４、１５が短チャネル化のためにパ
ンチスルーするのを防止することができる。
ランジスタ１４、１５が溝４２、４３内に縦方向に埋設
されているので、メモリセル面積とは独立に負荷用トラ
ンジスタ１４、１５の所望のチャネル長を確保すること
ができる。このため、メモリセル面積を縮小しても、負
荷用トランジスタ１４、１５が短チャネル化のためにパ
ンチスルーするのを防止することができる。
【００１０】また、負荷用トランジスタ１４、１５が溝
４２、４３内に縦方向に埋設されているので、メモリセ
ル面積の縮小に伴って層間絶縁膜が薄くなっても、負荷
用トランジスタ１４、１５のチャネル部がビット線２
４、２５等から遠く離れている。しかも、溝４２、４３
は電位固定された導電層３２、３３または絶縁層６２に
設けられている。このため、メモリセル面積を縮小して
も、ビット線２４、２５等からの電界によって負荷用ト
ランジスタ１４、１５のチャネル部に電荷が誘起され
ず、負荷用トランジスタ１４、１５のオフ時にリーク電
流が流れなくて、負荷用トランジスタ１４、１５の特性
が変動するのを防止することができる。
４２、４３内に縦方向に埋設されているので、メモリセ
ル面積の縮小に伴って層間絶縁膜が薄くなっても、負荷
用トランジスタ１４、１５のチャネル部がビット線２
４、２５等から遠く離れている。しかも、溝４２、４３
は電位固定された導電層３２、３３または絶縁層６２に
設けられている。このため、メモリセル面積を縮小して
も、ビット線２４、２５等からの電界によって負荷用ト
ランジスタ１４、１５のチャネル部に電荷が誘起され
ず、負荷用トランジスタ１４、１５のオフ時にリーク電
流が流れなくて、負荷用トランジスタ１４、１５の特性
が変動するのを防止することができる。
【００１１】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１〜６を参照しながら説明する。
図１〜６を参照しながら説明する。
【００１２】図１、２が第１実施例を示しており、図３
がその製造工程を示している。この第１実施例を製造す
るためには、図３（ａ）に示す様に、Ｐ型のＳｉ基板３
１にＮウェル３２を形成し、更にその中にＰウェル３３
を形成した後、素子間分離用のＳｉＯ2 膜３４とＮＭＯ
Ｓトランジスタ１２、１３、１６、１７のゲート酸化膜
であるＳｉＯ2 膜３５とを形成する。
がその製造工程を示している。この第１実施例を製造す
るためには、図３（ａ）に示す様に、Ｐ型のＳｉ基板３
１にＮウェル３２を形成し、更にその中にＰウェル３３
を形成した後、素子間分離用のＳｉＯ2 膜３４とＮＭＯ
Ｓトランジスタ１２、１３、１６、１７のゲート酸化膜
であるＳｉＯ2 膜３５とを形成する。
【００１３】そして、ＮＭＯＳトランジスタ１２、１３
のゲート電極１２ａ、１３ａとワード線２３とを多結晶
Ｓｉ膜で形成し、ＮＭＯＳトランジスタ１２、１３、１
６、１７のソース・ドレイン部になるｎ+ 層３６ａ〜３
６ｇをＰウェル３３の活性領域中に形成する。
のゲート電極１２ａ、１３ａとワード線２３とを多結晶
Ｓｉ膜で形成し、ＮＭＯＳトランジスタ１２、１３、１
６、１７のソース・ドレイン部になるｎ+ 層３６ａ〜３
６ｇをＰウェル３３の活性領域中に形成する。
【００１４】なお、ゲート電極１２ａはコンタクト孔３
７ａ、３７ｂを介してｎ+ 層３６ｄ、３６ｆに夫々コン
タクトさせ、ゲート電極１３ａはコンタクト孔３７ｃを
介してｎ+ 層３６ｂにコンタクトさせる。ゲート電極１
２ａ、１３ａ及びワード線２３は、層間絶縁膜４１で覆
う。
７ａ、３７ｂを介してｎ+ 層３６ｄ、３６ｆに夫々コン
タクトさせ、ゲート電極１３ａはコンタクト孔３７ｃを
介してｎ+ 層３６ｂにコンタクトさせる。ゲート電極１
２ａ、１３ａ及びワード線２３は、層間絶縁膜４１で覆
う。
【００１５】その後、層間絶縁膜４１とゲート電極１３
ａ、１２ａの一部ずつとＰウェル３３とＮウェル３２と
を貫通してＳｉ基板３１に達する溝４２、４３を形成す
る。そして、層間絶縁膜４１等をマスクにしてＢＦ2 ４
４をイオン注入して、溝４２、４３の底部にｐ+ 層４５
等を形成する。
ａ、１２ａの一部ずつとＰウェル３３とＮウェル３２と
を貫通してＳｉ基板３１に達する溝４２、４３を形成す
る。そして、層間絶縁膜４１等をマスクにしてＢＦ2 ４
４をイオン注入して、溝４２、４３の底部にｐ+ 層４５
等を形成する。
【００１６】次に、ＣＶＤ法でＳｉＯ2 膜４６（図３
（ｂ））を溝４２、４３の内面を含む全面に形成し、更
に溝４２、４３を埋める様にレジスト（図示せず）を全
面に塗布する。そして、このレジストを所定時間だけエ
ッチングして、ゲート電極１２ａ、１３ａの高さの途中
までレジストを残す。
（ｂ））を溝４２、４３の内面を含む全面に形成し、更
に溝４２、４３を埋める様にレジスト（図示せず）を全
面に塗布する。そして、このレジストを所定時間だけエ
ッチングして、ゲート電極１２ａ、１３ａの高さの途中
までレジストを残す。
【００１７】その後、このレジストをマスクにしてＳｉ
Ｏ2 膜４６をエッチングし、更にレジストを除去してか
らＳｉＯ2 膜４６をエッチバックして、図３（ｂ）に示
す様に、溝４２、４３の側壁のうちでＰウェル３３の表
面よりも僅かに高い位置までＳｉＯ2 膜４６を残す。
Ｏ2 膜４６をエッチングし、更にレジストを除去してか
らＳｉＯ2 膜４６をエッチバックして、図３（ｂ）に示
す様に、溝４２、４３の側壁のうちでＰウェル３３の表
面よりも僅かに高い位置までＳｉＯ2 膜４６を残す。
【００１８】次に、図３（ｃ）に示す様に、溝４２、４
３内から層間絶縁膜４１上にかけて広がるＰＭＯＳトラ
ンジスタ１４、１５の活性層４７、４８を、多結晶Ｓｉ
薄膜で形成する。
３内から層間絶縁膜４１上にかけて広がるＰＭＯＳトラ
ンジスタ１４、１５の活性層４７、４８を、多結晶Ｓｉ
薄膜で形成する。
【００１９】そして、ＢＦ2 ５１を斜め方向からイオン
注入して、ＰＭＯＳトランジスタ１４、１５のドレイン
部になるｐ+ 層５２、５３を、活性層４７、４８のうち
で層間絶縁膜４１上からＰウェル３３の表面近傍にかけ
て形成する。ｐ+ 層５２、５３は、溝４２、４３に臨ん
でいるゲート電極１３ａ、１２ａの側面にコンタクトす
る。
注入して、ＰＭＯＳトランジスタ１４、１５のドレイン
部になるｐ+ 層５２、５３を、活性層４７、４８のうち
で層間絶縁膜４１上からＰウェル３３の表面近傍にかけ
て形成する。ｐ+ 層５２、５３は、溝４２、４３に臨ん
でいるゲート電極１３ａ、１２ａの側面にコンタクトす
る。
【００２０】なお、ＰＭＯＳトランジスタ１４、１５の
ソース部になるｐ+ 層５４等は、ｐ+ 層４５等からのＰ
型不純物の固層拡散によって、活性層４８、４７のうち
の溝４３、４２の底部近傍に形成される。
ソース部になるｐ+ 層５４等は、ｐ+ 層４５等からのＰ
型不純物の固層拡散によって、活性層４８、４７のうち
の溝４３、４２の底部近傍に形成される。
【００２１】次に、図１に示した様に、ＰＭＯＳトラン
ジスタ１４、１５のゲート酸化膜であるＳｉＯ2 膜５５
を、活性層４７、４８を覆う様にＣＶＤ法で形成し、ｐ
+ 層５２、５３に達するコンタクト孔５６ａ、５６ｂ
を、ＳｉＯ2 膜５５に開孔する。そして、ＰＭＯＳトラ
ンジスタ１４、１５のゲート電極１４ａ、１５ａを多結
晶Ｓｉ膜で形成し、コンタクト孔５６ｂ、５６ａを介し
てゲート電極１４ａ、１５ａをｐ+ 層５３、５２にコン
タクトさせる。
ジスタ１４、１５のゲート酸化膜であるＳｉＯ2 膜５５
を、活性層４７、４８を覆う様にＣＶＤ法で形成し、ｐ
+ 層５２、５３に達するコンタクト孔５６ａ、５６ｂ
を、ＳｉＯ2 膜５５に開孔する。そして、ＰＭＯＳトラ
ンジスタ１４、１５のゲート電極１４ａ、１５ａを多結
晶Ｓｉ膜で形成し、コンタクト孔５６ｂ、５６ａを介し
てゲート電極１４ａ、１５ａをｐ+ 層５３、５２にコン
タクトさせる。
【００２２】その後、接地線２１を多結晶Ｓｉ膜等で形
成し、コンタクト孔５７ａ、５７ｂを介して接地線２１
をｎ+ 層３６ａ、３６ｃにコンタクトさせる。そして、
ビット線２４、２５をＡｌ膜等で形成し、コンタクト孔
５８ａ、５８ｂを介してビット線２４、２５をｎ+ 層３
６ｅ、３６ｇにコンタクトさせて、この第１実施例を完
成させる。
成し、コンタクト孔５７ａ、５７ｂを介して接地線２１
をｎ+ 層３６ａ、３６ｃにコンタクトさせる。そして、
ビット線２４、２５をＡｌ膜等で形成し、コンタクト孔
５８ａ、５８ｂを介してビット線２４、２５をｎ+ 層３
６ｅ、３６ｇにコンタクトさせて、この第１実施例を完
成させる。
【００２３】以上の様な第１実施例では、ＰＭＯＳトラ
ンジスタ１５、１４のソース部であるｐ+ 層５４等にコ
ンタクトしていて電源線２２になっているＳｉ基板３１
と、周辺回路ではＰＭＯＳトランジスタが形成されてい
るＮウェル３２とは、電源電位に固定されている。ま
た、Ｐウェル３３は接地電位に固定されている。
ンジスタ１５、１４のソース部であるｐ+ 層５４等にコ
ンタクトしていて電源線２２になっているＳｉ基板３１
と、周辺回路ではＰＭＯＳトランジスタが形成されてい
るＮウェル３２とは、電源電位に固定されている。ま
た、Ｐウェル３３は接地電位に固定されている。
【００２４】このため、Ｎウェル３２とＰウェル３３と
は逆バイアスされて電気的に分離されており、また、Ｓ
ｉ基板３１とＰウェル３３とはＮウェル３２によって電
気的に分離されている。
は逆バイアスされて電気的に分離されており、また、Ｓ
ｉ基板３１とＰウェル３３とはＮウェル３２によって電
気的に分離されている。
【００２５】但し、上述の様に、Ｐウェル３３が接地電
位に固定されておりＮウェル３２が電源電位に固定され
ているので、ＰＭＯＳトランジスタ１４、１５のチャネ
ル部のうちでＰウェル３３の近傍部分には正孔が誘起さ
れている。従って、ＰＭＯＳトランジスタ１４、１５の
実効チャネル長は、Ｎウェル３２以下の部分で決定され
る。
位に固定されておりＮウェル３２が電源電位に固定され
ているので、ＰＭＯＳトランジスタ１４、１５のチャネ
ル部のうちでＰウェル３３の近傍部分には正孔が誘起さ
れている。従って、ＰＭＯＳトランジスタ１４、１５の
実効チャネル長は、Ｎウェル３２以下の部分で決定され
る。
【００２６】図４は第２実施例を示しており、図５がそ
の製造工程を示している。この第２実施例を製造するた
めには、図５（ａ）に示す様に、ボロンが高濃度にドー
プされた導電層６１上に絶縁層６２とＳｉ層６３とが順
次に積層されているＳＯＩ基板６４を用いる。
の製造工程を示している。この第２実施例を製造するた
めには、図５（ａ）に示す様に、ボロンが高濃度にドー
プされた導電層６１上に絶縁層６２とＳｉ層６３とが順
次に積層されているＳＯＩ基板６４を用いる。
【００２７】この様なＳＯＩ基板６４に素子分離用のＳ
ｉＯ2 膜３４を形成する工程から溝４２、４３を形成す
る工程までは、上述の第１実施例の製造の際と実質的に
同様の工程を実行する。
ｉＯ2 膜３４を形成する工程から溝４２、４３を形成す
る工程までは、上述の第１実施例の製造の際と実質的に
同様の工程を実行する。
【００２８】次に、図５（ｂ）に示す様に、ＰＭＯＳト
ランジスタ１４、１５の活性層４７、４８を直ちに形成
する。そして、ＢＦ2 ５１を斜め方向からイオン注入し
て、ドレイン部になるｐ+ 層５２、５３を形成し、導電
層６１からのボロンの固層拡散によって、ソース部にな
るｐ+ 層５４等を形成する。ｐ+ 層５２、５３は、溝４
２、４３内でゲート電極１３ａ、１２ａとｎ+ 層３６
ｂ、３６ｆとの両方にコンタクトする。
ランジスタ１４、１５の活性層４７、４８を直ちに形成
する。そして、ＢＦ2 ５１を斜め方向からイオン注入し
て、ドレイン部になるｐ+ 層５２、５３を形成し、導電
層６１からのボロンの固層拡散によって、ソース部にな
るｐ+ 層５４等を形成する。ｐ+ 層５２、５３は、溝４
２、４３内でゲート電極１３ａ、１２ａとｎ+ 層３６
ｂ、３６ｆとの両方にコンタクトする。
【００２９】次に、図４に示した様に、ＰＭＯＳトラン
ジスタ１４、１５のゲート酸化膜であるＳｉＯ2 膜５５
を形成する工程からビット線２４、２５を形成する工程
までは、再び上述の第１実施例の製造の際と実質的に同
様の工程を実行して、この第２実施例を完成させる。
ジスタ１４、１５のゲート酸化膜であるＳｉＯ2 膜５５
を形成する工程からビット線２４、２５を形成する工程
までは、再び上述の第１実施例の製造の際と実質的に同
様の工程を実行して、この第２実施例を完成させる。
【００３０】なお、以上の第１及び第２実施例の何れに
おいても、プルアップ用の多結晶Ｓｉ薄膜トランジスタ
がＰＭＯＳトランジスタ１４、１５であり、バルクトラ
ンジスタがＮＭＯＳトランジスタ１２、１３、１６、１
７である。しかし、バルクトランジスタをＰＭＯＳトラ
ンジスタにして、多結晶Ｓｉ薄膜トランジスタをＮＭＯ
Ｓトランジスタにしてもよい。この場合、多結晶Ｓｉ薄
膜トランジスタはプルダウン用として使用され、Ｓｉ基
板３１及び導電層６１はＮ型で且つ接地電位に固定され
る。
おいても、プルアップ用の多結晶Ｓｉ薄膜トランジスタ
がＰＭＯＳトランジスタ１４、１５であり、バルクトラ
ンジスタがＮＭＯＳトランジスタ１２、１３、１６、１
７である。しかし、バルクトランジスタをＰＭＯＳトラ
ンジスタにして、多結晶Ｓｉ薄膜トランジスタをＮＭＯ
Ｓトランジスタにしてもよい。この場合、多結晶Ｓｉ薄
膜トランジスタはプルダウン用として使用され、Ｓｉ基
板３１及び導電層６１はＮ型で且つ接地電位に固定され
る。
【００３１】
【発明の効果】本願の発明による半導体メモリでは、メ
モリセル面積を縮小しても、負荷用トランジスタが短チ
ャネル化のためにパンチスルーするのを防止することが
でき、負荷用トランジスタの特性が変動するのも防止す
ることができるので、高密度化が可能である。
モリセル面積を縮小しても、負荷用トランジスタが短チ
ャネル化のためにパンチスルーするのを防止することが
でき、負荷用トランジスタの特性が変動するのも防止す
ることができるので、高密度化が可能である。
【図１】本願の発明の第１実施例を示しており、図２の
Ｉ−Ｉ線に沿う側断面図である。
Ｉ−Ｉ線に沿う側断面図である。
【図２】第１実施例の平面図である。
【図３】第１実施例を製造するための工程を順次に示す
側断面図である。
側断面図である。
【図４】第２実施例の側断面図である。
【図５】第２実施例を製造するための工程を順次に示す
側断面図である。
側断面図である。
【図６】本願の発明を適用し得る完全ＣＭＯＳ型ＳＲＡ
Ｍのメモリセルの等価回路図である。
Ｍのメモリセルの等価回路図である。
１１ フリップフロップ １４ ＰＭＯＳトランジスタ １５ ＰＭＯＳトランジスタ ３２ Ｎウェル ３３ Ｐウェル ４２ 溝 ４３ 溝 ６２ 絶縁層
Claims (2)
- 【請求項１】第１導電型チャネルの一対の駆動用トラン
ジスタと第２導電型チャネルの一対の負荷用トランジス
タとで形成されたフリップフロップを用いてメモリセル
が構成されている半導体メモリにおいて、 電位固定された導電層に溝が設けられており、 前記溝の開口部と底部とを結ぶ方向がチャネル長の方向
となる様に前記負荷用トランジスタが前記溝内に埋設さ
れている半導体メモリ。 - 【請求項２】前記電位固定された導電層の代わりに絶縁
層が用いられている請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262746A JPH0575066A (ja) | 1991-09-13 | 1991-09-13 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262746A JPH0575066A (ja) | 1991-09-13 | 1991-09-13 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575066A true JPH0575066A (ja) | 1993-03-26 |
Family
ID=17380015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3262746A Pending JPH0575066A (ja) | 1991-09-13 | 1991-09-13 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575066A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222753B1 (en) | 1997-06-27 | 2001-04-24 | Siemens Aktiengesellschaft | SRAM cell arrangement and method for manufacturing same |
| US6534830B2 (en) * | 1999-05-12 | 2003-03-18 | Infineon Technologies Ag | Low impedance VDMOS semiconductor component |
-
1991
- 1991-09-13 JP JP3262746A patent/JPH0575066A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222753B1 (en) | 1997-06-27 | 2001-04-24 | Siemens Aktiengesellschaft | SRAM cell arrangement and method for manufacturing same |
| US6309930B1 (en) | 1997-06-27 | 2001-10-30 | Siemens Aktiengesellschaft | SRAM cell arrangement and method for manufacturing same |
| US6534830B2 (en) * | 1999-05-12 | 2003-03-18 | Infineon Technologies Ag | Low impedance VDMOS semiconductor component |
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