KR20020096844A - 저소비 전력으로 동작하는 반도체 기억 장치 - Google Patents

Abstract

내부 전원 회로(100)는, 저소비 전력 모드에서는, 트랜지스터(214, 224, 234, 244)를 거쳐 내부 전원 배선(118, 128, 138, 166) 각각을 외부 전원 배선(90) 혹은 접지 배선(95)과 전기적으로 결합함으로써, 내부 전원 전압(VDDp, VDDS, VPP, VBB)을 생성한다. 이에 대응하여, 저소비 전력 모드에서는, 참조 전압 발생 회로(110, 120, 130, 160), 버퍼 회로(112, 122, 132), 내부 전원 전압 발생 회로(116, 126) 및 전압 승압 회로(136)로의 동작 전류 공급은 정지되기 때문에, 내부 전원 회로(100) 자체의 소비 전력을 삭감할 수 있다.

Description

저소비 전력으로 동작하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE OPERATING WITH LOW POWER CONSUMPTION}

본 발명은 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 저소비 전력으로 동작 가능한 반도체 기억 장치에 관한 것이다.

최근, 배터리 구동을 전제로 하는 휴대 기기 등으로의 탑재에 대응하기 위해, 저소비 전력 구동이 가능한 반도체 기억 장치가 요구되고 있다. 이러한 요구에 대응하기 위해서, 반도체 기억 장치에는, 데이터 판독이나 데이터 기록 등의 통상 동작이 요구되는 통상 모드시 이외에 있어서, 내부 회로의 대부분을 대기 동작 상태로 설정하여, 소비 전력을 삭감하기 위한 저소비 전력 모드가 구비된다. 즉,외부로부터의 동작 요구에 따라서, 통상 모드와 저소비 전력 모드를 전환함으로써, 반도체 기억 장치의 저소비 전력화가 도모된다.

저소비 전력화에는 저전압 동작화가 유효하기 때문에, 외부로부터 공급되는 외부 전원 전압의 레벨도 저하하는 경향이 있다. 예컨대, 종래의 범용계(conventional general-purpose systems)에 있어서는, 3.3V계(3.0V ~ 3.6V) 외부 전원 전압이 사용되고 있었지만, 저전압 동작에 대응하는 타입으로서, 2.7V계(2.7V ~ 3.0V)나 2.5V계(2.3V ~ 2.7V) 외부 전원 전압이 사용되도록 되어 있다.

한편, 저소비 전력화가 진행됨에 따라서 반도체 기억 장치 전체의 소비 전력에 대한, 내부 전원 전압을 발생하기 위한 내부 전원 회로의 소비 전력의 비율이 증가하고 있다. 또한, 저전압 동작에 따라 내부 전원 회로의 전력 효율이 저하되기 때문에, 내부 전원 전압의 공급처인 내부 회로를 대기 상태로 하여 소비 전력을 삭감할 뿐만 아니라, 내부 전원 회로 자체의 소비 전력도 삭감하는, 보다 강력한 저소비 전력 모드를 도입할 필요가 발생해 오고 있다.

이러한, 저소비 전력 모드에 있어서도, 그 모드 엔트리가 특별한 엔트리 방법을 이용하는 것이 아니라, 기존의 제어계를 공용한 형태로 실행할 수 있는 것이 요구된다. 또한, 저소비 전력 모드로의 이행 및 통상 모드로의 복귀가 스무스하게 실행되는 것도 요구된다.

또한, 전술한 바와 같이 여러 레벨의 외부 전원 전압이 적용되는 하에서, 반도체 기억 장치의 설계에 범용성을 갖게 하기 위해서는, 서로 다른 레벨의 외부 전원 전압에 대응 가능한 구성을 가질 필요가 있다. 예컨대, 서로 다른 레벨의 외부 전원 전압이 적용되더라도, 내부 전원 전압의 제어 응답성을 일정하게 유지할 수 있는 구성이 내부 전원 회로에 요구된다.

또한, 반도체 기억 장치가 도입되는 시스템 내의 인터페이스 사양에 따라서는 1.8V계의 TTL(Transistor-Transistor Logic) 레벨의 I/O(Input/Output) 신호 레벨에 대응할 필요도 있기 때문에, 신호 입력 회로계에 있어서도 상이한 I/O 신호 레벨을 입력 가능한 구성으로 하는 것이 요구된다.

한편, 여러 가지 동작 조건, 예컨대 외부 전원 전압 레벨이나 I/O 신호 레벨에 가능하도록 범용적으로 설계된 반도체 기억 장치에 있어서, 마스크 전환 등에 의해, 적용되는 동작 조건을 하드웨어적으로 고정하는 경우에 있어서는, 이 고정된 동작 조건을 반도체 기억 장치 외부로부터 용이하게 검지할 수 있는 구성도 필요하게 된다.

본 발명의 목적은 저소비 전력 동작이 가능한 반도체 기억 장치를 제공하는 것이다.

본 발명이 다른 목적은 여러 레벨의 외부 전원 전압 및 I/O 신호에 대응하여 동작 가능한 반도체 기억 장치를 제공하는 것이다.

본 발명의 또 다른 하나의 목적은, 여러 동작 조건에 대응 가능하도록 설계된 반도체 기억 장치에 있어서, 적용되는 동작 조건을 외부로부터 용이하게 검지가능한 구성을 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 도시하는 개략 블럭도,

도 2는 통상 모드 및 딥 파워 다운 모드(deep power-down mode)에 있어서의 내부 전원 전압의 설정을 설명하는 도면,

도 3은 모드 레지스터 설정에 이용되는 어드레스 비트의 구성을 설명하는 도면,

도 4는 딥 파워 다운 모드로의 엔트리 방식의 일례를 설명하는 타이밍차트,

도 5는 딥 파워 다운 모드로의 엔트리 방식의 다른 예를 설명하는 타이밍차트,

도 6은 도 1에 도시된 내부 전원 회로의 구성을 나타내는 블럭도,

도 7은 도 6에 도시된 참조 전압 발생 회로의 구성을 나타내는 회로도,

도 8은 도 6에 도시된 버퍼 회로의 구성을 나타내는 회로도,

도 9는 도 6에 도시된 외부 입력 신호용 참조 전압 발생 회로의 구성을 나타내는 회로도,

도 10은 내부 클럭 인에이블 신호 생성 회로의 구성을 나타내는 회로도,

도 11은 통상 모드로의 복귀시에 응답성이 높은 버퍼 회로의 구성을 나타내는 회로도,

도 12는 파워 온 리세트 신호 생성 회로의 구성을 나타내는 회로도,

도 13은 외부 전원 전압 레벨에 대응한 내부 전원 전압의 설정 레벨의 상위(相違)를 설명하는 도면,

도 14는 실시예 2에 따른, 주변 회로 전원 전압에 대응하는 참조 전압 발생 회로의 구성을 나타내는 회로도,

도 15는 실시예 2에 따른 버퍼 회로로의 전류 공급을 설명하는 회로도,

도 16은 실시예 2에 따른 내부 전원 전압 발생 회로의 구성을 나타내는 회로도,

도 17은 실시예 2에 따른 내부 전원 전압 발생 회로의 구성을 나타내는 회로도,

도 18은 실시예 2에 따른 전압 승압 회로의 구성을 나타내는 블럭도,

도 19는 도 18에 도시된 링 발진기의 구성을 나타내는 회로도,

도 20은 도 18에 도시된 비상시용 검출부의 구성을 나타내는 회로도,

도 21은 도 18에 도시된 펌프 회로의 구성을 나타내는 회로도,

도 22a 및 도 22b는 도 21에 도시된 펌프 회로의 동작을 설명하기 위한 타이밍차트,

도 23은 실시예 3에 따른 테스트 모드 제어 회로의 구성을 나타내는 회로도,

도 24는 실시예 3의 변형예에 따른 외부 전원 전압 레벨 검출 회로의 구성을 나타내는 회로도.

도면의 주요 부분에 대한 부호의 설명

20 : 메모리 셀 어레이30 : 행 선택부

40 : 열 선택부 및 센스 앰프50 : 입력 초단 회로

60 : 주변 회로 제어부65 : 모드 레지스터

70 : 메모리 어레이부 제어 회로80 : 출력 회로

100 : 내부 전원 회로

본 발명을 요약하면, 통상 모드와 저소비 전력 모드를 갖는 반도체 기억 장치로서, 데이터 판독 동작, 데이터 기록 동작 및 데이터 유지 동작을 실행하기 위한 내부 회로와, 제 1 외부 전원 전압의 공급을 수취하는 제 1 외부 전원 배선과, 제 1 외부 전원 전압보다도 낮은 제 2 외부 전원 전압의 공급을 수취하는 제 2 외부 전원 배선과, 내부 회로에 대하여 내부 전원 전압을 전달하기 위한 내부 전원 배선과, 제 1 및 제 2 외부 전원 전압을 수취하여 내부 전원 전압을 생성하기 위한 내부 전원 회로를 구비한다. 내부 전원 회로는, 제 1 및 제 2 외부 전원 전압을 수취하여 내부 전원 전압의 목표 레벨에 대응하는 참조 전압을 생성하기 위한 참조 전압 생성부와, 저소비 전력 모드시에 참조 전압 생성부의 동작 전류를 차단하기 위한 제 1 전류 차단 스위치와, 통상 모드시에 내부 전원 전압과 참조 전압과의 비교에 근거하여, 내부 전원 전압을 목표 레벨로 유지하고, 또한 저소비 전력 모드시에 동작을 정지하는 내부 전원 전압 발생부와, 저소비 전력 모드시에 제 1 및 제 2 외부 전원 배선의 한쪽을 내부 전원 배선과 전기적으로 결합하기 위한 접속 스위치를 포함한다.

바람직하게는, 접속 스위치는 제 1 외부 전원 배선과 내부 전원 배선 사이에 전기적으로 결합되는 N 채널 전계 효과형 트랜지스터를 포함하며, N 채널 전계 효과형 트랜지스터의 게이트에는, 저소비 전력 모드시에서, 제 1 외부 전원 전압이인가된다.

또한, 바람직하게는, 접속 스위치는 제 2 외부 전원 배선과 내부 전원 배선 사이에 전기적으로 결합되는 P 채널 전계 효과형 트랜지스터를 포함하며, P 채널 전계 효과형 트랜지스터의 게이트에는, 저소비 전력 모드시에 있어서, 제 2 외부 전원 전압이 인가된다.

이러한 반도체 기억 장치에 있어서는, 저소비 전력 모드에 있어서, 참조 전압 생성부 및 내부 전원 전압 생성부의 동작을 정지시킨 상태에서 내부 전원 전압을 생성할 수 있기 때문에, 내부 전원 회로 자체의 소비 전력을 삭감할 수 있다.

또는, 바람직하게는, 제 1 커맨드에 따라 외부로부터 입력되는 모드 설정을 유지하기 위한 모드 레지스트를 더 구비한다. 모드 설정은 통상 모드로부터 저소비 전력 모드로의 이행을 실행할지 여부의 지정을 포함하고, 모드 설정에서 이행을 실행하는 것이 지정되어 있는 경우에 있어서, 제 2 커맨드에 응답하여 저소비 전력 모드는 개시된다.

이에 의해, 일반적인 모드 레지스트에 의한 모드 설정에 근거하여 저소비 전력 모드로의 이행 가부(可否)를 선택적으로 설정할 수 있다.

특히, 제 2 커맨드는 저소비 전력 모드의 개시를 지시하기 위한 전용 커맨드이다.

또는, 특히 내부 회로는, 행렬 형상으로 배치된 복수의 메모리 셀과, 복수의 메모리 셀의 행에 각각 대응하여 배치되고, 선택적으로 활성화되는 복수의 워드선과, 복수의 메모리 셀의 열에 각각 대응하여 배치되고, 활성화된 워드선에 대응하는 메모리 셀의 각각과 결합되는 복수의 비트선을 포함한다. 제 2 커맨드는 데이터 유지 동작을 지시하기 위한 리프레쉬 커맨드로서, 리프레쉬 커맨드의 개시 후에 있어서, 각 워드선이 비활성화된 상태에서 저소비 전력 모드는 개시된다. 이에 의해, 내부 회로가 불안정한 상태인 기간을 피하여 통상 모드로부터 저소비 전력 모드로 이행할 수 있다.

또는, 특히, 저소비 전력 모드시에 있어서, 제 2 커맨드의 입력 전에 제 1 레벨로 설정되는 외부 제어 신호의 제 1 레벨로부터 제 2 레벨로의 변화에 대응하여 통상 모드로의 복귀를 지시하기 위한 제어 회로를 더 구비한다.

또는, 특히, 제 1 및 제 2 레벨은 제 1 및 제 2 외부 전원 전압의 한쪽에 각각 대응하고, 외부 제어 신호를 수신하여 내부 제어 신호를 생성하기 위한 내부 제어 신호 생성 회로를 더 구비한다. 내부 제어 신호 생성 회로는, 저소비 전력 모드에서 동작하는, 제 1 외부 전원 전압으로 구동되는 제 1 버퍼와, 통상 모드에서 동작하는, 내부 전원 전압으로 구동되는 외부 제어 신호를 수신하기 위한 제 2 버퍼와, 제 1 및 제 2 버퍼 중 동작하고 있는 한쪽에서 수신한 외부 제어 신호에 따라서 내부 제어 신호를 내부 전원 전압 및 제 2 외부 전원 전압 중 어느 하나로 설정하는 논리 회로를 포함한다. 제어 회로는 내부 제어 신호에 응답하여 복귀를 지시한다.

이에 의해, 저소비 전력 모드에서도 외부 제어 신호의 레벨 천이를 정확히 반영하여 내부 제어 신호를 생성할 수 있다. 따라서, 저소비 전력 모드로부터 통상 모드로의 복귀를 확실히 실행할 수 있다.

또는, 바람직하게는, 내부 전원 회로는, 참조 전압 생성부와 내부 전원 전압 발생부 사이에 마련되고 참조 전압 생성부로부터의 참조 전압을 내부 전원 전압 발생부에 전달하기 위한 버퍼부와, 저소비 전력 모드시에 버퍼부의 동작 전류를 차단하기 위한 제 2 전류 차단 스위치를 더 포함한다.

이에 의해, 버퍼부를 거쳐서 참조 전압을 내부 전원 전압 발생부에 전달하기 때문에, 노이즈 등의 영향에 의한 참조 전압의 변동을 억제할 수 있다.

또한, 바람직하게는, 버퍼부는 동작 전류량을 제어하기 위한 동작 전류 제어부를 포함한다. 동작 전류 제어부는 저소비 전력 모드로부터 통상 모드로의 이행 기간에서의 동작 전류량을 통상 모드시보다도 크게 설정한다.

특히, 이러한 구성에 있어서는, 참조 전압 생성부는 저소비 전력 모드에서 참조 전압을 제 2 외부 전원 전압으로 설정하고, 이행 기간은 참조 전압이 소정 레벨 이하인 기간에 상당한다.

이에 의해, 저소비 전력 모드로부터 통상 모드로의 복귀시에 있어서, 참조 전압을 고속으로 상승시킬 수 있기 때문에, 내부 전원 전압을 신속하게 복귀시킬 수 있다.

본 발명의 다른 구성에 따른 반도체 기억 장치는, 외부 전원 전압의 레벨을 전환할 수 있는 반도체 기억 장치로서, 데이터 판독 동작, 데이터 기록 동작 및 데이터 유지 동작을 실행하기 위한 내부 회로와, 외부 전원 전압의 공급을 수취하는 외부 전원 배선과, 내부 회로에 대하여 내부 전원 전압을 전달하기 위한 내부 전원 배선과, 외부 전원 전압을 수취하여, 내부 전원 전압을 목표 레벨로 유지하기 위해서 내부 전원 배선에 내부 전원 전류를 공급하는 내부 전원 회로를 구비한다. 내부 전원 회로에서의 내부 전원 전류의 공급 동작은 외부 전원 전압의 레벨에 관계없이 내부 전원 전압의 제어 응답성을 마찬가지로 유지하기 위해서, 외부 전원 전압의 레벨에 따라 전환된다.

따라서, 외부 전원 전압의 레벨에 따라 내부 전원 전류의 공급 동작을 전환하기 때문에, 외부 전원 전압의 레벨에 관계없이 내부 전원 전압의 제어 응답성을 유지할 수 있다.

바람직하게는, 내부 전원 회로는, 외부 전원 전압을 수취하여 목표 레벨에 대응하는 참조 전압을 생성하는 참조 전압 생성부와, 참조 전압과 내부 전원 전압의 비교 결과에 따른 전압을 내부 노드에 생성하는 전압 비교부와, 외부 전원 배선과 내부 전원 배선 사이에 배치되고 외부 전원 전압의 레벨에 관계없이 마찬가지의 전류 공급 능력으로 내부 전원 전류를 내부 전원 배선에 공급하기 위한 내부 전원 전류 공급부를 포함한다. 내부 전원 전류 공급부는 외부 전원 전압의 레벨이 목표 레벨보다도 높은 경우에는, 내부 노드의 전압에 따라 내부 전원 전류를 공급하고, 또한 외부 전원 전압의 레벨이 목표 레벨에 상당하는 외부 전원 전압 직결 모드시에는, 외부 전원 배선 및 내부 전원 배선을 전기적으로 결합하여 내부 전원 전류를 공급한다.

특히, 이러한 구성에 있어서는, 내부 전원 전류 공급부는, 외부 전원 배선과 내부 전원 배선 사이에 배치되고 내부 노드의 전압에 따른 전류를 내부 전원 전류로서 내부 전원 배선에 공급하기 위한 제 1 드라이버 트랜지스터와, 외부 전원 전압 직결 모드시에 온하여, 외부 전원 배선과 내부 전원 배선을 전기적으로 결합하는 제 2 드라이버 트랜지스터와, 외부 전원 전압 직결 모드시에 온하여, 제 1 드라이버 트랜지스터를 온시키기 위한 전압과 내부 노드를 전기적으로 결합하는 접속 스위치를 갖는다.

이에 의해, 외부 전원 배선을 내부 전원 배선과 직접 접속하여 내부 전원 전압을 공급하는 외부 전원 전압 직결 모드를 갖는 경우에 있어서도, 외부 전원 전압의 레벨에 관계없이 내부 전원 전압의 제어 응답성을 유지할 수 있다.

더 바람직하게는, 내부 전원 회로는, 외부 전원 전압을 수취하여 목표 레벨에 대응하는 참조 전압을 생성하는 참조 전압 생성부와, 참조 전압과 내부 전원 전압의 비교 결과에 따른 전압을 내부 노드에 생성하는 전압 비교부와, 외부 전원 전압의 레벨이 목표 레벨에 상당하는 경우에 있어서, 전압 비교부의 동작 전류를 차단하기 위한 전류 차단 스위치와, 외부 전원 배선과 내부 전원 배선 사이에 배치되고 내부 노드의 전압에 따른 전류를 내부 전원 전류로서 내부 전원 배선에 공급하기 위한 드라이버 트랜지스터와, 외부 전원 전압의 레벨이 목표 레벨에 상당하는 외부 전원 전압 직결 모드시에 온하여, 드라이버 트랜지스터를 온시키기 위한 전압과 내부 노드 사이를 전기적으로 결합하는 접속 스위치를 갖는다.

이에 의해, 외부 전원 전압 직결 모드시에서의 소비 전력을 삭감할 수 있다.

또는, 바람직하게는, 내부 전원 회로는, 목표 레벨에 대응하는 참조 전압과 내부 전원 전압의 비교 결과에 따른 전압을 제 1 내부 노드에 생성하는 전압 비교부와, 외부 전원 배선과 내부 전원 배선 사이에 배치되고, 제 1 내부 노드의 전압에 따라서 내부 전원 전류를 내부 전원 배선에 공급하기 위한 내부 전원 전류 공급부를 포함한다. 내부 전원 전류 공급부는 외부 전원 전압의 레벨에 관계없이 마찬가지의 전류 공급 능력으로 내부 전원 전류를 공급한다.

더 바람직하게는, 내부 전원 전류 공급부는, 외부 전원 배선과 내부 전원 배선 사이에 배치되고, 제 1 내부 노드의 전압에 따른 전류를 내부 전원 전류로서 내부 전원 배선에 공급하기 위한 제 1 드라이버 트랜지스터와, 외부 전원 배선과 내부 전원 배선 사이에 배치되며, 제 2 내부 노드의 전압에 따른 전류를 내부 전원 전류로서 내부 전원 배선에 공급하기 위한 제 2 드라이버 트랜지스터와, 외부 전원 전압의 레벨에 따라서 제 1 및 제 2 내부 노드를 전기적으로 결합하기 위한 게이트 회로와, 게이트 회로와 상보적으로 온하여, 제 2 드라이버 트랜지스터를 오프시키기 위한 전압과 제 2 내부 노드를 전기적으로 결합하는 접속 스위치를 갖는다.

더 바람직하게는, 내부 전원 회로는, 목표 레벨에 대응하는 참조 전압과 내부 전원 전압의 비교 결과에 따른 전압을 제 1 내부 노드에 생성하는 전압 비교부와, 외부 전원 배선과 내부 전원 배선 사이에 배치되고, 제 1 내부 노드의 전압에 따른 전류를 내부 전원 전류로서 내부 전원 배선에 공급하기 위한 드라이버 트랜지스터와, 외부 전원 전압의 레벨에 따라서 전압 비교부에 공급되는 동작 전류량을 전환하는 제 1 동작 전류 제어부를 포함한다.

이러한 반도체 기억 장치에 있어서는, 적용되는 외부 전원 전압의 레벨이 내부 전원 전압보다도 높은 경우에서, 외부 전원 전압의 레벨이 전환되더라도 내부 전원 전압의 제어 응답성을 유지할 수 있다.

더 바람직하게는, 내부 전원 회로는, 데이터 유지를 실행하기 위한 셀프 리프레쉬 커맨드 실행시에, 전압 비교부에 대하여 소정의 동작 전류를 공급하기 위한 제 2 동작 전류 제어부를 더 포함한다. 소정의 동작 전류는 제 1 동작 전류 제어부에 의해서 공급되는 동작 전류량보다도 작고, 셀프 리프레쉬 커맨드 실행시에서, 제 1 동작 전류 제어부에 의한 동작 전류의 공급은 정지된다.

따라서, 내부 회로의 소비 전류가 작은 셀프 리프레쉬 커맨드 실행시에 전압 비교 회로의 동작 전류를 줄임으로써, 소비 전력을 더 삭감할 수 있다.

더 바람직하게는, 통상 모드시에 있어서, 내부 전원 전압은 외부 전원 전압보다도 높고, 내부 전원 회로는 액티브시 및 스탠바이시의 양쪽에 동작하며, 내부 전원 전압이 목표 레벨보다도 저하된 것을 검지하기 위한 제 1 검출부와, 액티브시에 동작하며, 내부 전원 전압이 목표 레벨보다도 저하된 것을 검지하기 위한 제 2 검출부와, 내부 회로에 대한 셀프 리프레쉬 커맨드 실행시를 제외하고, 제 1 검출부의 검지 결과에 응답하여 동작하며, 내부 전원 전압이 목표 레벨보다도 저하된 것을 검지하기 위한 제 3 검출부와, 제 2 및 제 3 검출부의 검지 결과에 응답하여 동작하며, 외부 전원 전압을 승압하여 내부 전원 전류를 공급하기 위한 제 1 승압 유닛과, 제 1 검출부의 검지 결과에 응답하여 동작하며, 외부 전원 전압을 승압하여 내부 전원 전류를 공급하기 위한 제 2 승압 유닛을 포함한다. 제 2 승압 유닛은 제 1 승압 유닛과 비교하여, 단위 시간당 공급 가능한 내부 전원 전류가 크다.

더 바람직하게는, 제 1 승압 유닛은 제 2 및 제 3 검출부의 검지 결과에 응답하여, 일정 주기를 갖는 펌프 클럭을 생성하기 위한 발진부와, 펌프 클럭에 응답하여, 제 1 노드의 전압을 외부 전원 전압보다도 높게 설정하는 펌프 동작부와, 제 1 노드와 내부 전원 배선 사이에 전기적으로 결합되는 전달 트랜지스터와, 펌프 클럭에 응답하여, 전달 트랜지스터의 게이트 전압을 외부 전원 전압보다도 높게 설정하는 게이트 승압부를 갖는다. 펌프 동작부는, 펌프 클럭이 입력되는 제 2 노드와 제 1 노드 사이에 결합되는 제 1 펌프 캐패시터와, 외부 전원 전압의 레벨에 따라 동작 상태로 되고, 펌프 클럭을 제 3 노드에 전달하는 클럭 전달 회로와, 제 1 노드와 제 3 노드 사이에 결합되는 제 2 펌프 캐패시터를 갖는다.

특히, 클럭 전달 회로는 테스트 모드시에 입력되는 신호에 응답하여 강제적으로 동작 상태로 설정된다.

또는, 바람직하게는, 제 1 승압 유닛은, 제 2 및 제 3 검출부의 검지 결과에 응답하여 제 1 주기를 갖는 제 1 펌프 클럭을 생성하기 위한 제 1 발진부와, 제 1 펌프 클럭에 응답하여 제 1 노드의 전압을 외부 전원 전압보다도 높게 설정하는 제 1 펌프 동작부와, 제 1 노드와 내부 전원 배선 사이에 전기적으로 결합되는 제 1 전달 트랜지스터와, 제 1 펌프 클럭에 응답하여 제 1 전달 트랜지스터의 게이트 전압을 외부 전원 전압보다도 높게 설정하는 제 1 게이트 승압부를 갖는다. 제 2 승압 유닛은, 제 1 검출부의 검지 결과에 응답하여 제 1 주기보다도 긴 제 2 주기를 갖는 제 2 펌프 클럭을 생성하기 위한 제 2 발진부와, 제 2 펌프 클럭에 응답하여 제 4 노드의 전압을 외부 전원 전압보다도 높게 설정하는 제 2 펌프 동작부와, 제 4 노드와 내부 전원 배선 사이에 전기적으로 결합되는 제 2 전달 트랜지스터와, 제 2 펌프 클럭에 응답하여 제 2 전달 트랜지스터의 게이트 전압을 외부 전원 전압보다도 높게 설정하는 제 2 게이트 승압부를 갖고, 제 1 및 제 2 게이트 승압부는 외부 전원 전압의 레벨에 따라서 외부 전원 전압으로부터의 승압량을 전환한다.

이러한 반도체 기억 장치에 있어서는, 외부 전원 전압을 승압하여 내부 전원 전압을 생성하는 경우에, 외부 전원 전압의 레벨에 따라 제 1 및 제 2 승압 유닛으로부터의 전류 공급 능력을 전환함으로써, 외부 전원 전압의 레벨이 전환되더라도 내부 전원 전압의 제어 응답성을 유지할 수 있다.

더 바람직하게는, 상기 제 1 승압 유닛은 상기 제 2 및 제 3 검출부의 검지 결과에 응답하여, 소정 주기를 갖는 펌프 클럭을 생성하기 위한 발진부와, 상기 펌프 클럭을 이용한 차지 펌프 동작에 의해서 상기 내부 전원 전류를 공급하기 위한 펌프 회로를 포함한다. 발진부는 순환 형상으로 결합된 기수개의 인버터와, 인버터 사이에 결합되는 지연 소자를 갖는다. 특히, 지연 소자는 반도체 기판 상에 형성되는 확산 저항을 포함한다.

따라서, 외부 전원 전압의 레벨에 관계없이 펌프 클럭의 주기를 안정적으로 유지할 수 있기 때문에, 내부 전원 전압의 제어에 대한 장애(disturbance)를 억제할 수 있다.

또는, 바람직하게는, 내부 전원 회로는, 저소비 전력 모드시에, 외부 전원 배선과 내부 전원 배선을 전기적으로 결합하기 위한 접속 스위치와, 저소비 전력 모드시에, 제 1, 제 2 및 제 3 검지부의 동작 전류를 차단하기 위한 전류 차단 스위치를 포함한다. 이에 의해, 저소비 전력 모드에서의 소비 전력을 삭감할 수 있다.

본 발명의 또 다른 구성에 따른 반도체 기억 장치는 복수의 동작 조건 중 하나가 선택적으로 적용되는 반도체 기억 장치로서, 동작 테스트시에서, 복수 비트를 갖는 신호의 특정 조합에 따라 소정 테스트의 기동을 지시하기 위한 동작 테스트 제어 회로를 구비한다. 동작 테스트 제어 회로는, 특정 조합에 응답하여 제 1 테스트 엔트리 신호를 활성화시키기 위한 제 1 테스트 엔트리 회로와, 복수의 동작 조건 중의 특정 동작 조건이 지정되어 있는 경우에, 제 1 테스트 엔트리 신호를 강제적으로 비활성화시키기 위한 테스트 엔트리 무효화 회로를 포함한다. 동작 테스트 제어 회로는 제 1 테스트 엔트리 신호의 활성화에 응답하여 소정 테스트를 기동시킨다.

따라서, 동작 테스트시에 소정 테스트가 기동 가능한지 여부에 따라서, 특정 동작 조건이 지정되어 있는지 여부를 간단히 검지할 수 있다.

바람직하게는, 동작 테스트 제어 회로는, 특정 조합과는 다른, 신호의 다른 조합에 응답하여, 제 2 테스트 엔트리 신호를 활성화하기 위한 제 2 테스트 엔트리 회로를 더 포함한다. 동작 테스트 제어 회로는 제 1 및 제 2 테스트 엔트리 신호 중 어느 하나의 활성화에 응답하여 소정 테스트를 기동시킨다.

이에 의해, 특정 동작 조건이 지정되어 있는 경우에도, 소정 테스트를 기동할 수 있다.

또한, 바람직하게는, 각 동작 조건은 공급되는 외부 전원 전압의 레벨에 대응한다. 이에 의해, 상이한 레벨의 외부 전원 전압이 적용 가능한 경우에, 특정 외부 전원 전압이 적용되고 있는지 여부를 간단히 검지할 수 있다.

또는, 바람직하게는, 각 동작 조건은 입출력되는 신호의 진폭 전압에 대응한다. 이에 의해, 상이한 전압 레벨의 입출력 신호가 적용 가능한 경우에, 특정 전압 레벨의 입출력 신호가 적용되고 있는지 여부를 간단히 검지할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하에서, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또, 도면 중에서의 동일한 부호는 동일 또는 상당 부분을 나타내는 것으로 한다.

(실시예 1)

도 1을 참조하면, 본 발명의 실시예 1에 따른 반도체 기억 장치(1000)는 메모리 어레이부(10)를 구비한다. 메모리 어레이부(10)는 메모리 셀 어레이(20)와, 행 선택부(30)와, 열 선택부 및 센스 앰프(40)를 포함한다.

메모리 셀 어레이(20)는 행렬 형상으로 배치된 복수의 메모리 셀 MC를 갖는다. 메모리 셀 MC의 구성은 특별히 한정되지 않고, 여러 타입의 DRAM(Dynamic Random Access Memory) 셀을 본원 발명에 적용할 수 있다.

메모리 셀 MC의 각 행에 대응하여, 행 선택을 실행하기 위한 워드선 WL이 배치된다. 메모리 셀 MC의 각 열에 대응하여 비트선 쌍 BLP가 배치된다. 비트선 쌍 BLP는 상보의 비트선 BL 및 /BL을 갖는다. 각 메모리 셀 행에 있어서, 메모리 셀 MC 각각은 비트선 BL 및 /BL 중 어느 한쪽과 결합되어 있다. 도 1에서는 1개의 메모리 셀에 대한 워드선 및 비트선 쌍의 배치가 대표적으로 도시되어 있다.

행 선택부(30)는 어드레스 신호에 따라서 선택 행에 대응하는 워드선 WL을 선택적으로 활성화시킨다. 선택 행에 대응하는 메모리 셀 각각은 비트선 BL 또는 /BL과 접속된다. 열 선택부 및 센스 앰프(40)는, 각 비트선 쌍 BLP에서, 비트선 BL 및 /BL의 전압차를 증폭하는 센스 앰프와, 어드레스 신호에 따라서 선택 열에 대응하는 비트선 쌍 BLP를 선택하기 위한 열 선택부를 포함한다.

반도체 기억 장치(1000)는 입력 초단(初段) 회로(50)와, 주변 회로 제어부(60)와, 메모리 어레이부 제어 회로(70, 75)와, 출력 회로(80)를 더 구비한다.

입력 초단 회로(50)는 클럭, 커맨드, 어드레스 및 기록 데이터를 총괄적으로 나타내는 입력 신호를 외부로부터 수신한다. 주변 회로 제어부(60)는 입력 초단 회로(50)를 거쳐서 전달된 입력 신호에 의해서 나타내는 커맨드를 실행하기 위한 제어 신호를 생성하여 메모리 어레이부 제어 회로(70, 75) 등의 내부 회로로 전달한다.

외부로부터 입력되는 커맨드에는 데이터 판독을 지시하는 판독 커맨드 READ, 데이터 기록을 지시하는 기록 커맨드 WRITE, 모드 레지스트의 유지 내용을 갱신하기 위한 모드 레지스터 세트 커맨드 MRS, 특별히 동작 상태가 지시되지 않는 노 오퍼레이션 커맨드(no-operation command) NOP, 특정 뱅크를 활성화하기 위한 뱅크 액티브 커맨드 ACT, 특정 뱅크를 프리차지 상태로 하기 위한 뱅크 프리차지 커맨드 PRE, 오토 리프레쉬 커맨드(auto-refresh command) AREF 및 셀프 리프레쉬 커맨드 SREF 등이 포함된다.

오토 리프레쉬 커맨드 AREF 및 셀프 리프레쉬 커맨드 SREF는 메모리 셀 어레이(20)에 기억된 데이터의 소실을 방지하기 위한 데이터 유지 동작(리프레쉬 동작)을 지시한다.

리프레쉬 동작시에는 워드선 WL이 순서대로 활성화되어, 활성화된 워드선에 대응하는 메모리 셀에 대한 데이터의 판독, 증폭 및 재기록이 센스 앰프에 의해서 실행된다.

오토 리프레쉬 커맨드 AREF는 데이터 판독이나 데이터 기록 등의 랜덤 액세스 동작 중에 인터럽트되어 지시된다. 한편, 셀프 리프레쉬 커맨드 SREF는 전지 백업 기간 등의 스탠바이 기간에서 메모리 어레이부(10)에서의 기억 정보를 유지하기 위해 지시된다.

주변 회로 제어부(60)는 모드 레지스터(65)를 갖는다. 모드 레지스터(65)에서는 외부로부터 지시된 모드 레지스터 세트 커맨드 MRS에 대응하여 입력되는 어드레스를 구성하는 어드레스 비트 각각이 유지된다. 모드 레지스터(65)에 유지된 어드레스 비트에 따라서 레이턴시(latency) 설정이나 버스트 동작에 대한 설정 등이 실행된다.

메모리 어레이부 제어 회로(70)는 주변 회로 제어부(60)에 의해서 생성된 행계 동작 제어 신호 SGr에 응답하여 메모리 어레이부(10)에 대한 행계 동작을 제어한다. 메모리 어레이부 제어 회로(75)는 주변 회로 제어부(60)에 의해서 생성된 열계 동작 제어 신호 SGc에 응답하여 메모리 어레이부(10)에서의 열계 동작을 제어한다.

출력 회로(80)는 판독 커맨드 READ가 입력된 경우에 메모리 어레이부(10)로부터의 판독 데이터를 외부에 대하여 출력한다.

반도체 기억 장치(1000)는 내부 전원 회로(100)를 더 구비한다. 내부 전원 회로(100)는 외부 전원 배선(90) 및 접지 배선(95)으로부터 외부 전원 전압 Ext.Vdd 및 접지 전압 Vss를 각각 수취하여 내부 전원 전압을 생성한다.

내부 전원 전압은 워드선 전압 VPP, 기판 전압 VBB, 셀 플레이트 전압 VCP, 비트선 전압 VBL, 주변 회로 전원 전압 VDDP, 메모리 어레이 전원 전압 VDDS를 포함한다. 셀 플레이트 전압 VCP 및 비트선 전압 VBL은 메모리 어레이 전원 전압 VDDS의 1/2의 레벨로 설정된다.

또한, 내부 전원 회로(100)는 외부 입력 신호용 참조 전압 VREFI를 생성한다. 입력 초단 회로(50)는 외부 입력 신호용 참조 전압 VREFI에 근거하여 입력 신호의 H 레벨/L 레벨을 인식한다.

워드선 전압 VPP, 기판 전압 VBB, 셀 플레이트 전압 VCP 및 비트선 전압 VBL은 메모리 어레이부(10)에 공급된다. 메모리 어레이 전원 전압 VDDS는 메모리 어레이부 제어 회로(70, 75)에 공급된다. 주변 회로 전원 전압 VDDP는 주변 회로 제어부(60)에 대하여 공급된다.

주변 회로 제어부(60)는 외부로부터 입력된 소정 커맨드에 근거하여 반도체 기억 장치(1000)를 저소비 전력 모드로 이행시킨다. 저소비 전력 모드시에서는, 주변 회로 제어부(60)는 파워 컷 신호(power-cut signal) PCUTe를 H 레벨로 활성화시킨다. 내부 전원 회로(100)에서의 소비 전력은 파워 컷 신호 PCUTe의 활성화에응답하여 삭감된다.

또, 이하의 설명에서 명백해지는 바와 같이, 본 발명의 실시예 1에 따른 저소비 전력 모드는 셀프 레프레쉬 커맨드 SREF 등에 의해서 메모리 어레이부(10)에서의 기억 데이터 유지를 전제로 하는 종래의 저소비 전력 모드보다 한단계 진보하여 한층 더 저소비 전력 동작화를 추구한 것이다. 따라서, 이하에 있어서는, 반도체 기억 장치(1000)에서의 저소비 전력 모드를 특별히 「딥 파워 다운 모드(deep power down mode)」라고 칭하는 것으로 한다.

다음으로, 딥 파워 다운 모드에서의 내부 전원 전압 레벨의 설정을 설명한다.

도 2를 참조하면, 통상 모드에서 주변 회로 전원 전압 VDDP는 2.5V로 설정된다. 따라서, 외부 동작 전원 전압이 2.5V계인 경우에는, 외부 전원 전압 Ext.Vdd가 그대로 주변 회로 전원 전압 VDDP로서 사용된다. 그 이외의 경우, 예컨대 외부 전원 전압이 2.7V계인 경우에는, 외부 전원 전압 Ext.Vdd를 강압하여 주변 회로 전원 전압 VDDP를 생성한다.

딥 파워 다운 모드에서는, 외부 전원 전압 Ext.Vdd가 2.5V계인 경우에는, 주변 회로 전원 전압 VDDP는 통상 모드와 마찬가지로, 외부 전원 전압 Ext.Vdd를 그대로 사용할 수 있다. 한편, 외부 전원 전압이 2.7V계인 경우에는, 외부 전원 전압 Ext.Vdd를 Vtn 강압시켜 주변 회로 전원 전압 VDDP를 생성한다. 딥 파워 다운 모드에서의 내부 전원 전압의 생성에 대해서는 이후에 상세히 설명하지만, Vtn은 내부 전원 회로(100) 내에 배치되는 N형 트랜지스터의 임계값 전압에 상당한다.

메모리 어레이 전원 전압 VDDS는, 통상 모드에서는 외부 전원 전압 Ext.Vdd를 강압하여 2.0V로 설정된다. 한편, 딥 파워 다운 모드에서는, 주변 회로 전원 전압 VDDP와 마찬가지로, "Ext.Vdd-Vtn"으로 설정된다.

비트선 전압 VBL 및 셀 플레이트 전압 VCP는, 통상 모드에서는 메모리 어레이 전원 전압 VDDS의 1/2, 즉 1.0V로 설정된다. 딥 파워 다운 모드에서는, 비트선 전압 VBL 및 셀 플레이트 전압 VCP의 공급은 중지되고, 대응하는 내부 전원 배선은 개방(Open) 상태로 된다.

기판 전압 VBB는, 통상 모드에서는 -1.0V로 설정되고, 딥 파워 다운 모드에서는 0V, 즉 접지 전압 Vss로 설정된다.

워드선 전압 VPP는, 통상 모드시에서는 외부 전원 전압 Ext.Vdd를 승압하여 3.7V로 설정된다. 딥 파워 다운 모드에서는, 워드선 전압 VPP는 주변 회로 전원 전압 VDDP와 마찬가지로, Ext.Vdd 또는 "Ext.Vdd-Vtn"으로 설정된다.

또, 도 2에 나타낸, 통상 모드에서의 내부 전원 전압의 설정 레벨은 일예에 불과하고, 이들 내부 전원 전압이 그 밖의 전압 레벨로 설정되는 경우에도 본원 발명에 따른 딥 파워 다운 모드를 적용하는 것이 가능하다.

다음으로, 딥 파워 다운 모드로의 엔트리 방식을 설명한다.

도 3에는 모드 레지스터 세트에 이용되는 어드레스 비트의 구성이 도시되어 있다.

도 3을 참조하면, 모드 레지스터 세트 커맨드 MRS에 의해서 입력되는 어드레스 비트 A0 ~ A11, BA0, BA1은 모드 레지스터(65) 내에 유지된다.

모드 레지스터(65) 내에 유지된 이들 어드레스 비트에 따라서 반도체 기억 장치(1000)의 동작 상태의 일부가 설정된다. 예컨대, 모드 레지스트(65)에 유지되는 어드레스 비트 A0 ~ A2는 버스트 길이 설정을 나타낸다. 또한, 어드레스 비트 A3은 버스트 타입(시퀀셜(sequential)/인터리브(interleave)) 설정을 나타내고, 어드레스 비트 A4 ~ A6은 레이턴시 모드 설정, 즉 CAS 레이턴시에 상당하는 클럭 사이클 수를 나타낸다. 또한, 어드레스 비트 A9에 의해서 기록 모드(1 비트 기록/버스트 기록) 설정이 나타내어진다.

반도체 기억 장치(1000)에 있어서, 딥 파워 다운 모드를 적용할지 여부는 통상의 모드 레지스터 세트에 미사용 어드레스 비트를 이용하여 실행된다. 예컨대, 이상에서 설명한 모드 레지스터 세트에 미사용 어드레스 비트 A7 및 A8을 이용하여 딥 파워 다운 모드의 적용, 즉 소정의 조건이 만족된 경우에 딥 파워 다운 모드로 엔트리하는 것을 설정하기 위한 모드 레지스터 세트가 실행된다.

도 4에는 반도체 기억 장치(1000)에서의 딥 파워 다운 모드로의 엔트리 방식의 일예가 도시되어 있다.

도 4를 참조하면, 반도체 기억 장치(1000)에 대한 커맨드 CMD의 입력은 외부 클럭 EXTCLK에 동기하여 실행된다. 시각 t0에서, 외부로부터 셀프 리프레쉬 커맨드 SREF가 지시된다. 셀프 리프레쉬 커맨드 SREF 입력시에는 외부 클럭 인에이블 신호 EXTCKE는 L 레벨로 설정된다.

이것에 응답하여, 반도체 기억 장치(1000) 내부에서는 리프레쉬 동작의 실행이 지시되고, 리프레쉬 대상인 워드선을 활성화하기 위해 내부 제어 신호 INTRAS가H 레벨로 활성화되어, 활성화된 워드선에 대응하는 메모리 셀에 대해 데이터 판독, 증폭 및 재기록이 실행된다.

1회분의 행계 동작이 실행되고, 내부 제어 신호 INTRAS가 H 레벨로부터 L 레벨로 변화되면, 이것에 응답하여 제어 신호 SOD가 소정 기간 H 레벨로 활성화된다. 일단 활성화된 제어 신호 SOD가 비활성화된 타이밍에서, 메모리 어레이부(10)에서는 모든 워드선 WL이 비활성 상태이며, 각 비트선 BL 및 /BL은 프리차지되어 있는 것으로 한다.

모드 레지스터 세트에 의해서 딥 파워 다운 모드가 적용되어 있는 경우에는, 제어 신호 SOD의 비활성화(H 레벨 →L 레벨)에 응답하여, 시각 t1에서 파워 컷 신호 PCUTe가 H 레벨로 활성화된다. 이에 따라, 내부 전원 회로(100)에서의 내부 동작이 전환된다. 이 결과, 내부 전원 전압은 딥 파워 다운 모드에 대응하는 도 2에 나타낸 전압 레벨로 설정된다.

즉, 통상 모드로부터 딥 파워 다운 모드로의 이행은 모드 레지스터 세트 커맨드 MRS에 의해서 딥 파워 다운 모드의 적용이 설정되어 있는 경우에 있어서, 셀프 레프레쉬 커맨드 SREF가 요구되었을 때에, 적어도 1회의 행계 동작 및 비트선 프리차지 동작의 종료 후에 실행된다.

따라서, 워드선이 활성화되어 메모리 설로부터 데이터가 판독되어 있는 기간을 피하여, 메모리 어레이부(10)가 안정한 상태에서 딥 파워 다운 모드로 이행할 수 있다.

딥 파워 다운 모드로부터 통상 모드로의 복귀는 외부 클럭 인에이블 신호EXTCKE의 활성화(L 레벨 →H 레벨)에 응답하여 실행된다. 즉, 외부 클럭 인에이블 신호 EXTCKE의 활성화에 응답하여, 파워 컷 신호 PCUTe는 시각 t2에서 L 레벨로 비활성화된다. 이 결과, 딥 파워 다운 모드는 종료되고, 내부 전원 회로(100)의 내부 동작이 다시 전환된다. 이 결과, 내부 전원 전압은 도 2에 나타낸 통상 모드에 대응하는 전압 레벨로 설정된다.

또, 파워 컷 신호 PCUTe의 비활성 상태(L 레벨) 및 활성 상태(H 레벨)에서의 전압은 접지 전압 Vss 및 외부 전원 전압 Ext.Vdd로 각각 설정된다.

한편, 모드 레지스터 세트에 의해서 딥 파워 다운 모드가 적용되어 있지 않는 경우에는, 본래의 셀프 리프레쉬 커맨드 SREF가 실행되어, 리프레쉬 동작이 순차적으로 실행된다.

도 5에는 딥 파워 다운 모드로의 엔트리 방식의 다른 예를 설명하는 타이밍 차트가 도시되어 있다.

도 5를 참조하면, 모드 레지스터 세트에 의해서 딥 파워 다운 모드가 적용되어 있는 경우에 있어서, 딥 파워 다운 모드로의 이행은 셀프 리프레쉬 커맨드 SREF 이외의 소정의 전용 커맨드를 이용하여 실행할 수도 있다.

예컨대, 시각 t0에 있어서, 해당 전용 커맨드로서 정의된 딥 파워 다운 모드 엔트리 커맨드 DPE가 입력된다. 이에 응답하여, 시각 t1'에서 파워 컷 신호 PCUTe가 H 레벨로 활성화된다.

딥 파워 다운 모드로부터 통상 모드로의 복귀는 도 4의 경우와 마찬가지로, 외부 클럭 인에이블 신호 EXTCKE의 활성화에 응답하여 실행된다. 즉, 시각 t2에서의 외부 클럭 인에이블 신호 EXTCKE의 활성화에 응답하여, 파워 컷 신호 PCUTe는 L 레벨로 비활성화된다. 이에 따라, 딥 파워 다운 모드는 종료되고, 내부 전원 전압은 통상 모드에 대응하는 도 2에 나타낸 전압 레벨로 설정된다.

다음에, 도 1에 도시된 내부 전원 회로(100)의 구성을 설명한다.

우선, 내부 전원 회로(100) 중 통상 모드에 대응하는 부분의 구성에 대해서 설명한다.

도 6을 참조하면, 내부 전원 회로(100)는 정전류 발생 회로(102)를 포함한다. 정전류 발생 회로(102)는 정전류 공급선(104, 106)에 정전류 ICONST를 공급한다.

내부 전원 회로(100)는, 주변 회로 전원 전압 VDDP를 생성하기 위해 마련되는 주변 회로용 참조 전압 발생 회로(110), 버퍼 회로(112) 및 주변 회로용 내부 전원 전압 발생 회로(116)를 더 포함한다.

주변 회로용 참조 전압 발생 회로(110)는 정전류 공급선(106)으로부터 정전류 ICONST를 공급받아, 주변 회로 전원 전압 VDDP의 목표 레벨에 대응하는 참조 전압 VREFPO를 생성한다. 버퍼 회로(112)는 주변 회로용 참조 전압 발생 회로(110)로부터의 참조 전압 VREFPO에 근거하여, 참조 전압 배선(114)에 참조 전압 VREFP를 생성한다.

내부 전원 전압 발생 회로(116)는 외부 전원 전압 Ext.Vdd를 강압하여 내부 전원 배선(118)으로 주변 회로 전원 전압 VDDP를 출력한다. 통상 모드에 있어서, 내부 전원 전압 발생 회로(116)는 주변 회로 전원 전압 VDDP와 참조 전압 VREFP의비교에 근거하여, 주변 회로 전원 전압 VDDP를 목표 레벨로 유지하도록 한다.

내부 전원 회로(100)는, 메모리 어레이 전원 전압 VDDS를 생성하기 위한, 메모리 어레이용 참조 전압 발생 회로(120), 버퍼 회로(122) 및 워드선용 내부 전원 전압 발생 회로(126)를 더 포함한다.

메모리 어레이용 참조 전압 발생 회로(120)는 정전류 공급선(106)으로부터 정전류 ICONST를 공급받아, 메모리 어레이 전원 전압 VDDS의 목표 레벨에 대응하는 참조 전압 VREFSO를 생성한다. 버퍼 회로(122)는 참조 전압 발생 회로(120)로부터의 참조 전압 VREFSO에 근거하여, 참조 전압 배선(124)에 참조 전압 VREFS를 생성한다.

내부 전원 전압 발생 회로(126)는 외부 전원 전압 Ext.Vdd를 강압하여 내부 전원 배선(128)에 메모리 어레이 전원 전압 VDDS를 출력한다. 통상 모드에 있어서, 내부 전원 전압 발생 회로(126)는 메모리 어레이 전원 전압 VDDS와 참조 전압 VREFS의 비교에 근거하여 메모리 어레이 전원 전압 VDDS를 목표 레벨로 유지하도록 한다.

내부 전원 회로(100)는, 워드선 전압 VPP를 생성하기 위한, 워드선 전압용 참조 전압 발생 회로(130), 버퍼 회로(132) 및 워드선용 전압 승압 회로(136)를 더 포함한다.

참조 전압 발생 회로(130)는 정전류 공급선(106)으로부터 정전류 ICONST를 공급받아, 워드선 전압 VPP의 목표 레벨에 대응하는 참조 전압 VREFDO를 생성한다. 버퍼 회로(132)는 참조 전압 발생 회로(130)로부터의 참조 전압 VREFDO에 근거하여참조 전압 배선(134)에 참조 전압 VREFD를 생성한다.

전압 승압 회로(136)는 외부 전원 전압 Ext.Vdd를 승압하여 내부 전원 배선(138)에 워드선 전압 VPP를 출력한다. 통상 모드에 있어서, 전압 승압 회로(136)는 워드선 전압 VPP와 참조 전압 VREFD의 비교에 근거하여, 워드선 전압 VPP를 목표 레벨로 유지하도록 한다.

참조 전압 VREFPO 및 VREFP, VREFSO 및 VREFS, VREFDO 및 VREFD는 도 2에 나타낸 통상 모드에서의, 주변 회로 전원 전압 VDDP, 메모리 에레이 전원 전압 VDDS, 워드선 전압 VPP의 설정 레벨에 각각 대응하여 정해진다.

외부 전원 전압 Ext.Vdd를 강압하는 내부 전원 전압 발생 회로(116, 126)에는 일반적인 구성의 전압 강하 회로(VDC : Voltage Down Converter)를 적용할 수 있다.

내부 전원 회로(100)는 메모리 어레이 전원 전압 VDDS를 수취하여 셀 플레이트 전압 VCP를 생성하는 VCP 발생 회로(140)와, 비트선 전압 VBL을 생성하는 VBL 발생 회로(145)를 더 포함한다. VCP 발생 회로(140) 및 VBL 발생 회로(145)는, 예컨대 트리밍 기능이 부여된 분압 회로로 구성되며, 내부 전원 배선(128)으로부터 공급되는 메모리 어레이 전원 전압 VDDS를 수취하여 셀 플레이트 전압 VCP 및 비트선 전압 VBL을 생성한다.

내부 전원 회로(100)는 기판 전압 발생 회로(160)를 더 포함한다. 기판 전압 발생 회로(160)는 외부 전원 전압 Ext.Vdd를 수취하여 동작해서, 부전압의 기판 전압 VBB를 내부 전원 배선(168)에 생성한다. 기판 전압 발생 회로(160)는, 예컨대 차지 펌프 회로에 의해서 구성된다.

이러한 구성으로 함으로써, 통상 모드에서의 내부 전원 전압은 도 2에 나타낸 전압 레벨로 설정된다.

다음에, 내부 전원 회로(100) 중 딥 파워 다운 모드에 대응하는 부분의 구성에 대해 설명한다.

내부 전원 회로(100)는, 딥 파워 다운 모드에서 버퍼 회로(112)의 동작 전류를 차단하기 위한 PMOS 트랜지스터(210)와, 딥 파워 다운 모드에서 참조 전압 배선(114)과 접지 전압 Vss 사이를 전기적으로 결합하기 위한 NMOS 트랜지스터(212)와, 딥 파워 다운 모드에서 내부 전원 배선(118)과 외부 전원 전압 Ext.Vdd 사이를 전기적으로 결합하기 위한 NMOS 트랜지스터(214)를 더 포함한다.

PMOS 트랜지스터(210)는 외부 전원 전압 Ext.Vdd와 버퍼 회로(112) 사이에 전기적으로 결합되며, 게이트에 파워 컷 신호 PCUTe를 수신한다. NMOS 트랜지스터(212)는 참조 전압 배선(114)과 접지 전압 Vss 사이에 전기적으로 결합되며, 게이트에 파워 컷 신호 PCUTe를 수신한다. NMOS 트랜지스터(214)는 외부 전원 배선(90)과 내부 전원 배선(118) 사이에 전기적으로 결합되며, 게이트에 파워 컷 신호 PCUTe를 수신한다.

또, 본 실시예에 있어서, MOS 트랜지스터는 접속 스위치로서 이용되는 전계 효과형 트랜지스터의 대표예로서 적용된다.

내부 전원 회로(100)는, 메모리 어레이 전원 전압 VDDS 생성계에 대해 배치되는, PMOS 트랜지스터(220) 및 NMOS 트랜지스터(222, 224)와, 워드선 전압 VPP 발생계에 대응하여 배치되는 PMOS 트랜지스터(230) 및 NMOS 트랜지스터(232, 234)를 더 포함한다.

NMOS 트랜지스터(222, 232)는 NMOS 트랜지스터(212)와 마찬가지로 배치된다. NMOS 트랜지스터(224, 234)는 NMOS 트랜지스터(214)와 마찬가지로 배치된다. NMOS 트랜지스터(214, 224, 234)의 임계값 전압은 도 2에 표기한 Vtn에 상당한다. 또한, NMOS 트랜지스터(234) 대신에, 게이트에 파워 컷 신호의 반전 신호 /PCUTe를 수신하는 PMOS 트랜지스터를 배치하면, 딥 파워 다운 모드에서의 워드선 전압 VPP를 Ext.Vdd로 설정할 수 있다.

이러한 구성으로 함으로써, 딥 파워 다운 모드에서, 내부 전원 전압 발생 회로(116, 126) 및 전압 승압 회로(136)의 동작을 정지시키고, 주변 회로 전원 전압 VDDP, 메모리 어레이 전원 전압 VDDS 및 워드선 전압 VPP를 Ext.Vdd-Vtn으로 설정한다. 이 결과, 딥 파워 다운 모드에서는 내부 전원 전압 발생 회로(116, 126) 및 전압 승압 회로(136)에 각각 입력되는 참조 전압 VREFP, VREFS, VREFD의 생성도 불필요해진다. 따라서, 딥 파워 다운 모드에 있어서, 참조 전압 VREFP, VREFS 및 VREFD는 트랜지스터(212, 222, 232)에 의해서 접지 전압 Vss로 각각 고정된다.

이에 따라, 전단(前段)에 배치된, 참조 전압 발생 회로(110, 120, 130)와, 버퍼 회로(112, 122, 132)의 동작도 불필요하게 되고, 이들 회로군에서의 소비 전력을 삭감할 수 있다.

내부 전원 회로(100)는, 딥 파워 다운 모드에서 정전류 발생 회로(102)와 접지 전압 Vss 사이의 접속을 끊기 위한 NMOS 트랜지스터(200)와, 딥 파워 다운 모드에서 외부 전원 전압 Ext.Vdd와 정전류 공급선(106) 사이를 전기적으로 결합하기 위한 PMOS 트랜지스터(202)를 더 포함한다.

NMOS 트랜지스터(200)는 정전류 발생 회로(102)와 접지 전압 Vss 사이에 전기적으로 결합되어, 게이트에 파워 컷 신호 PCUTe를 수신한다. PMOS 트랜지스터(202)는 외부 전원 전압 Ext.Vdd와 정전류 공급선(106) 사이에 전기적으로 결합되어, 반전된 파워 컷 신호 /PCUTe를 게이트에서 수신한다.

이 결과, 딥 파워 다운 모드에서 정전류 발생 회로(102)에 의한 정전류 ICONST의 공급이 정지되어, 소비 전력이 삭감된다. 또한, 정전류 공급선(106)은 트랜지스터(202)에 의해서 외부 전원 전압 Ext.Vdd로 고정된다.

도 6에 도시된 참조 전압 발생 회로(110, 120, 130)의 구성은 마찬가지이므로, 도 7을 이용하여 참조 전압 발생 회로(110)의 구성에 대해 대표적으로 설명한다.

도 7을 참조하면, 참조 전압 발생 회로(110)는 외부 전원 전압 Ext.Vdd와 노드 NO 사이에 직렬로 결합되는 저항(250)과 PMOS 트랜지스터(251, 252)를 갖는다. 노드 NO에는 참조 전압 VREFPO가 생성된다. 참조 전압 VREFPO는 버퍼 회로(112)에 전달된다.

PMOS 트랜지스터(251)의 게이트는 정전류 공급선(106)과 결합된다. PMOS 트랜지스터(252)의 게이트에는 파워 컷 신호 PCUTe가 입력된다.

참조 전압 발생 회로(110)는 노드 NO와 접지 전압 Vss 사이에 직렬로 결합되는 N개(N : 자연수)의 PMOS 트랜지스터(253)를 더 갖는다. N개의 PMOS트랜지스터(253)의 게이트 각각은 접지 전압 Vss와 결합된다. 따라서, N개의 트랜지스터(253) 각각은 저항 소자로서 기능한다.

이러한 구성으로 함으로써, 파워 컷 신호 PCUTe가 비활성 상태(L 레벨)로 설정되는 통상 모드시에는, 참조 전압 발생 회로(110)는 외부 전원 전압 Ext.Vdd로부터 접지 전압 Vss 사이에 발생하는 동작 전류를 이용하여 참조 전압 VREFPO를 생성한다. 노드 NO와 접지 전압 Vss 사이의 전기 저항값을 적절히 조정함으로써, 소망하는 참조 전압 VREFPO를 얻을 수 있다.

도 7에 도시된 바와 같이, PMOS 트랜지스터(253)의 각각과 병렬로, 바이패스용 퓨즈 소자(255)를 더 배치함으로써, 노드 NO와 접지 전압 Vss 사이의 전기 저항값을 퓨즈 절단에 의해서 미세 조정하는 것이 가능해진다.

한편, 파워 컷 신호 PCUTe가 활성 상태(H 레벨)로 설정되는 딥 파워 다운 모드에서는 PMOS 트랜지스터(252)가 턴 오프되기 때문에, 외부 전원 전압 Ext.Vdd와 접지 전압 Vss 사이의 관통 전류, 즉 참조 전압 발생 회로(110)의 동작 전류는 차단된다.

이에 의해, 딥 파워 다운 모드에서는 동작 전류를 차단함으로써, 불필요하게 된 참조 전압 VREFPO의 생성을 중지하여 참조 전압 발생 회로(110)의 소비 전력을 삭감할 수 있다.

도 6에 도시된 버퍼 회로(112, 122, 132)의 구성은 마찬가지이므로, 도 8을 이용하여 버퍼 회로(112)의 구성에 대해 대표적으로 설명한다.

도 8을 참조하면, 버퍼 회로(112)는, PMOS 트랜지스터(210)를 거쳐 외부 전원 전압 Ext.Vdd와 전기적으로 결합되는 노드 N1과 노드 N2 사이에 전기적으로 결합되는 PMOS 트랜지스터(260)와, 노드 N1 및 N3 사이에 전기적으로 결합되는 PMOS 트랜지스터(262)와, 노드 N2 및 노드 N4 사이에 전기적으로 결합되는 NMOS 트랜지스터(264)와, 노드 N3 및 N4 사이에 전기적으로 결합되는 NMOS 트랜지스터(266)를 갖는다.

PMOS 트랜지스터(260, 262)의 게이트는 노드 N2와 결합된다. NMOS 트랜지스터(264)의 게이트에는 참조 전압 발생 회로(110)로부터의 참조 전압 VREFPO가 입력된다. 노드 N3 및 트랜지스터(266)의 게이트는 참조 전압 VREFP를 전달하는 참조 전압 배선(114)과 결합된다.

버퍼 회로(112)는 노드 N4와 접지 전압 Vss 사이에 전기적으로 결합되는 NMOS 트랜지스터(267)를 더 갖는다. NMOS 트랜지스터(267)의 게이트에는 제어 전압 φ1이 입력된다.

이러한 구성으로 함으로써, 트랜지스터(210)가 온하는 통상 모드시에서는 제어 전압 φ1에 따른 동작 전류가 버퍼 회로(112)에 공급된다. 버퍼 회로(112)는 동작 전류량에 따른 응답 속도로, 내부 전원 전압 발생 회로(116)에 전달되는 참조 전압 VREFP를 참조 전압 발생 회로(110)로부터의 참조 전압 VREFPO와 마찬가지의 레벨로 설정한다. 이와 같이 버퍼 회로(112)를 거쳐 참조 전압을 전달함으로써, 참조 전압 VREFP가 노이즈 등에 의해 변동된는 것을 방지할 수 있다.

한편, 딥 파워 다운 모드에서는 파워 컷 신호 PCUTe의 활성화(H 레벨)에 응답하여 트랜지스터(210)가 턴 오프되기 때문에, 버퍼 회로(112)의 동작 전류가 차단된다. 이에 의해, 불필요하게 된 참조 전압 VREFP의 생성을 중지하여 버퍼 회로(112)에서의 소비 전력을 삭감할 수 있다.

다시 도 6을 참조하면, 내부 전원 회로(100)는, 딥 파워 다운 모드에 있어서, 기판 전압 발생 회로(160)를 외부 전원 전압 Ext.Vdd로부터 분리하기 위한 PMOS 트랜지스터(240)와, 내부 전원 배선(168)을 접지 전압 Vss와 전기적으로 결합하기 위한 PMOS 트랜지스터(244)를 더 포함한다. PMOS 트랜지스터(240)의 게이트에는 파워 컷 신호 PCUTe가 입력된다. PMOS 트랜지스터(244)의 게이트에는 반전된 파워 컷 신호 /PCUTe가 입력된다.

따라서, 딥 파워 다운 모드에서는 PMOS 트랜지스터(240)가 턴 오프되고, 또한 PMOS 트랜지스터(244)가 턴 온된다. 이 결과, 기판 전압 VBB는 도 2에 나타낸 바와 같이 접지 전압 Vss로 설정된다. 즉, 딥 파워 다운 모드에 있어서, 기판 전압 발생 회로(160)는 동작할 필요가 없어지므로, PMOS 트랜지스터(240)의 턴 오프에 응답하여 기판 전압 발생 회로(160)의 동작 전류를 차단함으로써, 기판 전압 발생 회로(160)에서의 소비 전력을 삭감할 수 있다.

내부 전원 회로(100)는 외부 입력 신호용 참조 전압 VREFI를 생성하는 외부 입력 신호용 참조 전압 발생 회로(270)를 더 포함한다. 외부 입력 신호용 참조 전압 VREFI는 입력 초단 회로(50)에 전달되고, 입력 신호가 H 레벨/L 레벨 중 어느 하나인지를 인식하기 위해 이용된다.

도 9를 참조하면, 외부 입력 신호용 참조 전압 발생 회로(270)는 외부 전원 전압 Ext.Vdd와 노드 N5 사이에 직렬로 결합되는 저항(271)과 PMOS트랜지스터(272, 273)를 갖는다. 노드 N5에는 외부 입력 신호용 참조 전압 VREFI가 생성된다.

외부 입력 신호용 참조 전압 발생 회로(270)는 노드 N5와 접지 전압 Vss 사이에 직렬로 결합되는 M개(M : 자연수)의 PMOS 트랜지스터(274)를 더 갖는다. M개의 PMOS 트랜지스터(274)의 게이트 각각은 접지 전압 Vss와 결합된다. 따라서, M개의 트랜지스터(274) 각각은 저항 소자로서 기능한다.

PMOS 트랜지스터(272)의 게이트에는 참조 전압 VREFS 및 VREFP 중 한쪽이 선택적으로 입력된다. PMOS 트랜지스터(272)의 게이트에는 파워 컷 신호 PCUTe가 입력된다.

이러한 구성으로 함으로써, 통상 모드에서는 외부 입력 신호용 참조 전압 VREFI의 레벨을 전환할 수 있다. 예컨대, 참조 전압 VREFP(2.5V)가 PMOS 트랜지스터(272)의 게이트에 입력되는 경우에는, 외부 입력 신호용 참조 전압 VREFI는 1.4V로 설정된다. 한편, PMOS 트랜지스터(272)의 게이트에 참조 전압 VREFS(2.0V)가 입력되는 경우에는, 외부 입력 신호용 참조 전압 VREFI는 0.9V로 설정된다. 이러한 구성으로 함으로써, 상이한 I/O 신호 레벨의 입력 신호에 대해서 외부 입력 신호용 참조 전압 VREFI를 전환하여 대응하는 것이 가능해진다.

도 9에 도시된 바와 같이, PMOS 트랜지스터(274) 각각과 병렬로 바이패스용 퓨즈 소자(275)를 배치함으로써, 외부 입력 신호용 참조 전압 VREFI의 레벨을 퓨즈 절단에 의해서 미세 조정하는 것이 가능해진다.

한편, 딥 파워 다운 모드에서는 입력 신호가 외부로부터 입력되는 경우는 없기 때문에, 외부 입력 신호용 참조 전압 VREFI는 불필요해진다. 따라서, 딥 파워 다운 모드에 있어서는, 파워 컷 신호 PCUTe의 활성화(H 레벨)에 응답하여 PMOS 트랜지스터(273)를 턴 오프해서 동작 전류를 차단함으로써, 외부 입력 신호용 참조 전압 발생 회로(270)의 소비 전력을 삭감할 수 있다.

이상 설명한 바와 같이, 내부 전원 회로(100)에서는 딥 파워 다운 모드에서의 소비 전력을 대폭 삭감하는 것이 가능해진다.

또한, 파워 컷 신호 PCUTe는 외부 전원 전압 Ext.Vdd를 차단하기 위한 NMOS 트랜지스터(214, 224, 234) 등의 게이트에 입력되기 때문에, 그 L 레벨 및 H 레벨은 접지 전압 Vss 및 외부 전원 전압 Ext.Vdd로 각각 설정할 필요가 있다.

다음에, 딥 파워 다운 모드로부터 스무드하게 복쉬하기 위한 구성에 대해서 설명한다.

이미 설명한 바와 같이, 딥 파워 다운 모드로부터 통상 모드로의 복귀는 외부 클럭 인에이블 신호 EXTCKE에 응답하여 실행된다. 반도체 기억 장치(1000) 내에서는 외부 클럭 인에이블 신호 EXTCKE를 버퍼링하여 생성되는 내부 클럭 인에이블 신호 INTCKE에 근거해서, 이러한 모드의 복귀가 제어된다. 따라서, 딥 파워 다운 모드에 있어서, 주변 회로 전원 전압 VDDP를 "Ext.Vdd-Vtn"으로 설정하는 경우에도, 외부 클럭 인에이블 신호 EXTCKE의 레벨 천이를 정확하게 반영하여 내부 클럭 인에이블 신호 INTCKE를 생성하는 구성이 필요하다.

도 10에 도시된 내부 클럭 인에이블 신호 생성 회로(280)는, 예컨대 입력 초단 회로(50) 내에 배치된다.

도 10을 참조하면, 내부 클럭 인에이블 생성 회로(280)는 외부 전원 전압 Ext.Vdd에 의해서 구동되는 논리 게이트(281)와, 주변 회로 전원 전압 VDDP에 의해서 구동되는 논리 게이트(282 ~ 285)를 갖는다.

논리 게이트(281)는 외부 클럭 인에이블 신호 EXTCKE와 파워 컷 신호 PCUTe의 NAND 연산 결과를 출력한다. 논리 게이트(282)는 외부 클럭 인에이블 신호 EXTCKE와 파워 컷 신호의 반전 신호의 NAND 연산 결과를 출력한다.

따라서, 논리 게이트(281)는 파워 컷 신호 PCUTe가 H 레벨로 설정되는 딥 파워 다운 모드에서 외부 클럭 인에이블 신호 EXTCKE의 버퍼로서 동작한다. 한편, 논리 게이트(282)는 파워 컷 신호 PCUTe가 L 레벨로 설정되는 통상 모드에서 외부 클럭 인에이블 신호 EXTCKE를 수신하는 버퍼로서 동작한다.

논리 게이트(인버터)(283, 284)는 논리 게이트(281, 282) 각각의 출력을 반전한다. 논리 게이트(285)는 인버터(283, 284)의 출력의 OR 연산 결과를 내부 클럭 인에이블 신호 INTCKE로서 출력한다.

이러한 구성으로 함으로써, 통상 모드시에서는 주변 회로 전원 전압 VDDP에 의해서 구동되는 버퍼(논리 게이트(282))에 의해서 내부 클럭 인에이블 신호 INTCKE가 생성된다. 한편, 딥 파워 다운 모드에서는 외부 전원 전압 Ext.Vdd에 의해서 구동되는 버퍼(논리 게이트(281))에 의해서 내부 클럭 인에이블 신호 INTCKE가 생성된다.

이 결과, 통상 모드 및 딥 파워 다운 모드 중 어느 하나에서도, 외부 클럭 인에이블 신호 EXTCKE의 레벨 천이를 정확히 반영하여 내부 클럭 인에이블 신호INTCKE를 생성할 수 있다.

내부 클럭 인에이블 신호 INTCKE는 주변 회로 제어부(60)에 포함되는 파워 컷 신호 생성 회로(300)에 전달된다.

파워 컷 신호 생성 회로(300)는 인버터(302), 플립플롭(304) 및 레벨 변환 회로(306)를 포함한다. 인버터(302)와 플립플롭(304)은 주변 회로 전원 전압 VDDP에 의해서 구동된다.

인버터(302)는 내부 클럭 인에이블 신호 INTCKE를 반전하여 출력한다. 인버터(302)의 출력은 플립플롭(304)에 대하여 리세트 입력으로서 인가된다. 한편, 플립플롭(304)의 세트 입력에는 제어 신호 /DPD가 인가된다. 제어 신호 /DPD는 딥 파워 다운 모드의 엔트리 조건이 만족된 경우에 L 레벨로 설정되는 신호이다. 예컨대, 도 4에 나타내는 엔트리 방식에 따르면, 제어 신호 /DPD는 제어 신호 SOD에서의 비활성화에 응답하여 L 레벨로 활성화된다. 또한, 도 5에 나타내는 모드 엔트리 방식에 따르면, 딥 파워 다운 모드 엔트리 커맨드 DPE의 입력에 응답하여, 제어 신호 /DPD는 L 레벨로 활성화된다.

따라서, 플립플롭(304)의 출력 신호는 제어 신호 /DPD의 L 레벨로의 활성화에 응답하여 H 레벨로 세트되고, 내부 클럭 인에이블 신호 INTCKE의 H 레벨로의 천이에 응답하여 L 레벨로 리세트된다.

레벨 변환 회로(306)는 플립플롭(304)의 출력 신호를 접지 전압 Vss ~ 외부 전원 전압 Ext.Vdd 진폭으로 레벨 변환하여 파워 컷 신호 PCUTe를 생성한다.

이에 의해, 도 4 및 도 5에 나타낸 모드 엔트리 방식에 따라서 파워 컷 신호PCUTe를 설정할 수 있다. 또한, 딥 파워 다운 모드로부터 통상 모드로의 복귀를 확실히 실행할 수 있다.

딥 파워 다운 모드로부터 통상 모드로의 복귀시에는 내부 전원 회로 내의 내부 전원 전압 발생 회로(116, 126) 및 전압 승압 회로(136)를 조급히 동작시켜, 내부 전원 전압을 다시 전환할 필요가 있다. 따라서, 딥 파워 다운 모드에서는 접지 전압 Vss로 고정되는 참조 전압 VREFP, VREFS, VREFD를 고속으로 소정 레벨까지 복귀시킬 필요가 발생한다. 특히, 외부 전원 전압 Ext.Vdd를 승압하는 워드선 전압 VPP에 대응하는 참조 전압 VREFD를 고속으로 생성할 필요가 있다.

다음에, 통상 모드로의 복귀시에 응답성이 높은 버퍼 회로의 구성을 설명한다. 도 11에서는 워드선 전압 VPP에 대응하는 버퍼 회로(132)의 구성이 대표적으로 도시되어 있다.

도 11을 참조하면, 버퍼 회로(132)는 도 8에 도시된 버퍼 회로와 마찬가지로 배치되는 PMOS 트랜지스터(260, 262) 및 NMOS 트랜지스터(264, 266, 267)에 부가하여, NMOS 트랜지스터(267)와 병렬로 접속되는 NMOS 트랜지스터(268)를 갖는 점에서 상이하다.

NMOS 트랜지스터(268)는 노드 N4와 접지 전압 Vss 사이에 전기적으로 결합되고, 파워 온 리세트 신호 /PORr의 활성화(L 레벨)에 응답하여 턴 온한다.

파워 온 리세트 신호/PORr은 통상 기동시에서 일정 기간 활성화되지만, 본 실시예에서는 이에 부가하여, 딥 파워 다운 모드로부터 통상 모드로의 복귀시에서도 소정 기간 L 레벨로 활성화된다.

이러한 구성으로 함으로써, 도 11에 도시된 버퍼 회로(132)는 도 8에 도시된 구성을 갖는 버퍼 회로와 비교하여, 파워 온 리세트 신호 /PORr의 활성화 기간에서의 동작 전류를 증가시켜, 통상 모드로의 복귀시에 참조 전압 VREFD를 접지 전압 Vss로부터 고속으로 상승시킬 수 있다.

도 12를 참조하면, 파워 온 리세트 신호 생성 회로(310)는 외부 전원 전압 Ext.Vdd와 노드 N6 사이에 전기적으로 결합되는 PMOS 트랜지스터(311)와, 노드 N6 및 N7 사이에 전기적으로 결합되는 PMOS 트랜지스터(312)와, 노드 N7 및 접지 전압 Vss 사이에 전기적으로 결합되는 NMOS 트랜지스터(313)와, 노드 N7의 전압 레벨을 반전하여 파워 온 리세트 신호 /PORr을 생성하는 인버터(315)를 갖는다.

PMOS 트랜지스터의 게이트에는 반전된 파워 컷 신호 /PCUTe가 입력된다. 노드 N6에는 참조 전압 발생 회로(130)로부터의 참조 전압 VREFDO가 인가된다. PMOS 트랜지스터(312) 및 NMOS 트랜지스터(313)는 참조 전압 배선(114)과 결합되는 게이트를 갖고, 인버터를 구성한다.

딥 파워 다운 모드에서는 PMOS 트랜지스터(311)가 턴 온되고, 또한 참조 전압 VREFD는 접지 전압 Vss로 고정된다. 이 결과, PMOS 트랜지스터(312)가 온하고, NMOS 트랜지스터(313)가 오프하게 된다. 따라서, 파워 온 리세트 신호 /PORr은 통상 모드로의 복귀에 대비하여 L 레벨로 활성화된다.

딥 파워 다운 모드로부터 통상 모드로 전환되면, 참조 전압 발생 회로(130)로부터의 참조 전압 VREFDO 및 VREFD는 통상 모드에서의 워드선 전압 VPP의 목표 레벨에 대응하는 전압으로 변화를 시작한다. 따라서, 참조 전압 VREFD가 NMOS 트랜지스터(313)의 임계값 전압에 상당하는 소정 전압을 초과할 때까지의 소정 기간 동안, NMOS 트랜지스터(313)는 오프 상태를 유지하기 때문에, 파워 온 리세트 신호 /PORr의 활성 상태(L 레벨)도 유지된다.

그 후, 참조 전압 VREFD가 해당 소정 전압을 초과하면, NMOS 트랜지스터(313)가 온하기 때문에, 파워 온 리세트 신호 /PORr은 H 레벨로 비활성화된다.

이러한 구성으로 함으로써, 통상 모드로의 복귀시에 PMOS 트랜지스터(210)의 턴 온에 응답하여 버퍼 회로(132)의 동작 전류 경로가 확보되면, NMOS 트랜지스터(267, 268)의 쌍방에 의해서 버퍼 회로(132)의 동작 전류를 공급할 수 있다. 이 결과, 딥 파워 다운 모드로부터 통상 모드로의 복귀시에 있어서, 참조 전압 VREFP의 접지 전압 Vss로부터의 상승을 고속화하여, 워드선 전압 VPP를 신속하게 복귀시킬 수 있다.

또, 도 11에 도시된 버퍼 회로의 구성은 주변 회로 전원 전압 VDDP 및 메모리 어레이 전원 전압 VDDS에 각각 대응한다. 도 6에 도시된 버퍼 회로(112, 122)에도 적용할 수 있다. 이 경우에는 도 12에 도시된 파워 온 리세트 신호 생성 회로를 버퍼 회로(112, 122, 132)에서 공유하는 것도 가능하다.

(실시예 2)

실시예 2에서는 서로 다른 레벨의 외부 전원 전압에 대응하여 내부 전원 전압의 제어 응답성을 한결같이 유지하기 위한 내부 전원 회로의 구성에 대하여 설명한다.

우선, 도 13을 이용하여 외부 전원 전압 레벨에 대응한 내부 전원 전압의 설정 레벨의 상위를 설명한다.

도 13을 참조하여, 실시예 2에서는, 외부 전원 전압으로서, 2.5V계와 그것보다도 높은 2.7V계의 2 종류가 적용되는 경우를 생각한다.

2.7V계 외부 전원 전압의 적용시에는, 메모리 어레이 전원 전압 VDDS 및 주변 회로 전원 전압 VDDP는 외부 전원 전압 Ext.Vdd(2.7V)를 강압하여 2.0V 및 2.5V로 각각 설정된다. 워드선 전압 VPP는 외부 전원 전압 Ext.Vdd(2.7V)를 승압하여 3.7V로 설정된다. 또한, 기판 전압 VBB는 부전압 -1V로 설정된다.

2.5V계 외부 전원 전압 적용시에는, 메모리 어레이 전원 전압 VDDS, 워드선 전압 VPP 및 기판 전압 VBB는 2.7V계 외부 전원 전압 적용시와 마찬가지로, 2.0V, 3.7V 및 -1V로 각각 설정된다.

그러나, 외부 전원 전압 Ext.Vdd가 낮은 2.5V계에서는 드라이버 구동력의 저하에 의해서 내부 전원 전압의 제어 응답성이 방해될 우려가 있기 때문에, 메모리 어레이 전원 전압 발생계에 있어서, 비교기 및 드라이버의 응답 신속성 향상이 도모된다. 마찬가지 이유로 인해, 워드선 전압 VPP의 발생계에서도 펌프 캐패시터의 사이즈 업 등을 도모하여, 승압 동작 속도를 상승시킬 필요가 발생한다.

2.5V계 외부 전원 전압 적용시에서는, 주변 회로 전원 전압 VDDP(2.5V)는 외부 전원 전압 Ext.Vdd를 그대로 이용할 수 있다. 이하에서는 이러한 외부 전원 전압이 적용되는 경우를 「외부 전원 전압 직결 모드」라고도 부른다. 외부 전원 전압 직결 모드에서는 주변 회로 전원 전압 VDDP를 공급하는 내부 전원 배선(118)과 외부 전원 배선을 직결하고, 또한 그 드라이버도 사이즈 업하여 전류 공급 능력의 향상을 도모한다.

다음에, 실시예 2에 따른 주변 회로 전원 전압 VDDP 발생계의 구성에 대해 설명한다. 실시예 2에 따른 구성에 있어서는, 주변 회로 전원 전압 VDDP 발생계에서, 도 6에 도시된 참조 전압 발생 회로(110), 버퍼 회로(112) 및 내부 전원 전압 발생 회로(116) 대신에, 참조 전압 발생 회로(410), 버퍼 회로(412) 및 내부 전원 전압 발생 회로(416)가 배치된다.

도 14를 참조하면, 실시예 2에 따른 참조 전압 발생 회로(410)는 도 7에 도시된 실시에 1에 따른 참조 전압 발생 회로의 구성과 비교하여, 논리 게이트(415)를 더 갖는다는 점에서 상이하다.

논리 게이트(415)는 파워 컷 신호 PCUTe와 제어 신호 VD1의 OR 연산 결과를 출력한다. 논리 게이트(415)의 출력은 PMOS 트랜지스터(252)의 게이트에 입력된다.

제어 신호 VD1은 외부 전원 전압 Ext.Vdd의 전압 레벨에 따라 설정된다. 구체적으로는, 외부 전원 전압 직결 모드에 대응하는 외부 전원 전압의 적용시, 즉 도 13의 예에서는 2.5V계 외부 전원 전압이 적용되는 경우에, 제어 신호 VD1은 H 레벨로 설정된다. 이미 설명한 바와 같이, 2.5V계 외부 전원 전압의 적용시에는 외부 전원 전압 Ext.Vdd와 내부 전원 배선(118)을 직결하여 주변 회로 전원 전압 VDDP를 생성하기 때문에, 참조 전압 VREFPO의 생성은 불필요해진다.

외부 전원 전압 직결 모드보다도 높은 외부 전원 전압이 적용되는 경우, 즉 도 13의 예에서는 2.7V계 외부 전원 전압이 적용되는 경우에는, 제어 신호 VD1은 L 레벨로 설정된다.

이러한 구성으로 함으로써, PMOS 트랜지스터(252)는 딥 파워 다운 모드시뿐만 아니라 통상 모드시에서도, 적용되는 외부 전원 전압 레벨에 따라서 턴 오프된다. 이에 따라, 참조 전압 VREFPO의 생성이 불필요해지는 외부 전원 전압 직결 모드에서, 참조 전압 발생 회로(410)에서의 동작 전류를 차단하여, 소비 전력을 삭감할 수 있다.

도 15를 참조하면, 실시예 2에 따른 버퍼 회로(412)의 구성은 도 8에 도시된 버퍼 회로(112)와 마찬가지이지만, 실시예 2에서는 동작 전류의 공급 형태가 상이하다.

외부 전원 전압 Ext.Vdd와 버퍼 회로(412) 사이에 전기적으로 결합되는 PMOS 트랜지스터(210)의 게이트에는 도 14와 마찬가지의 논리 게이트(415)의 출력이 인가된다. 따라서, 참조 전압 발생 회로(410)와 마찬가지로, 참조 전압 VREFP의 생성이 불필요해지는 외부 전원 전압 직결 모드에서, 버퍼 회로(412)의 동작 전류를 차단하여 소비 전력을 삭감할 수 있다.

도 16을 참조하면, 실시예 2에 따른 내부 전원 전압 발생 회로(416)는 비교기(430)와, PMOS 트랜지스터(432)와, NMOS 트랜지스터(434)와, 논리 게이트(436, 437)와, 인버터(438)와, 내부 전원 전류 공급부(440)를 갖는다. 내부 전원 전류 공급부(440)는 드라이버 트랜지스터(442, 445)를 갖는다.

비교기(430)는 주변 회로 전원 전압 VDDP에 대응하는 참조 전압 VREFP와 주변 회로 전원 전압 VDDP의 전압차를 증폭하여 노드 N8로 출력한다. 구체적으로는, 노드 N8의 전압은 VDDP > VREFP인 경우에 H 레벨(외부 전원 전압 Ext.Vdd)측으로 설정되고, VDDP < VREFP인 경우에 L 레벨(접지 전압 Vss)측으로 설정된다.

PMOS 트랜지스터(432)는 외부 전원 전압 Ext.Vdd와 비교기(430) 사이에 전기적으로 결합된다. NMOS 트랜지스터(434)는 노드 N8 및 접지 전압 Vss 사이에 전기적으로 결합된다.

논리 게이트(436)는 제어 신호 VD1 및 테스트 모드 신호 TMDV의 OR 연산 결과를 PMOS 트랜지스터(432)의 게이트에 인가한다. 테스트 모드 신호 TMDV는 동작 테스트시에 외부 전원 전압 직결 모드에 대응하는 회로 동작을 시험적으로 실행할 때에 H 레벨로 활성화된다.

논리 게이트(437)는 논리 게이트(436)와 마찬가지로, 제어 신호 VD1 및 테스트 모드신호 TMDV의 OR 연산 결과를 출력한다. 논리 게이트(437)의 출력은 NMOS 트랜지스터(434)의 게이트에 인가된다.

드라이버 트랜지스터(442)는 노드 N8과 결합된 게이트를 갖고, 외부 전원 배선(90)과 내부 전원 배선(118) 사이에 전기적으로 결합된다. 드라이버 트랜지스터(445)는 드라이버 트랜지스터(442)와 병렬로, 외부 전원 배선(90)과 내부 전원 배선(118) 사이에 전기적으로 결합된다. 드라이버 트랜지스터(442, 445)는 PMOS 트랜지스터로 구성된다. 드라이버 트랜지스터(445)의 게이트에는 인버터(438)에 의해서 반전된 논리 게이트(437)의 출력이 입력된다.

이러한 구성으로 함으로써, 통상 동작시에는 테스트 모드 신호 TMDV가 L 레벨로 설정되기 때문에, 외부 전원 전압 직결 모드보다도 높은 2.7V계 외부 전원 전압이 적용되는 경우(제어 신호 VD1은 L 레벨)에는, 논리 게이트(436, 437)의 출력은 L 레벨로 설정된다. 따라서, PMOS 트랜지스터(432)는 온하고, NMOS 트랜지스터(434)는 오프한다. 또한, 드라이버 트랜지스터(445)도 강제적으로 턴 오프된다. 따라서, 노드 N8의 전압, 즉 비교기(430)의 전압 비교 결과에 따라서, 드라이버 트랜지스터(442)는 외부 전원 배선(90)으로부터 내부 전원 배선(118)에 대해 내부 전원 전류를 공급한다.

이에 반하여, 외부 전원 전압 직결 모드에 대응하는 2.5V계 외부 전원 전압이 적용되는 경우(제어 신호 VD1은 H 레벨)에는, 논리 게이트(436, 437)의 출력은 H 레벨로 설정된다. 따라서, PMOS 트랜지스터(432)는 오프하고, NMOS 트랜지스터(434)는 온한다.

이 결과, 비교기(430)의 동작 전류가 차단되고, 또한 노드 N8은 접지 전압 Vss로 고정된다. 이 결과, 병렬로 배치되는 드라이버 트랜지스터(442, 445)의 양쪽이 강제적으로 턴 온되고, 외부 전원 배선(90)과 내부 전원 배선(118)을 결합함으로써, 내부 전원 전류가 공급된다.

이 결과, 외부 전원 전압이 낮고, 드라이버 트랜지스터의 전류 공급 능력이 상대적으로 저하되는 외부 전원 전압 직결 모드에서도, 드라이버 트랜지스터(442, 445)의 전류 공급 능력의 합은 유지된다. 이 결과, 주변 회로 전원 전압 VDDP의 제어 응답성을 마찬가지로 확보할 수 있다.

또한, 동작 테스트시에 테스트 모드 신호 TMDV를 H 레벨로 설정한 경우에는 논리 게이트(436, 437)의 출력이 H 레벨로 강제적으로 변화되기 때문에, 통상 동작시에서의 외부 전원 전압 직결 모드와 마찬가지의 회로 동작을 시험적으로 실행할 수 있다.

도 17을 참조하면, 실시예 2에 따른 내부 전원 전압 발생 회로(426)는 비교기(450)와, 비교기(450)의 동작 전류량을 제어하기 위한 NMOS 트랜지스터(452, 454, 456)와, 트랜스퍼 게이트(459)와, 내부 전원 전류 공급부(460)와, 논리 게이트(457, 466)와, 인버터(467)와, PMOS 트랜지스터(468)를 포함한다. 내부 전원 전류 공급부(460)는 드라이버 트랜지스터(462, 465)를 갖는다.

비교기(450)는 메모리 어레이 전원 전압 VDDS에 대응하는 참조 전압 VREFS와 메모리 어레이 전원 전압 VDDS의 전압차를 증폭하여 노드 N9로 출력한다. 구체적으로는, VDDS > VREFS인 경우에 노드 N9는 H 레벨(외부 전원 전압 Ext.Vdd)측으로 설정되며, VDDS < VREFS의 경우에 노드 N9에는 L 레벨(접지 전압 Vss)측으로 설정된다.

NMOS 트랜지스터(452, 454, 456)는 비교기(450)와 접지 전압 Vss 사이에 병렬로 접속된다. NMOS 트랜지스터(452)의 게이트에는 논리 게이트(457)의 출력이 입력된다. 논리 게이트(457)는 제어 신호 VD1 및 테스트 모드 신호 TMDV의 OR 연산 결과를 출력하는 OR 게이트와, 이 OR 게이트의 출력과 제어 신호 SREF의 반전 신호간의 AND 연산 결과를 출력하는 AND 게이트를 갖는다. 제어 신호 SREF는 셀프 리프레쉬 커맨드의 실행시에 H 레벨로 설정되며, 그 이외의 기간에서는 L 레벨로설정된다.

이러한 구성으로 함으로써, NMOS 트랜지스터(452)의 게이트 전압은 셀프 리프레쉬 커맨드 실행시에는 강제적으로 L 레벨(접지 전압 Vss)로 설정된다. 셀프 리프레쉬 커맨드 실행시 이외에서는, 제어 신호 VD1 혹은 테스트 모드 신호 TMDV가 H 레벨로 설정되었을 때, 즉 외부 전원 전압 직결 모드에 대응하는 2.5V계 외부 전원 전압이 적용되었을 때, 혹은 동작 테스트시에 소정의 동작 테스트가 지시되었을 때에서, NMOS 트랜지스터(452)의 게이트 전압은 H 레벨(외부 전원 전압 Ext.Vdd)로 설정된다.

NMOS 트랜지스터(454)의 게이트에는 제어 신호 SREF의 반전 신호가 입력된다. 이 결과, NMOS 트랜지스터(454)는 셀프 리프레쉬 커맨드 실행시에 턴 오프되고, 그 이외의 기간에는 턴 온된다. NMOS 트랜지스터(456)의 게이트에는 제어 전압 φ1이 입력된다. 이에 의해, NMOS 트랜지스터(456)는 미소 전류를 비교기(450)에 대해 상시 공급한다.

따라서, 비교기(450)의 동작 전류는, 셀프 레프레쉬 커맨드 실행시에서는 NMOS 트랜지스터(456)에 의해서만 공급된다. 셀프 리프레쉬 커맨드 실행 이외에서는, 외부 전원 전압 직결 모드보다도 높은 외부 전원 전압이 적용되는 경우에는 NMOS 트랜지스터(454, 456)에 의해서 비교기(450)의 동작 전류가 공급되며, 외부 전원 전압 직결 모드에 대응하는 외부 전원 전압이 적용되는 경우에는 NMOS 트랜지스터(452, 454, 456)에 의해서 비교기(450)의 동작 전류가 공급된다.

이러한 구성으로 함으로써, 외부 전원 전압 직결 모드에서의 비교기(450)의응답 속도는 외부 전원 전압 직결 모드보다도 높은 외부 전원 전압이 적용되는 경우보다도 향상된다. 또한, 셀프 리프레쉬 커맨드 실행시에서, 비교기(450)의 동작 전류를 줄여 소비 전류를 삭감할 수 있다. 이것은, 셀프 리프레쉬 실행시에서는 메모리 어레이부(10)에서의 소비 전류가 적으므로, 메모리 어레이 전원 전압 VDDS에 요구되는 제어 응답성은 엄격하지 않기 때문이다.

드라이버 트랜지스터(462, 465)는 외부 전원 배선(90) 및 내부 전원 배선(128) 사이에 병렬로 접속되는 PMOS 트랜지스터로 각각 구성된다. 드라이버 트랜지스터(462)의 게이트는 노드 N9와 결합된다. 드라이브 트랜지스터(465)의 게이트는 트랜스퍼 게이트(459)를 거쳐서 노드 N9와 결합된다. 또한, 드라이버 트랜지스터(465)의 게이트는 PMOS 트랜지스터(468)를 거쳐서 외부 전원 전압 Ext.Vdd와도 결합된다.

트랜스퍼 게이트(459)는 논리 게이트(466)의 출력에 응답하여 온/오프한다. 구체적으로는, 제어 신호 VD1 혹은 테스트 모드 신호 TMDV가 H 레벨로 설정된 경우에서, 트랜스퍼 게이트(459)는 온한다. 한편, 제어 신호 VD1 및 테스트 모드 신호 TMDV의 양쪽이 L 레벨로 설정되어 있는 경우에는, 트랜스퍼 게이트(459)는 오프한다.

PMOS 트랜지스터(468)는 외부 전원 전압 Ext.Vdd와 드라이버 트랜지스터(465)의 게이트 사이에 전기적으로 결합되며, 논리 게이트(466)의 출력을 게이트에서 수신한다.

이러한 구성으로 함으로써, 외부 전원 전압 직결 모드보다도 높은 외부 전원전압이 적용되는 경우에는 PMOS 트랜지스터(468)가 온되는 한편, 트랜스퍼 게이트(459)는 오프된다. 따라서, 드라이버 트랜지스터(465)는 강제적으로 턴 오프되기 때문에, 드라이버 트랜지스터(462)에 의해서 노드 N9의 전압에 따라 외부 전원 배선(90)으로부터 내부 전원 배선(128)에 대해 내부 전원 전류가 공급된다.

이에 반하여, 외부 전원 전압 직결 모드에서는 트랜스퍼 게이트(459)가 온되는 한편, PMOS 트랜지스터(468)가 오프된다. 이 결과, 노드 N9는 드라이버 트랜지스터(462, 465)의 게이트와 결합된다. 따라서, 병렬로 배치된 드라이버 트랜지스터(462, 465)에 의해서 마찬가지의 전류 공급 능력으로 내부 전원 전류를 공급할 수 있기 때문에, 드라이버 트랜지스터의 전류 구동력이 상대적으로 저하하는 외부 전원 전압 직결 모드에서도 메모리 어레이 전원 전압 VDDS의 제어 응답성을 유지할 수 있다.

또한, 동작 테스트시에 있어서, 테스트 모드 신호 TMDV를 H 레벨로 설정함으로써, 논리 게이트(457, 466)의 출력을 H 레벨로 설정할 수 있기 때문에, 외부 전원 전압 직결 모드의 회로 동작을 시험적으로 실행할 수 있다.

또한, 실시예 2에 따른 구성에서는 도 6에 도시된 전압 승압 회로(136) 대신에 전압 승압 회로(470)가 배치된다.

도 18을 참조하면, 실시예 2에 따른 전압 승압 회로(470)는 비상시용 검출부(500)와, 액티브시용 검출부(510)와, 스탠바이시용 검출부(520)와, 액티브 검출부 제어 회로(530)와, 승압 유닛 제어 회로(545)와, 액티브 승압 유닛(550)과, 스탠바이 승압 유닛(570)을 포함한다.

비상시용 검출부(500)는 동작시에서 워드선 전압 VPP가 대응하는 참조 전압 VREFD보다도 저하했을 때에, 검출 신호 LOWE를 H 레벨로 활성화한다. 액티브시용 검출부(510) 및 스탠바이시용 검출부(520)는 비상시용 검출부(500)와 마찬가지로 동작하고, 각각의 동작시에서, 워드선 전압 VPP가 대응하는 참조 전압 VREFD보다도 저하했을 때에, 대응하는 검출 신호 LOWN 및 LOWS를 각각 H 레벨로 활성화한다.

스탠바이시용 검출부(520)는 액티브시 및 스탠바이시에서 상시 동작한다. 비상시용 검출부(500)는 셀프 리프레쉬 커맨드의 실행 기간을 제외하고, 스탠바이시용 검출부(520)의 검출 신호 LOWS의 활성화에 응답하여 동작한다. 스탠바이시용 검출부(510)는 검출부 활성화 신호 ACTe의 활성화(액티브시)에 응답하여 동작한다.

액티브 검출부 제어 회로(530)는 내부 클럭 인에이블 신호 INTCKE의 H 레벨 기간 혹은 셀프 리프레쉬 커맨드 실행 기간에서 제어 신호 ACTOR 또는 검출 신호 LOWN의 활성화 기간(H 레벨)에 응답하여, 검출부 활성화 신호 ACTe를 활성 상태(H 레벨)로 설정한다.

승압 유닛 제어 회로(545)는 비상시용 검출부(500) 및 액티브시용 검출부(510) 각각으로부터의 검출 신호 LOWE 및 LOWN과 제어 신호 ACTOR에 근거하여, 액티브 승압 유닛(550)을 동작시키기 위한 인에이블 신호 /PMe를 생성한다. 액티브 승압 유닛(550)은 인에이블 신호 /PMe의 활성화 기간에서 동작한다.

승압 유닛 제어 회로(545)는 검출 신호 LOWE의 활성화 기간에서 인에이블 신호 /PMe를 활성화한다. 또한, 승압 유닛 제어 회로(545)는, 검출 신호 LOWN이 H 레벨로 활성화된 경우에는, 제어 신호 ACTOR 또는 검출 신호 LOWE가 H 레벨로 활성화되어 있는 것을 조건으로, 인에이블 신호 /PMe를 활성화한다. 이 경우에는, 일단 활성화된 인에이블 신호 /PMe는 검출 신호 LOWN이 비활성화(L 레벨)될 때까지의 기간 동안 활성 상태가 유지된다.

액티브 승압 유닛(550)은 링 발진기(555)와, 분주 회로(560)와, 병렬로 배치된 펌프 회로(600a, 600b)를 갖는다.

링 발진기(555)는 인에이블 신호 /PMe의 활성화에 응답하여 동작해서 발진 신호 PCLKO를 생성한다. 분주 회로(560)는 발진 신호 PCLKO를 분주하여 주기 Tc2의 펌프 클럭 PCLK를 생성한다.

펌프 회로(600a, 600b)는 펌프 클럭 PCLK에 응답하여 외부 전원 전압 Ext.Vdd를 차지 펌프 동작에 의해 승압해서 내부 전원 배선(138)에 워드선 전압 VPP를 출력한다.

스탠바이 승압 유닛(570)은 링 발진기(575)와 펌프 회로(610)를 갖는다. 링 발진기(575)는 스탠바이시용 검출부(520)의 검출 신호 LOWS의 활성화에 응답하여 동작 상태로 설정되고, 주기 Tc1(>Tc2)의 주기를 갖는 펌프 클럭을 생성한다. 펌프 회로(610)는 링 발진기(575)가 생성하는 펌프 클럭에 응답하여 외부 전원 전압 Ext.Vdd를 승압해서 내부 전원 배선(138)에 워드선 전압 VPP를 생성한다.

액티브 승압 유닛(550)에서 이용되는 펌프 클럭의 주기는 스탠바이 승압 유닛(570)에 이용되는 펌프 클럭의 주기보다도 짧게 설정된다. 또한, 액티브 승압 유닛(550) 내의 차지 펌프 캐패시터의 용량은 스탠바이 승압 유닛(570) 내의 차지 펌프 캐패시터보다도 크게 설계된다. 따라서, 액티브 승압 유닛(550)은 그 소비전력은 상대적으로 크지만, 고속으로 승압 동작을 행할 수 있다. 한편, 스탠바이 승압 유닛(570)은 승압 동작은 비교적 저속이지만, 소비 전력은 작다.

다음에, 전압 승압 회로(470)의 각 부분의 회로 구성에 대해서 상세히 설명한다.

도 19를 참조하면, 링 발진기(555)는 순환 방식으로 접속된 2n+1 단(段)(n : 자연수)의 인버터(556)를 갖는다. 인버터(556) 각각에 대해서는 인에이블 신호 /PMe의 활성화에 응답하여 외부 전원 전압 Ext.Vdd가 공급된다. 또한, 인접하는 인버터(556)끼리의 사이에는, 예컨대 확산 저항으로 형성되는 지연 소자(558)가 마련된다.

이러한 구성으로 함으로써, 링 발진기(555)에 의한 발진 신호 PCLKO의 주기에 대한 전압 의존성을 억제할 수 있다. 즉, 상이한 레벨의 외부 전원 전압 Ext.Vdd가 적용된 경우에도, 발진 신호 PCLKO의 주기의 변동을 억제할 수 있다. 이 결과, 내부 전원 전압의 제어에 대한 방해를 억제할 수 있다.

다음에, 비상시용 검출부(500), 액티브시용 검출부(510) 및 스탠바이시용 검출부(520)의 구성에 대해서 설명한다. 이들 검출부의 구성은 마찬가지이므로, 도 20에서는 비상시용 검출부(500)의 구성에 대해 대표적으로 설명한다.

도 20을 참조하면, 비상시용 검출부(500)는 PMOS 트랜지스터(501 ~ 503)와 NMOS 트랜지스터(504 ~ 506)를 갖는다.

PMOS 트랜지스터(501)는 외부 전원 전압 Ext.Vdd와 노드 N10 사이에 전기적으로 결합되고, 게이트에 파워 컷 신호 PCUTe를 수신한다. PMOS 트랜지스터(502,503)는 노드 N10과 노드 N11 및 N13 사이에 각각 전기적으로 결합된다. PMOS 트랜지스터(502, 503)의 게이트는 노드 N11과 결합된다.

NMOS 트랜지스터(504, 505)는 노드 N11 및 N13과, 노드 N12 사이에 각각 전기적으로 결합된다. NMOS 트랜지스터(504)의 게이트에는 워드선 전압에 대응하는 참조 전압 VREFD가 입력된다. NMOS 트랜지스터(505)의 게이트에는 워드선 전압 VPP가 입력된다. 트랜지스터(506)는 노드 N12와 접지 전압 Vss 사이에 전기적으로 결합된다. 트랜지스터(506)의 게이트에는 동작 상태 제어 신호가 입력된다.

동작 상태 제어 신호는, 비상시용 검출부(500)에서는 제어 신호 SREF의 반전 신호 /SREF와 검출 신호 LOWS의 AND 연산 결과에 따라 생성된다. 따라서, 제어 신호 /SREF가 L 레벨로 설정되는 기간, 즉 셀프 리프레쉬의 실행 기간을 제어하고, 검출 신호 LOWS의 활성화 기간(H 레벨)에서 NMOS 트랜지스터(506)를 온시켜, 비상시용 검출부(500)의 동작 전류를 공급할 수 있다.

또한, 이미 설명한 바와 같이, 딥 파워 다운 모드에서는 워드선 전압 VPP를 생성할 필요가 없기 때문에, 파워 컷 신호 PCUTe에 응답하여 PMOS 트랜지스터(501)가 컷 오프되어, 비상시용 검출부(500)의 동작은 정지되어 소비 전력의 삭감이 도모된다.

동작 전류의 공급시에서, 비상시용 검출부(500)는 워드선 전압 VPP 및 이에 대응하는 참조 전압 VREFD의 전압차를 증폭하여 검출 신호 LOWE로서 노드 N13에 출력한다. 즉, 워드선 전압 VPP가 대응하는 참조 전압 VREFD보다도 저하한 경우에는, 검출 신호 LOWE가 H 레벨로 활성화된다.

액티브시용 검출부(510)에서는, NMOS 트랜지스터(506)의 게이트에 입력되는 동작 상태 제어 신호는 액티브 검출부 제어 회로(530)로부터의 검출부 활성화 산호 ACTe에 상당한다. 마찬가지로, 스탠바이시용 검출부(520)에서는, 동작 상태 제어 신호는 항상 H 레벨로 설정된다.

액티브시용 검출부(510) 및 스탠바이시용 검출부(520) 그 이외의 부분의 회로 구성은 비상시용 검출부(500)와 마찬가지이고, 딥 파워 다운 모드에서는 동작 전류가 차단됨으로써, 소비 전력이 삭감된다.

다시 도 18을 참조하면, 펌프 회로(600a, 600b)는 마찬가지의 구성을 갖고, 외부 전원 전압 Ext.Vdd의 레벨에 따라 그 승압 동작을 전환하는 것이 가능하다.

또, 이하에서는 펌프 회로(600a, 600b)를 총칭하여 펌프 회로(600)라고도 부른다.

도 21을 참조하면, 펌프 회로(600)는 펌프 클럭 PCLK(진폭 Ext.Vdd)를 수신하여 노드 NbO에 승압 전압을 생성하는 승압 동작부(620)와, 노드 NbO와 내부 전원 배선(138) 사이에 전기적으로 결합되는 전달 트랜지스터(630)와, 트랜지스터(630)의 게이트 전압을 승압하기 위한 게이트 승압부(640)를 포함한다.

승압 동작부(620)는 논리 게이트(622, 624)와, PMOS 트랜지스터(626)와, NMOS 트랜지스터(628)와, 펌프 캐패시터 C1, C2를 갖는다.

논리 게이트(622)는 제어 신호 PDB와 펌프 클럭 PCLK의 NAND 연산 결과를 출력한다. 논리 게이트(624)는 제어 신호 PDB와 펌프 클럭 PCLK의 AND 연산 결과를 출력한다. 제어 신호 PDB는, 승압 동작을 고속화하고 싶은 경우(이하, 「더블 부스트시」라고도 함)에서 H 레벨로 활성화되며, 그 이외의 경우(이하, 「싱글 부스트시」라고도 함)에서 L 레벨로 설정된다.

PMOS 트랜지스터(626)는 외부 전원 전압 Ext.Vdd와 노드 Npc 사이에 전기적으로 결합된다. NMOS 트랜지스터(628)는 노드 Npc와 접지 전극 Vss 사이에 전기적으로 결합된다. 트랜지스터(626)의 게이트에는 논리 게이트(622)의 출력이 입력되고, 트랜지스터(628)의 게이트에는 논리 게이트(624)의 출력이 입력된다.

펌프 캐패시터 C1은 펌프 클럭 PCLK가 입력되는 노드 Ni와 노드 NbO 사이에 결합된다. 펌프 캐패시터 C2는 노드 Npc와 노드 NbO 사이에 결합된다.

더블 부스트시에 있어서, 논리 게이트(622, 624)는 펌프 클럭 PCLK의 반전 클럭을 출력한다. 이 결과, 펌프 클럭 PCLK를 전달하기 위한 인버터로서 동작하는 PMOS 트랜지스터(626) 및 NMOS 트랜지스터(628)는 동작 상태로 설정되어, 펌프 클럭 PCLK와 동일 위상의 클럭 신호를 노드 Npc에 출력한다. 따라서, 승압 동작부(620)에서는 병렬로 접속된 펌프 캐패시터 C1 및 C2를 이용하여, 승압 동작이 실행되게 된다. 이 결과, 1회의 펌프 동작에 의해서 축적되는 전하량이 증대되기 때문에, 내부 전원 배선(138)에 공급되는 내부 전원 전류를 증가시켜 승압 동작 속도를 상대적으로 높일 수 있다.

한편, 싱글 부스트시에서는, 논리 게이트(622, 624)의 출력은 H 레벨 및 L 레벨로 각각 고정된다. 따라서, PMOS 트랜지스터(626) 및 NMOS 트랜지스터(628)의 양쪽은 턴 오프되고, 노드 Npc는 하이 임피던스로 된다. 따라서, 싱글 부스트시에서는 펌프 캐패시터 C1만으로 승압 동작이 실행된다.

이러한 구성으로 함으로써, 차지 펌드 동작에 의해서 펌프 회로(600)로부터 공급되는 내부 전원 전류는 더블 부스트시에서 싱글 부스트시보다도 상대적으로 많아진다.

전달 트랜지스터(630)는 노드 Nb2의 전압, 즉 게이트 전압에 따라서 노드 NbO와 내부 전원 배선(138)을 전기적으로 결합한다. 노드 NbO에 승압 동작부(620)에 의해서 공급된 전하를 내부 전원 배선(138)에 전달하기 위해서는, 승압 동작부(620)에 의한 차지 펌프 동작에 동기시켜 노드 Nb2를 승압해야 한다.

게이트 승압부(640)는 승압 유닛(650)과, 승압 유닛(650)에 서브클럭 Pc를 공급하는 서브클럭 생성부(655)와, 서브클럭 Pd를 공급하는 서브클럭 생성부(660)와, 서브클럭 생성부(660)와 노드 Nb1 사이에 전기적으로 결합되는 캐패시터(670)와, 인버터(675)와, 인버터(675)의 출력 노드와 노드 Nb2 사이에 결합되는 캐패시터(680)와, 노드 Nb2에 대해 마련되는 승압 유닛(690)을 갖는다.

승압 유닛(650)은 외부 전원 전압 Ext.Vdd와 노드 Nb1 사이에 전기적으로 결합되는 NMOS 트랜지스터(652)와, 서브클럭 생성부(655)와 NMOS 트랜지스터(652)의 게이트 사이에 결합되는 캐패시터(654)와, 외부 전원 전압 Ext.Vdd와 NMOS 트랜지스터(652)의 게이트 사이에 전기적으로 결합되는 NMOS 트랜지스터(656)를 갖는다. NMOS 트랜지스터(656)의 게이트에는 외부 전원 전압 Ext.Vdd가 입력된다.

서브클럭 생성부(655)는 펌프 클럭 PCLK에 근거하여 생성된 서브클럭 Pa 및 제어 신호 PDB에 따라서 서브클럭 Pc를 생성한다. 서브클럭 생성부(660)는 마찬가지로, 서브클럭 Pa와 제어 신호 PDB에 따라서 서브클럭 Pd를 생성한다.

인버터(675)는 서브클럭 Pa에 따라서 노드 Nb1 및 접지 전압 Vss 중 어느 하나를 노드 N12와 전기적으로 결합한다. 승압 유닛(690)은 서브클럭 Pb에 응답하여 승압 동작을 실행하고, 외부 전원 전압 Ext.Vdd를 승압하여 노드 Nb2에 전달한다. 서브클럭 Pb는 펌프 클럭 PCLK의 반전 클럭에 상당한다.

승압 유닛(690)은 외부 전원 전압 Ext.Vdd와 노드 Nb2 사이에 전기적으로 결합되는 NMOS 트랜지스터(692)와, NMOS 트랜지스터(692)의 게이트와 결합되어 서브클럭 Pb를 공급받는 캐패시터(694)와, 외부 전원 전압 Ext.Vdd와 노드 NbO 사이에 전기적으로 결합되는 NMOS 트랜지스터(695)와, 외부 전원 전압 Ext.Vdd와 NMOS 트랜지스터(692)의 게이트 사이에 전기적으로 결합되는 NMOS 트랜지스터(696)를 갖는다. NMOS 트랜지스터(695)의 게이트는 NMOS 트랜지스터(692)의 게이트와 접속된다. NMOS 트랜지스터(696)의 게이트에는 외부 전원 전압 Ext.Vdd가 입력된다.

승압 유닛(690)은 외부 전원 전압 Ext.Vdd와 NMOS 트랜지스터(692)의 게이트 사이에 직렬로 접속되는 NMOS 트랜지스터(697, 698)를 더 갖는다. NMOS 트랜지스터(697, 698) 각각은 다이오드 접속된다. NMOS 트랜지스터(695, 697, 698)에 의해서 NMOS 트랜지스터(692)의 게이트 전압의 과도 승압이 방지된다.

다음에, 도 22a 및 도 22b를 이용하여 펌프 회로(600)의 동작을 설명한다.

도 22a에는 제어 신호 PDB = L 레벨, 즉 싱글 부스트시에서의 동작이 도시되어 있다.

도 22a를 참조하면, 서브클럭 Pb는 펌프 클럭 PCLK의 반전 클럭에 상당한다. 서브클럭 Pa는 서브클럭 Pb와 비교하여, 그 하강 에지는 지연되어 있지만, 상승 에지는 일치하고 있다. 서브클럭 Pc는, 서브클럭 생성부(655)에 의해서 싱글 부스트시에는 서브클럭 Pa와 극성이 반전된 클럭으로서 생성된다. 또한, 서브클럭 Pd는, 싱글 부스트시에는 L 레벨(접지 전압 Vss)로 고정된다.

따라서, 싱글 부스트시에 있어서, 노드 Nb1의 전압 VNb1은 Ext.Vdd로 고정된다. 따라서, 노드 Nb2의 전압 VNb2는 서브클럭 Pa에 응답하여 Ext.Vdd와 2Ext.Vdd 사이를 스윙하도록 승압된다. 이에 의해, 승압 동작부(620)에 의해서 노드 Nb0에 생성되는 승압 전압 VNbO는 전달 트랜지스터(630)를 거쳐서 내부 전원 배선(138)에 전달된다.

도 22b에서는 더블 부스트시에서의 펌프 회로(600)의 동작이 도시되어 있다.

도 22b를 참조하면, 더블 부스트시에 있어서는, 서브클럭 Pc는 서브클럭 생성부(655)에 의해서 서브클럭 Pa와 동일 위상의 클럭으로 설정된다. 또한, 서브클럭 생성부(660)는, 더블 모드시에서는 서브클럭 Pd를 서브클럭 Pa의 반전 클럭으로 설정한다.

이러한 구성으로 함으로써, 노드 Nb1의 전압 VNb1은 Ext.Vdd와 2Ext.Vdd 사이를 스윙하도록 승압된다. 이에 응답하여, 노드 Nb2의 전압 VNb2도 Ext.Vdd와 3Ext.Vdd 사이를 스윙하도록 승압된다. 즉, 전달 트랜지스터(630)의 게이트 전압에서의 승압량을 싱글 부스트시보다도 크게 할 수 있다.

따라서, 더블 부스트시에서, 승압 동작부(620)에 의해 노드 Nb0에 공급된 전하를 전달 트랜지스터(630)에 의해서 내부 전원 배선(138)에 전달하여, 워드선 전압 VPP의 승압 속도를 상대적으로 빠르게 할 수 있다.

이러한 구성으로 함으로써, 외부 전원 전압이 상대적으로 낮게 설정되는 경우(예컨대, 2.5V계 외부 전원 전압 적용시)에서 펌프 회로(600)를 더블 부스트 동작시키고, 외부 전원 전압이 상대적으로 높은 경우(예컨대, 2.7V계 외부 전원 전압 적용시)에서 펌프 회로(600)를 싱글 부스트 동작시킴으로써, 서로 다른 레벨의 외부 전원 전압의 적용에 대응하여 워드선 전압 VPP의 제어 응답성을 유지할 수 있다. 구체적으로는, 적용되는 외부 전원 전압의 레벨에 따라서 제어 신호 PDB를 설정하면 된다.

또한, 제어 신호 PDB 대신에, 제어 신호 PDB와, 동작 테스트시에 H 레벨로 설정되는 테스트 제어 신호의 OR 연산 결과를 입력하는 구성으로 하면, 더블 부스트시의 회로 동작을 시험적으로 실행할 수 있다.

다시 도 18을 참조하면, 스탠바이 승압 유닛(570)에 이용되는 펌프 회로(610)에 대해서는 도 21에 도시된 펌프 회로(600)의 구성으로부터, 승압 동작부(620)에서, 논리 게이트(622, 624), 트랜지스터(626, 628) 및 펌프 캐패시터 C3의 배치를 생략한 구성으로서 적용된다. 또한, 펌프 커패시트 C1의 용량은 펌프 회로(600)보다도 작게 설정된다. 펌프 회로(610)에서는 고속의 응답성은 요구되지 않기 때문에, 외부 전원 전압의 레벨에 따른, 차지 펌프 캐패시터 용량의 전환 기능을 구비하지 않는 구성으로 하고 있다.

이상 설명한 바와 같이, 실시예 2에 따른 구성에서는, 서로 다른 레벨의 외부 전원 전압의 적용에 대응하여 내부 전원 회로에서의 내부 전원 전류의 공급 동작을 전환함으로써, 상대적으로 낮은 외부 전원 전압이 적용된 경우에도 내부 전원전압의 제어 응답성을 확보하는 것이 가능하다.

(실시예 3)

본 발명의 실시예에 따른 반도체 기억 장치에서는 I/O 신호 레벨 및 외부 전원 전압에 대해 복수의 전압 레벨을 적용 가능한 구성을 갖고 있다. 이 결과, 적용되는 I/O 신호 레벨 및 외부 전원 전압 레벨이 서로 다른 반도체 기억 장치에 대한 설계를 범용적인 것으로 할 수 있다.

이미 설명한 바와 같이, 이러한 범용적인 설계를 이용한 경우에서는, 적용되는 I/O 신호 레벨 및 외부 전원 전압의 레벨 등의 동작 조건에 따라 내부 전원 회로의 동작 상태를 전환하기 위한 제어 신호의 레벨이 고정적으로 설정된다. 실시예 3에서는 적용된 동작 조건을 반도체 기억 장치 외부로부터 용이하게 검지할 수 있는 구성에 대해서 설명한다.

도 23을 참조하면, 실시예 3에 따른 테스트 모드 제어 회로(700)는 어드레스 신호를 구성하는 어드레스 비트 A0 ~ Am(m : 자연수)의 조합에 응답하여 특정 동작 테스트가 지시된 것을 검지하는 테스트 모드 엔트리 회로(702, 704, 706)를 갖는다.

테스트 모드 엔트리 회로(702, 704, 706) 각각은 공통의 동작 테스트로 엔트리하기 위한 회로이다. 그러나, 테스트 모드 엔트리 회로(702, 704, 706) 각각에 있어서, 동작 테스트 지시가 검지되는 어드레스 비트의 조합은 상이하다. 테스트 모드 엔트리 회로(702, 704, 706) 각각은 어드레스 비트 A0 ~ Am이 서로 다른 특정조합에 각각 응답하여, 동작 테스트 지시를 검지한 경우에 H 레벨 신호를 출력한다. 테스트 모드 엔트리 회로(702)는 테스트 엔트리 신호 TEa를 출력한다.

테스트 모드 제어 회로(700)는 논리 게이트(710, 720, 730, 740)를 더 갖는다. 논리 게이트(710)는 테스트 모드 엔트리 회로(704)의 출력 신호와 제어 신호 LVVD의 NAND 결과를 테스트 엔트리 신호 TEb로서 출력한다. 제어 신호 LVVD는, 예컨대 외부 전원 전압이 특정 레벨로 설정되어 있는 경우에 L 레벨로 설정되며, 그 이외의 경우에는 H 레벨로 설정된다.

논리 게이트(720)는 테스트 모드 엔트리 회로(706)의 출력 신호와 제어 신호 LVIO의 NAND 결과를 테스트 엔트리 신호 TEc로서 출력한다. 제어 신호 LVIO는, 예컨대 I/O 신호 레벨이 특정 레벨로 설정되어 있는 경우에 L 레벨로 설정되며, 그 이외의 경우에는 H 레벨로 설정된다.

논리 게이트(730)는 테스트 엔트리 신호 TEb 및 TEc의 NAND 연산 결과를 출력한다. 논리 게이트(740)는 논리 게이트(730)의 출력 신호와 테스트 엔트리 신호 TEa의 OR 연산 결과를 제어 신호 TMS로서 출력한다. 제어 신호 TMS의 H 레벨의 활성화에 응답하여 테스트 모드 엔트리 회로(702, 704, 706)에 대응하는 동작 테스트가 기동된다.

제어 신호 LVVD가 L 레벨로 설정되어 있는 경우에서는, 테스트 모드 엔트리 회로(704)의 출력 신호에 관계없이, 테스트 엔트리 신호 TEb는 H 레벨로 고정된다. 이 결과, 테스트 모드 엔트리 회로(704)에 대응하는 어드레스 비트 A0 ~ Am의 특정 조합을 인가한 경우에도, 대응하는 특정 동작 테스트로의 엔트리는 논리게이트(730)에 의해서 무효화된다. 즉, 해당 동작 테스트를 기동할 수 있다.

반대로, 제어 신호 LVVD가 H 레벨로 설정되어 있는 경우에는, 테스트 모드 엔트리 회로(704)에 대응하는 어드레스 비트 A0 ~ Am의 조합을 입력했을 때에는, 테스트 엔트리 신호 TEb가 L 레벨로 변화된다. 따라서, 제어 신호 TMS를 H 레벨로 활성화할 수 있다.

따라서, 테스트 모드 엔트리 회로(704)에 대응하는 어드레스 비트 A0 ~ Am의 특정 조합을 인가한 경우에, 제어 신호 TMS가 활성화되는지 여부, 즉, 특정 동작 테스트를 기동할 수 있는지 여부를 체크함으로써, 적용되는 외부 전원 전압이 특정 레벨인지 여부를 판정할 수 있다.

마찬가지로, 테스트 모드 엔트리 회로(706)에 대응하는 어드레스 비트 A0 ~ Am의 특정 조합을 인가한 경우에, 제어 신호 TMS가 활성화되는지 여부, 즉 특정 동작 테스트를 기동할 수 있는지 여부를 체크함으로써, 적용되는 I/O 신호 레벨이 특정 레벨인지 여부를 판정할 수 있다.

또한, 제어 신호 LVVD 및 LVIO의 양쪽이 L 레벨로 설정되어 있는 경우에도, 테스트 엔트리 신호 TEa를 활성화하기 위한, 테스트 모드 엔트리 회로(702)에 대응하는 어드레스 비트 A0 ~ Am의 특정 조합을 인가함으로써, 제어 신호 TMS에 대응하는 특정 동작 테스트를 기동할 수 있다.

(실시예 3의 변형예)

실시예 3의 변형예에서는 실시예 2에서 설명한 외부 전원 전압 직결 모드에대응하는 외부 전원 전압이 적용되어 있는지 여부를 간이하게 판정하기 위한 구성에 대해 설명한다.

도 24를 참조하면, 실시예 3의 변형예에 따른 외부 전원 전압 레벨 검출 회로(760)는, 동작 테스트시에 있어서, 외부 패드(750)와 노드 Np 사이를 전기적으로 결합하기 위한 트랜지스터 스위치(765)와, 노드 Np 및 접지 전극 Vss 사이에 전기적으로 결합되는 트랜지스터 스위치(767)를 갖는다.

트랜지스터 스위치(765)는 테스트 제어 신호 /TE를 게이트에 수신하는 PMOS 트랜지스터로 구성된다. 테스트 제어 신호 /TE는 내부 전원 전압 발생 회로(116)의 동작을 확인하기 위해, 외부 패드(750)에 의해서 참조 전압 VREFP를 직접 입력하는 동작 테스트 실행시에 L 레벨로 활성화된다.

내부 전원 전압 발생 회로(416)는 도 16에 도시된 구성 중 일부를 발췌하여 표기하고 있고, 외부 전원 전압 Ext.Vdd를 수취하여 주변 회로 전원 전압 VDDP를 생성한다. 상술한 바와 같이, 외부 전원 전압 직결 모드에서는 제어 신호 LVVD가 H 레벨로 설정되기 때문에, 드라이버 트랜지스터(445)에 의해 외부 전원 전압 Ext.Vdd와 내부 전원 배선(118)이 직접 결합된다. 즉, 비교기(430)에서의 전압 비교 동작을 행하는 일없이, 주변 회로 전원 전압 VDDP는 외부 전원 전압 Ext.Vdd와 동일한 전압 레벨로 설정된다.

VREFP 발생 회로(770)는 도 14 및 도 15에 각각 도시된 주변 회로 전원 전압 VDDP에 대응하는 참조 전압 발생 회로(410) 및 버퍼 회로(412)를 총괄적으로 나타낸 것이다. 즉, 제어 신호 LVVD가 H 레벨로 설정되는 외부 전원 전압 직결 모드에서는, VREFP 발생 회로의 동작 전류는 차단되고, 노드 Np에 대한 참조 전압 VREFP의 생성은 정지된다.

테스트 제어 신호 /TE가 L 레벨로 활성화된 경우에, 제어 신호 LVVD가 H 레벨로 설정되어 있으면, 즉 외부 전원 전압 직결 모드가 적용되어 있을 때에는 외부 패드(750)에 대해 리크 전류가 발생한다. 따라서, 외부 패드(750)에 발생하는 리크 전류를 검출함으로써, 적용되는 외부 전원 전류의 레벨이 외부 전원 전압 직결 모드에 대응하고 있는지 여부를 용이하게 판정할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

이상 설명한 바와 같이, 본 발명에 의하면, 저소비 전력 동작이 가능한 반도체 기억 장치, 여러 레벨의 외부 전원 전압 및 I/O 신호에 대응하여 동작 가능한 반도체 기억 장치, 및 여러 동작 조건에 대응 가능하도록 설계된 반도체 기억 장치에 있어서, 적용되는 동작 조건을 외부로부터 용이하게 검지 가능한 구성을 갖는, 여러 동작 조건에 대응 가능하도록 설계된 반도체 기억 장치를 얻을 수 있다.

Claims (3)

1. 통상 모드와 저소비 전력 모드를 갖는 반도체 기억 장치로서,

   데이터 판독 동작, 데이터 기록 동작 및 데이터 유지 동작을 실행하기 위한 내부 회로와,

   제 1 외부 전원 전압을 공급받는 제 1 외부 전원 배선과,

   상기 제 1 외부 전원 전압보다도 낮은 제 2 외부 전원 전압을 공급받는 제 2 외부 전원 배선과,

   상기 내부 회로에 대하여 내부 전원 전압을 전달하기 위한 내부 전원 배선과,

   상기 제 1 및 제 2 외부 전원 전압을 수취하여, 상기 내부 전원 전압을 생성하기 위한 내부 전원 회로

   를 구비하되,

   상기 내부 전원 회로는,

   상기 제 1 및 제 2 외부 전원 전압을 수취하여, 상기 내부 전원 전압의 목표 레벨에 대응하는 참조 전압을 생성하기 위한 참조 전압 생성부와,

   상기 저소비 전력 모드시에, 상기 참조 전압 생성부의 동작 전류를 차단하기 위한 제 1 전류 차단 스위치와,

   상기 통상 모드시에, 상기 내부 전원 전압과 상기 참조 전압의 비교에 근거하여, 상기 내부 전원 전압을 상기 목표 레벨로 유지하고, 또한 상기 저소비 전력모드시에 동작을 정지하는 내부 전원 전압 발생부와,

   상기 저소비 전력 모드시에, 상기 제 1 및 제 2 외부 전원 배선 중 한쪽을 상기 내부 전원 배선과 전기적으로 결합하기 위한 접속 스위치를 포함하는

   반도체 기억 장치.
2. 외부 전원 전압의 레벨을 전환할 수 있는 반도체 기억 장치로서,

   데이터 판독 동작, 데이터 기록 동작 및 데이터 유지 동작을 실행하기 위한 내부 회로와,

   상기 외부 전원 전압을 공급받는 외부 전원 배선과,

   상기 내부 회로에 대하여 내부 전원 전압을 전달하기 위한 내부 전원 배선과,

   상기 외부 전원 전압을 수취하여, 상기 내부 전원 전압을 목표 레벨로 유지하기 위해 상기 내부 전원 배선에 내부 전원 전류를 공급하는 내부 전원 회로

   를 구비하되,

   상기 내부 전원 회로에서의 상기 내부 전원 전류의 공급 동작은, 상기 외부 전원 전압의 레벨에 관계없이 상기 내부 전원 전압의 제어 응답성을 마찬가지로 유지하기 위해서, 상기 외부 전원 전압의 레벨에 따라 전환되는

   반도체 기억 장치.
3. 복수의 동작 조건 중 하나가 선택적으로 적용되는 반도체 기억 장치로서,

   동작 테스트시에서, 복수 비트를 갖는 신호의 특정 조합에 따라서, 소정 테스트의 기동을 지시하기 위한 동작 테스트 제어 회로를 구비하되,

   상기 동작 테스트 제어 회로는,

   상기 특정 조합에 응답하여, 제 1 테스트 엔트리 신호를 활성화하기 위한 제 1 테스트 엔트리 회로와,

   상기 복수의 동작 조건 중 특정 동작 조건이 지정되어 있는 경우에, 상기 제 1 테스트 엔트리 신호를 강제적으로 비활성화하기 위한 테스트 엔트리 무효화 회로를 포함하며,

   상기 동작 테스트 제어 회로는 상기 제 1 테스트 엔트리 신호의 활성화에 응답하여 상기 소정 테스트를 기동하는

   반도체 기억 장치.