KR100641262B1 - 리프레쉬 동작이 불필요한 메모리 셀을 포함하는 반도체기억 장치 - Google Patents

리프레쉬 동작이 불필요한 메모리 셀을 포함하는 반도체기억 장치 Download PDF

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Abstract

메모리 셀(50)은, 기억 데이터 및 그 반전 데이터를 보유하는 제1 및 제2 데이터 보유부(50A, 50B)를 구비한다. 제1 및 제2 p채널 TFT(56A, 56B)는, 각각 제1 및 제2 캐패시터(54A, 54B)로부터 누설되는 전하를 보충한다. 제1(제2) 액세스 트랜지스터(52A(52B))는, 각각 제1(제2) 워드선(64(66)) 및 제2(제1) 노드(62(60))에 접속되는 제1 및 제2 게이트 전극(521A, 522A(521B, 522B))을 갖는다. 제1(제2) 액세스 트랜지스터(52A(52B))는 제1(제2) 워드선(64(66))이 불활성화되며, 또한 제2(제1) 노드(62(60))가 H 레벨인 누설 모드일 때, 전원 노드(72)로부터 OFF 상태인 제1(제2) p채널 TFT(56A(56B))를 통해 누설되는 전하를 제1(제2) 비트선(68A(68B))으로 방전한다.
제어 신호 버퍼, 감지 증폭기/입출력 제어 회로, 메모리 셀, 액세스 트랜지스터, 측벽 절연막

Description

리프레쉬 동작이 불필요한 메모리 셀을 포함하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING MEMORY CELLS REQUIRING NO REFRESH OPERATION}
도 1은 본 발명에 기초한 제1 실시예에서의 반도체 기억 장치의 전체 구성을 도시하는 개략적 블록도.
도 2는 도 1에 도시하는 메모리 셀 어레이에서 행렬 형태로 배치되는 메모리 셀의 구성을 도시하는 회로도.
도 3은 본 발명에 기초한 제1 실시예에서의 반도체 기억 장치에 적용되는 액세스 트랜지스터의 구조를 도시하는 단면도.
도 4는 본 발명에 기초한 제1 실시예에서의 액세스 트랜지스터의 동작 원리를 설명하기 위한 제1 모식도.
도 5는 본 발명에 기초한 제1 실시예에서의 액세스 트랜지스터의 동작 원리를 설명하기 위한 제2 모식도.
도 6은 제1 실시예에서의 액세스 트랜지스터의 Vth와 Leff의 관계를 나타내는 도면.
도 7은 제1 실시예에서의 액세스 트랜지스터의 Vg-Id 특성을 나타내는 도면.
도 8은 제1 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제1 공 정 단면도.
도 9는 제1 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제2 공정 단면도.
도 10은 제1 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제3 공정 단면도.
도 11은 제1 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제4 공정 단면도.
도 12는 도 1에 도시하는 메모리 셀 어레이에서 행렬 형태로 배치되는 메모리 셀의 다른 구성을 도시하는 회로도.
도 13은 본 발명에 기초한 제2 실시예에서의 반도체 기억 장치에 적용되는 액세스 트랜지스터의 구조를 도시하는 단면도.
도 14는 제2 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제1 공정 단면도.
도 15는 제2 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제2 공정 단면도.
도 16은 제2 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제3 공정 단면도이다.
도 17은 제2 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제4 공정 단면도.
도 18은 제2 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제5 공정 단면도.
도 19는 제2 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제6 공정 단면도.
도 20은 제2 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제7 공정 단면도.
도 21은 본 발명에 기초한 제3 실시예에서의 반도체 기억 장치에 적용되는 액세스 트랜지스터의 구조를 도시하는 단면도.
도 22는 제3 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제1 공정 단면도.
도 23은 제3 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제2 공정 단면도.
도 24는 제3 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제3 공정 단면도.
도 25는 제3 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제4 공정 단면도.
도 26은 제3 실시예에서의 액세스 트랜지스터의 제조 공정을 나타내는 제5 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기억 장치
12 : 제어 신호 단자
14 : 클럭 단자
16 : 어드레스 단자
18 : 데이터 입출력 단자
20 : 제어 신호 버퍼
22 : 클럭 버퍼
24 : 어드레스 버퍼
26 : 입출력 버퍼
28 : 제어 회로
30 : 행 어드레스 디코더
32 : 열 어드레스 디코더
34 : 감지 증폭기/입출력 제어 회로
36 : 메모리 셀 어레이
50, 51 : 메모리 셀
50A, 50B : 데이터 보유부
52A, 52B : 액세스 트랜지스터
54A, 54B : 캐패시터
56A, 56B : p채널 TFT
60, 62 : 노드
64, 66 : 워드선
68A, 68B : 비트선
70 : 셀 플레이트
72 : 전원 노드
101 : 반도체 기판
103 : 게이트 절연막
104 : 절연막
105 : 소스/드레인 영역, 저농도 불순물 영역
106 : 소스/드레인 영역, 고농도 불순물 영역
107 : 실리콘 산화막
109, 112 : 측벽 절연막
521A, 521B : 제1 게이트 전극
522A, 522B : 제2 게이트 전극
C : 채널 형성 영역
본 발명은 반도체 기억 장치에 관한 것으로, 특히 전하 보유 회로가 전하를 보유하고 있는지의 여부에 따라 기억 정보를 기억하고, 또한 리프레시 동작이 불필요한 반도체 기억 장치에 관한 것이다.
반도체 기억 장치의 대표적인 장치 중 하나로서 DRAM(Dynamic Random Access Memory)은 1개의 트랜지스터 및 1개의 캐패시터로 메모리 셀이 구성되며, 메모리 셀 자체의 구조가 단순하기 때문에, 오늘날 반도체 디바이스의 고집적화·대용량화에 최적의 것으로서, 여러가지 전자 기기에서 사용되고 있다.
DRAM 메모리 셀에서는, 기억 데이터에 상당하는 캐패시터의 전하가 여러가지의 요인에 의해 누설되어 서서히 소실되어 간다. 즉, 시간의 경과와 함께 기억 데이터가 소실된다. 이 때문에, DRAM에서는 데이터의 판독에서, 기억 데이터에 대응하여 비트선에 나타나는 전압 변화를 검출할 수 없게 되기 전에, 데이터를 일단 판독하여 재차 기입하는 「리프레시 동작」이 실시된다.
DRAM은 이 리프레시 동작을 항상 주기적으로 모든 메모리 셀에 대하여 행할 필요가 있기 때문에, 이 점에서 고속화·저소비 전력화에 결점이 있어 리프레시 동작을 필요로 하지 않는 SRAM(Static Random Access Memory) 등에 비해 고속화·저소비 전력화의 관점에서는 뒤떨어진다. 그러나, DRAM은 상기한 바와 같이, 메모리 셀의 구조가 단순하고 고집적화가 가능하기 때문에, 1 비트당 비용이 다른 메모리 디바이스에 비해 매우 저렴하므로, 현재의 RAM의 주류로 되어 있다.
한편, DRAM과 함께 대표적인 반도체 기억 장치 중 하나인 SRAM은 상술한 바와 같이 DRAM에서 불가결한 리프레시 동작이 불필요한 RAM이다.
SRAM의 메모리 셀은 2개의 인버터가 교차 접속된 플립플롭이 트랜지스터를 통해 비트선쌍에 접속되는 구성으로 되어 있다. 이 플립플롭에 기억되는 데이터는 쌍안정 상태이어서, 소정의 전원 전압이 공급되어 있는 한 상태가 계속 보유되기 때문에, SRAM은 이 점에서 캐패시터에 축전된 전하가 시간과 함께 소실되어 가는 DRAM과는 근본적으로 상이한 것이다.
이와 같이, SRAM은 리프레시 동작이 불필요하기 때문에 소비 전력이 적고, 또한 리프레시 동작이 불필요하다는 점에서 볼 때, DRAM보다도 고속화를 기대할 수 있다.
한편, SRAM의 메모리 셀은 일반적으로, 6개의 벌크 트랜지스터를 포함하며, 부하 소자가 박막 트랜지스터(TFT(Thin Film Transistor) : 이하, 박막 트랜지스터를 「TFT」라 함)로 구성되는 경우라도 4개의 벌크 트랜지스터를 포함한다. 여기서, 「벌크(bulk)」란 용어는, TFT가 기판 위에 형성되는 데 대하여, 실리콘 기판 내에 트랜지스터가 형성되어 있는 것이라는 의미로 이용하고 있다. 이하에서는 TFT와 같이 기판 위에 형성되는 박막 소자에 대하여, 실리콘 기판 내에 형성되는 트랜지스터를 「벌크 트랜지스터」라 한다.
이와 같이, 6개 또는 4개의 벌크 트랜지스터를 포함하는 SRAM의 메모리 셀은 벌크 트랜지스터가 1개인 DRAM 메모리 셀에 비해 대형화되어, 양 메모리 셀에서 10배 정도의 면적차가 발생하게 있다.
DRAM보다도 저소비 전력, 또한 고집적을 실현할 수 있는 반도체 기억 장치로서, 일본 특개평7-307445호 공보에는, 도전성의 측벽을 구성하고 이것을 게이트 전극으로서 이용하고, 쿨롬 차폐 현상을 이용하여, 리프레시 동작이 불필요하며, 또한 저전압으로 동작하는 메모리 셀을 구비하는 반도체 기억 장치에 관한 기술이 개시되어 있다.
상술한 바와 같이, 현재 주류인 DRAM은 메모리 셀의 구조가 단순하기 때문에 고집적화·대용량화에 적합하지만, 고속화·저소비 전력화를 저해하는 리프레시 동작이 불가결하다.
한편, SRAM은 리프레시 동작이 불필요하지만, 6개 또는 4개의 벌크 트랜지스터를 필요로 한다. 또한, SRAM은 동작을 안정화하기 위해, 드라이버 트랜지스터와 액세스 트랜지스터의 전류 구동 능력비(「셀 비」나 「β비」라고도 함)를 2∼3 이상으로 할 필요가 있어서, 드라이버 트랜지스터의 게이트 폭을 크게 설계할 필요가 있다. 따라서, 이러한 점에서도, SRAM의 메모리 셀은 대형화되어, 종래의 SRAM에서는 고집적화·대용량화에 대응할 수 없었다.
이와 같이, 종래의 DRAM 및 SRAM은 모두, 그 특성 및 구조에 일장 일단이 있다. 그러나, 금후, IT 기술이 한층 더 진전됨과 함께, 고성능화(고속화·저소비 전력화) 및 고집적화·대용량화를 모두 만족하는 반도체 기억 장치에 대한 기대는 크다.
또한, 일본 특개평7-307445호 공보에 기재된 반도체 기억 장치는 DRAM보다도 저소비 전력화 또한 고집적화할 수 있는 것으로서 기대되지만, 현재 반도체 기억 장치에서 주류인 DRAM 및 SRAM을 베이스로 하여, 이들에 의해 개발된 기술을 응용하여 상기 과제를 해결하는 반도체 기억 장치를 개발하는 것은, 개발 비용이나 제조 비용, 호환성 등 여러가지 면에서 장점이 크다.
따라서, 본 발명은 이러한 과제를 해결하기 위해 이루어진 것으로, 그 목적은 리프레시 동작을 필요로 하지 않고, 또한 고집적화·대용량화를 실현하는 메모리 셀을 구비하는 반도체 기억 장치를 제공하는 것이다.
본 발명에 따르면, 반도체 기억 장치는, 데이터를 기억하는 메모리 셀과, 메모리 셀에 접속되는 비트선쌍 및 적어도 1개의 워드선을 구비하며, 메모리 셀은 데이터에 따른 전하 및 데이터가 반전된 반전 데이터에 따른 전하를 각각 보유하는 제1 및 제2 전하 보유 회로와, 비트선쌍의 한쪽과 제1 전하 보유 회로 사이 및 비트선쌍의 다른 쪽과 제2 전하 보유 회로 사이에 각각 설치되고, 각각이 제1 및 제2 게이트 전극을 갖는 제1 및 제2 액세스 트랜지스터와, 제1 전하 보유 회로로부터 누설되는 전하 및 제2 전하 보유 회로로부터 누설되는 전하를 각각 보충하는 제1 및 제2 전하 보충 회로를 포함하고, 제1 및 제2 액세스 트랜지스터의 제1 게이트 전극 각각은 대응하는 워드선에 접속되며, 제1 액세스 트랜지스터의 제2 게이트 전극은 제2 전하 보충 회로, 제2 전하 보유 회로 및 제2 액세스 트랜지스터를 서로 접속하는 제1 노드에 접속되고, 제2 액세스 트랜지스터의 제2 게이트 전극은 제1 전하 보충 회로, 제1 전하 보유 회로 및 제1 액세스 트랜지스터를 서로 접속하는 제2 노드에 접속되며, 제1 액세스 트랜지스터는 제1 게이트 전극이 활성화되어 있을 때, 비트선쌍의 한쪽과 제1 전하 보유 회로 사이에서 데이터에 대응하는 전하를 교환하고, 제1 게이트 전극이 불활성화되며, 또한 제2 게이트 전극이 활성화되어 있을 때, 제1 전하 보유 회로로 누설되는 전하를 비트선쌍의 한쪽으로 방전하며, 제2 액세스 트랜지스터는 제1 게이트 전극이 활성화되어 있을 때, 비트선쌍의 다른 쪽과 제2 전하 보유 회로 사이에서 반전 데이터에 대응하는 전하를 교환하고, 제1 게이트 전극이 불활성화되며, 또한 제2 게이트 전극이 활성화되어 있을 때, 제2 전 하 보유 회로로 누설되는 전하를 비트선쌍의 다른 쪽으로 방전한다.
또한, 본 발명에 따르면, 반도체 기억 장치는 워드선과, 비트선과, 노드에 전하를 보충 가능하도록 접속되는 전하 보충 회로와, 비트선과 전하 보충 회로 사이에 접속되는 액세스 트랜지스터를 구비하는 반도체 기억 장치로서, 액세스 트랜지스터는 반도체 기판 위의 주표면에서, 채널 형성 영역을 규정하도록 소정의 간격을 사이에 두고 배치되는 한쌍의 불순물 영역과, 반도체 기판 위에 게이트 절연막을 개재하여, 채널 형성 영역에 대향하여 설치되는 제1 게이트 전극과, 제1 게이트 전극에 인접하여 배치되며, 반도체 기판 위에 게이트 절연막을 개재하여, 채널 형성 영역에 대향하여 설치되는 제2 게이트 전극을 구비하고, 액세스 트랜지스터의 한쪽 불순물 영역은 비트선에 접속되고, 액세스 트랜지스터의 다른쪽 불순물 영역은 노드에 접속되며, 제1 게이트 전극은 워드선에 접속되고, 제2 게이트 전극은 전하 보충 회로의 ON/OFF 제어 전극에 접속된다.
따라서, 본 발명에 따르면, 전하 보충 회로를 구비하는 메모리 셀을 구성하며, 누설 모드에서 동작 가능한 액세스 트랜지스터를 구비하기 때문에, 1 비트당 벌크 트랜지스터 수가 2개로 되며, 또한 리프레시 동작이 불필요해진다. 그 결과, 종래의 DRAM에 가까운 고집적화·대용량화가 가능하며, 또한 리프레시 동작이 불필요해진다는 점에서 고속화·저소비 전력화가 가능한 반도체 기억 장치를 실현할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면, 및 장점들은 첨부하는 도면과 관련하여 이해할 수 있는 본 발명에 대한 다음의 상세한 설명으로부터 명백해질 것이 다.
<실시예>
이하, 본 발명의 각 실시예에 대하여, 도면을 참조하면서 상세히 설명한다. 도면 중 동일하거나 또는 유사한 부분에는 동일한 부호를 붙이고 그 설명은 생략한다.
[제1 실시예]
이하, 본 발명에 기초한 반도체 기억 장치의 제1 실시예에 대하여 도면을 참조하여 설명한다. 먼저, 도 1은 본 발명에 따른 반도체 기억 장치의 전체 구성을 도시하는 개략적 블록도이다.
도 1을 참조하여, 반도체 기억 장치(10)는 제어 신호 단자(12)와, 클럭 단자(14)와, 어드레스 단자(16)와, 데이터 입출력 단자(18)를 구비한다. 또한, 반도체 기억 장치(10)는 제어 신호 버퍼(20)와, 클럭 버퍼(22)와, 어드레스 버퍼(24)와, 입출력 버퍼(26)를 구비한다. 또한, 반도체 기억 장치(10)는 제어 회로(28)와, 행 어드레스 디코더(30)와, 열 어드레스 디코더(32)와, 감지 증폭기/입출력 제어 회로(34)와, 메모리 셀 어레이(36)를 구비한다.
도 1에서는 반도체 기억 장치(10)에 대하여, 데이터 입출력에 관한 주요 부분만이 대표적으로 도시되어 있다.
제어 신호 단자(12)는 칩 셀렉트 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE의 커맨드 제어 신호를 입력받는다. 클럭 단자(14)는 외부 클럭 CLK 및 클럭 인에이블 신호 CKE를 입력받는다. 어드레스 단자(16)는 어드레스 신호 A0∼An(n은 자연수)을 입력받는다.
클럭 버퍼(22)는 외부 클럭 CLK을 입력받아 내부 클럭을 발생하여, 제어 신호 버퍼(20), 어드레스 버퍼(24), 입출력 버퍼(26) 및 제어 회로(28)로 출력한다. 제어 신호 버퍼(20)는 클럭 버퍼(22)로부터 입력받은 내부 클럭에 따라, 칩 셀렉트 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE를 입력받아 래치하여, 제어 회로(28)로 출력한다. 어드레스 버퍼(24)는 클럭 버퍼(22)로부터 입력받은 내부 클럭에 따라, 어드레스 신호 A0∼An을 입력받아 래치하고, 내부 어드레스 신호를 발생하여 행 어드레스 디코더(30) 및 열 어드레스 디코더(32)로 출력한다.
데이터 입출력 단자(18)는 반도체 기억 장치(10)에서 기입 및 판독되는 데이터를 외부와 교환하는 단자로서, 데이터 기입 시에는 외부로부터 입력되는 데이터 DQ0∼DQi(i는 자연수)를 입력받고, 데이터 판독 시에는 데이터 DQ0∼DQi를 외부로 출력한다.
입출력 버퍼(26)는 데이터 기입 시에는 클럭 버퍼(22)로부터 입력받은 내부 클럭에 따라, 데이터 DQ0∼DQi를 입력받아 래치하고, 내부 데이터 IDQ를 감지 증폭기/입출력 제어 회로(34)로 출력한다. 한편, 입출력 버퍼(26)는 데이터 판독 시에는 클럭 버퍼(22)로부터 입력받은 내부 클럭에 따라, 감지 증폭기/입출력 제어 회로(34)로부터 입력받은 내부 데이터 IDQ를 데이터 입출력 단자(18)로 출력한다.
제어 회로(28)는 클럭 버퍼(22)로부터 입력받은 내부 클럭에 따라, 제어 신 호 버퍼(20)로부터 커맨드 제어 신호를 입력받고, 입력된 커맨드 제어 신호에 기초하여 행 어드레스 디코더(30), 열 어드레스 디코더(32) 및 입출력 버퍼(26)를 제어한다. 이것에 의해, 데이터 DQ0∼DQi의 메모리 셀 어레이(36)로의 기입 및 판독이 행하여진다.
행 어드레스 디코더(30)는 제어 회로(28)로부터의 지시에 기초하여, 어드레스 신호 A0∼An에 대응하는 메모리 셀 어레이(36) 상의 워드선을 선택하고, 워드 드라이버(도시 생략)에 의해, 선택된 워드선을 활성화한다. 또한, 열 어드레스 디코더(32)는 제어 회로(28)로부터의 지시에 기초하여, 어드레스 신호 A0∼An에 대응하는 메모리 셀 어레이(36) 상의 비트선쌍을 선택한다.
감지 증폭기/입출력 제어 회로(34)는 데이터 기입 시에는 입출력 버퍼(26)로부터 입력받은 내부 데이터 IDQ의 논리 레벨에 따라, 열 어드레스 디코더(32)에 의해 선택된 비트선쌍을 전원 전압 Vcc 또는 접지 전압 GND로 프리차지한다. 이것에 의해, 행 어드레스 디코더(30)에 의해 활성화된 워드선과, 열 어드레스 디코더(32)에 의해 선택되며 또한 감지 증폭기/입출력 제어 회로(34)에 의해 프리차지된 비트선쌍에 접속되는 메모리 셀 어레이(36) 상의 메모리 셀에 내부 데이터 IDQ의 기입이 행해진다.
한편, 감지 증폭기/입출력 제어 회로(34)는 데이터 판독 시에는 데이터 판독 전에 열 어드레스 디코더(32)에 의해 선택된 비트선쌍을 접지 전압 GND로 프리차지하고, 선택된 비트선쌍에서 판독 데이터에 대응하여 발생하는 미소 전압 변화를 검출/증폭하여 판독 데이터의 논리 레벨을 판정하여, 입출력 버퍼(26)로 출력한다.
또한, 메모리 셀 어레이(36)에 대하여 데이터의 판독, 기입이 행해지고 있지 않은 스탠바이 시에는 감지 증폭기/입출력 제어 회로(34)는 불활성화되어, 모든 비트선쌍은 접지 전위 GND로 고정된다.
메모리 셀 어레이(36)는 후술하는 메모리 셀이 행렬 형태로 배열된 기억 소자군이다. 메모리 셀 어레이(36)는 각 행에 대응하는 워드선을 통해 행 어드레스 디코더(30)와 접속되며, 또한 각 열에 대응하는 비트선쌍을 통해 감지 증폭기/입출력 제어 회로(34)와 접속된다.
도 2는 도 1에 나타내는 메모리 셀 어레이(36)에서 행렬 형태로 배치되는 메모리 셀의 구성을 도시하는 회로도이다.
도 2를 참조하여, 메모리 셀(50)은 1 비트의 데이터에 대하여, 그 데이터와, 그 데이터가 반전된 반전 데이터를 각각 기억하는 행 방향으로 인접한 2개의 데이터 보유부(50A, 50B)를 포함한다. 데이터 보유부(50A)는 액세스 트랜지스터(52A)와, 캐패시터(54A)와, p채널 TFT(56A)로 이루어지며, 데이터 보유부(50B)는 액세스 트랜지스터(52B)와, 캐패시터(54B)와, p채널 TFT(56B)로 이루어진다.
액세스 트랜지스터(52A, 52B)는 n채널형 MOS 트랜지스터이며, 각각 제1 게이트 전극(521A, 521B), 및 제2 게이트 전극(522A, 522B)을 구비하고 있다. 제1 게이트 전극(521A, 521B)은 워드선에 접속되는 통상의 게이트 전극을 구성하며, 제2 게이트 전극(522A, 522B)은 액세스 트랜지스터(52A, 52B) 각각에서, 또 하나의 게이트 전극으로서 기능한다. 제1 게이트 전극(521A, 521B)이 L(논리 로우) 레벨의 상태에서 제2 게이트 전극(522A, 522B)에 전압이 인가되면, 드레인-소스 사이에 불 완전한 채널이 형성되어, 트랜지스터가 ON된 상태보다는 훨씬 작지만 통상의 OFF된 상태에 비해 큰 누설 전류가 드레인-소스 사이에 흐른다(상세한 원리에 대해서는 후술함). 여기서, 통상의 ON 상태에서는 약 1㎂ 이상의 전류가 흐르고, 통상의 OFF 상태에서는 약 10fA 이하의 전류밖에 흐르지 않는다. 한편, 여기서의 누설 전류(약간 ON 상태)는 약 1㎀∼약 10㎁의 범위에서의 전류가 드레인-소스 사이에 흐르는 것을 의미한다.
이하에서는, 제1 및 제2 게이트 전극이 각각 L 레벨, H(논리 하이) 레벨인 상태를 「누설 모드」라 한다.
액세스 트랜지스터(52A, 52B)의 구조에 대해서는 추후에 도면을 이용하여 상세하게 설명한다.
액세스 트랜지스터(52A)는 비트선(68A)과 노드(60) 사이에 접속되며, 제1 게이트 전극(521A)이 워드선(64)에 접속된다. 또한, 액세스 트랜지스터(52A)의 제2 게이트 전극(522A)은 노드(62)에 접속된다. 액세스 트랜지스터(52A)는 워드선(64)이 활성화되면 ON되고, 워드선(64)이 불활성화되면 OFF된다. 여기서, 워드선(64)이 불활성화되어 있을 때에 노드(62)가 H 레벨이라면, 액세스 트랜지스터(52A)는 누설 모드로 되어, 노드(60)로부터 접지 전위로 고정되어 있는 비트선(68A)으로 전하가 방전된다.
캐패시터(54A)는 전하를 축적하고 있는지의 여부에 따라, 2진 정보 "1" 또는 "0"을 기억한다. 캐패시터(54A)는 노드(60)와 셀 플레이트(70) 사이에 접속된다. 그리고, 비트선(68A)으로부터 액세스 트랜지스터(52A) 및 노드(60)를 통해 2진 정 보 "1", "0"에 대응한 전압이 캐패시터(54A)에 인가됨으로써, 캐패시터(54A)의 충방전이 행해져서, 데이터의 기입이 행해진다. 캐패시터(54A)는 「제1 전하 보유 회로」를 구성한다.
p채널 TFT(56A)는 전원 노드(72)와 노드(60) 사이에 접속되며, ON/OFF 제어 전극인 게이트가 노드(62)에 접속된다. p채널 TFT(56A)는 캐패시터(54A)로부터 누설되는 전하를 보충하는 「제1 전하 보충 회로」를 구성한다.
p채널 TFT(56A) 및 후술하는 p채널 TFT(56B)는 다결정 폴리실리콘으로 구성된 스위칭 기능을 구비하는 저항 소자로서, T(테라, 「T」는 1012을 나타냄)Ω 오더의 OFF 저항과 G(기가 「G」는 109을 나타냄)Ω 오더의 ON 저항을 갖는 고저항 소자이다. 본 발명에서는 단순히 저항 소자라고 한 경우, 스위칭 기능을 구비하는 것과 정저항인 것 둘 다를 나타내는 것으로 한다.
액세스 트랜지스터(52B)는 비트선(68A)과 쌍을 이루는 비트선(68B)과 노드(62) 사이에 접속되며, 제1 게이트 전극(521B)이 워드선(66)에 접속된다. 또한, 액세스 트랜지스터(52B)의 제2 게이트 전극(522B)은 노드(60)에 접속된다. 액세스 트랜지스터(52B)는 워드선(66)이 활성화되면 ON되며, 워드선(66)이 불활성화되면 OFF된다. 여기서, 워드선(66)이 불활성화되어 있을 때에 노드(60)가 H 레벨이라면, 액세스 트랜지스터(52B)는 누설 모드로 되어, 노드(62)로부터 접지 전위로 고정되어 있는 비트선(68B)으로 전하가 방전된다.
캐패시터(54B)는 전하를 축적하고 있는지의 여부에 따라, 캐패시터(54A)가 기억하는 데이터가 반전된 반전 데이터를 기억한다. 캐패시터(54B)는 노드(62)와 셀 플레이트(70) 사이에 접속된다. 그리고, 비트선(68B)으로부터 액세스 트랜지스터(52B) 및 노드(62)를 통해 2진 정보 "1", "0"에 대응한 전압이 캐패시터(54B)에 인가됨으로써, 캐패시터(54B)의 충방전이 행해져서, 데이터의 기입이 행해진다. 캐패시터(54B)는 「제2 전하 보유 회로」를 구성한다.
p채널 TFT(56B)는 전원 노드(72)와 노드(62) 사이에 접속되며, ON/OFF 제어 전극인 게이트가 노드(60)에 접속된다. p채널 TFT(56B)는 캐패시터(54B)로부터 누설되는 전하를 보충하는 「제2 전하 보충 회로」를 구성한다.
폴리실리콘으로 구성되는 p채널 TFT(56A, 56B) 및 캐패시터(54A, 54B)는 벌크 트랜지스터인 액세스 트랜지스터(52A, 52B)의 상부에 적층하여 형성할 수 있다. 따라서, 이 반도체 기억 장치(10)에서의 1 비트당 메모리 셀의 크기는 2개의 액세스 트랜지스터(52A, 52B) 및 노드(60, 62)에 의해 점유되는 면적에 따라 거의 결정된다.
다음으로, 도 2에 도시한 액세스 트랜지스터(52A, 52B)의 구조에 대하여, 도 3을 참조하여 설명한다. 도 3은 액세스 트랜지스터(52A, 52B)의 구조를 도시하는 단면도이다.
액세스 트랜지스터(52A)는, 먼저 반도체 영역으로서의 p형 반도체 기판(101)과, 이 반도체 기판(101)의 주표면에 형성되고, 채널 형성 영역 C을 규정하도록 소정의 간격을 사이에 두고 배치되는 한쌍의 소스/드레인 영역(105, 106)을 구비한다. 소스/드레인 영역(105, 106)은 LDD 구조를 갖고 n형 저농도 불순물 영역(105) 과, n형 고농도 불순물 영역(106)을 포함하고 있다.
반도체 기판(101) 위에는 게이트 절연막(103)을 개재하여, 채널 형성 영역 C에 대향하여 구형(矩形) 단면 형상의 제1 게이트 전극(521A)이 형성되어 있다. 또한, 제1 게이트 전극(521A)의 양측 측벽 영역에는 동일한 채널 형성 영역 C에 대향하는 위치에서, 절연막(104)을 개재하여 제2 게이트 전극(522A)이 각각 형성되어 있다. 이 제2 게이트 전극(522A)은 일반적인 절연막으로 이루어지는 측벽 절연막과 동일하게, 반도체 기판(101)측을 향함에 따라 폭이 커짐과 함께, 외표면이 완만하게 경사지는 단면 형상을 갖고 있다. 제1 게이트 전극(521A)의 게이트 길이는 제2 게이트 전극(522A)의 게이트 길이보다도 길어지도록 형성된다.
액세스 트랜지스터(52B)도, 액세스 트랜지스터(52A)와 동일한 구조로 이루어지며, p형 반도체 기판(101)의 주표면에 한쌍의 소스/드레인 영역(105, 106)이 형성되어 있다. 반도체 기판(101) 위에는 게이트 절연막(103)을 개재하여, 채널 형성 영역 C에 대향하여 구형 단면 형상의 제1 게이트 전극(521B)이 형성되고, 이 제1 게이트 전극(521B)의 양측 측벽 영역에는, 동일한 채널 형성 영역 C에 대향하는 위치에서, 절연막(104)을 개재하여 제2 게이트 전극(522B)이 각각 형성되어 있다. 이 제2 게이트 전극(522B)은 일반적인 절연막으로 이루어지는 측벽 절연막과 동일하게, 반도체 기판(101)측을 향함에 따라 폭이 커짐과 함께, 외표면이 완만하게 경사지는 단면 형상을 갖고 있다. 제1 게이트 전극(521B)의 게이트 길이는 제2 게이트 전극(522B)의 게이트 길이보다도 길어지도록 형성된다.
액세스 트랜지스터(52A)의 제2 게이트 전극(522A)은 노드(62)에 접속되며, 한쪽 소스/드레인 영역(105, 106)은 노드(60)에 접속되고, 다른쪽 소스/드레인 영역(105, 106)은 비트선(68A)에 접속된다. 또한, 액세스 트랜지스터(52B)의 제2 게이트 전극(522B)은 노드(60)에 접속되며, 한쪽 소스/드레인 영역(105, 106)은 노드(62)에 접속되고, 다른쪽 소스/드레인 영역(105, 106)은 비트선(68B)에 접속된다.
여기서, 상기 구성으로 이루어지는 액세스 트랜지스터(52A, 52B)에서의, 「ON 상태」와 「누설 모드(약간 ON 상태)」에서의 채널 형성 영역 C의 상태에 대하여, 도 4, 도 5를 참조하여 설명한다. 그 동작 원리는 액세스 트랜지스터(52A) 및 액세스 트랜지스터(52B)에서 동일하기 때문에, 액세스 트랜지스터(52A)를 이용하여 설명한다.
도 4는 워드선(64)이 활성화(H 레벨)되어, 액세스 트랜지스터(52A)가 「ON 상태」인 경우를 나타낸다. 노드(60)는 H 레벨이며, 노드(62)는 L 레벨이고, 비트선(68A)은 H 레벨이다. 이 상태에서는 공핍층 A가 크게 신장되어, 도전형이 반전된 반전 영역 B가 채널 형성 영역 C에 형성된다. 그 결과, 한쌍의 소스/드레인 영역(105, 106)이 완전히 도통 상태로 된다.
도 5는 워드선(64)이 불활성화(L 레벨)되어, 액세스 트랜지스터(52A)가 「누설 모드(약간 ON 상태)」인 경우를 나타낸다. 노드(60)는 L 레벨이며, 노드(62)는 H 레벨이고, 비트선(68A)은 L 레벨이다. 이 상태에서는 공핍층 A는 크게 신장하지 않기 때문에, 도전형이 반전된 반전 영역은 채널 형성 영역 C에는 형성되지 않는다. 그러나, 제2 게이트 전극(522A) 아래의 채널 형성 영역 C에는, 노드(62)의 전 압이 인가되어 있기 때문에, 제2 게이트 전극(522A) 아래에서는 그 영향을 받아, 누설 전류가 발생하게 된다. 그 결과, 노드(60)로부터 접지 전위로 고정되어 있는 비트선(68A)으로 전하를 방전하는 것이 가능해진다.
여기서, 도 6에, Vth(액세스 트랜지스터(52A)의 임계값 전압)와 Leff(액세스 트랜지스터(52A)의 전기적 효과를 갖는 게이트 길이)의 관계를 나타낸다. 이 도면에서는, 액세스 트랜지스터(52A)가 간신히 ON 상태일 때(노드(62)가 H 레벨일 때), 제2 게이트 전극(522A)의 영향에 의해 제2 게이트 전극(522A) 아래의 전계에 영향이 미쳐, Leff(전기적 효과를 갖는 게이트 길이)가 짧아져서, 임계값 전압(Vth)이 낮아지는 것을 나타내고 있다. 도 6에서의 포인트 P1 및 P2에서, 워드선(64)의 전위는 동일하고, 또한 노드(60)의 전위는 동일하다. 노드(62)의 전위는 포인트 P1에서 H 레벨이며, 포인트 P2에서 L 레벨이다. 이 때문에, 포인트 P2에 비해 포인트 P1에서 Leff가 짧아지기 때문에, 임계값 전압(Vth)이 저하되어 있는 것을 알 수 있다.
도 6에 나타내는 종축의 Vth는 정전류원에 의한 것으로 하고, 게이트 폭이 10㎛, 드레인 전류가 1㎂일 때의 워드선의 전압을 나타내는 것이다. 또한, 실제로 이용하는 액세스 트랜지스터의 게이트 폭은 1㎛ 이하이다.
또한, 도 7에 데이터 보유 시의 셀 특성을 나타내기 위한 Vg-Id 특성을 나타낸다. 워드선(64)이 H 레벨, 비트선(68A)이 L 레벨, 노드(60)가 H 레벨, 노드(62)가 L 레벨일 때이거나, 또는 워드선(64)이 H 레벨, 비트선(68A)이 L 레벨, 노드(60)가 L 레벨, 노드(62)가 H 레벨일 때에는, 판독 시이며, 워드선(64)이 L 레 벨, 비트선(68A)이 L 레벨, 노드(60)가 H 레벨, 노드(62)가 L 레벨일 때이거나, 또는 워드선(64)이 L 레벨, 비트선(68A)이 L 레벨, 노드(60)가 L 레벨, 노드(62)가 H 레벨일 때에는, 기억 보유 시이다.
Vg가 0V일 때, 노드(60)가 H 레벨, 노드(62)가 L 레벨일 때의 전류량(도 7에서 포인트 α)에 비해, 노드(60)가 0.1V, 노드(62)가 H 레벨일 때의 전류량(도 7에서 포인트 β)쪽이 커지는 특성이 필요하게 된다. 노드(60)를 0.1V로 한 것은, 0V에서는 전류가 흐르지 않기 때문에, L 레벨측의 전위 상승이 예를 들면 0.1V 정도까지 상승하는 경우를 생각할 수 있기 때문이다. 또한, 만일, 포인트 α와 포인트 β의 전류량이 역전하고 있다고 하여도, TFT의 ON 전류가 α의 2자릿수 이상이며 또한 TFT의 OFF 전류가 β의 2자릿수 이하이면, 각 노드의 전위는 안정적이기 때문에 문제는 없다. 이 「2자릿수」란, 제조 변동을 고려한 것이다.
이와 같이 하여, 데이터 보유를 안정하게 하는 것이 가능해진다. 또, 포인트 β가 포인트 α에 비해, 누설 전류가 많은 경우라도, 기억 노드에 전하를 충전하는 부하측, TFT가 기억 노드 L보다 H에 많이 전류를 공급할 수 있으면, H측의 노드가 L로 내려가는 경우는 없다.
상술한 바와 같이, 통상의 ON 상태에서는, 약 1㎂ 이상의 전류가 흐르고, 통상의 OFF 상태에서는 약 10fA 이하 밖에 전류가 흐르지 않아, 누설 전류(약간 ON 상태)는 약 1㎀∼약 10㎁의 범위로 드레인-소스 사이에 흐른다. 도 4에 도시한 바와 같이, 노드(60)가 H 레벨, 노드(62)가 L 레벨일 때, 제2 게이트 전극(522A)의 영향에 의해, 통상에 비해 전류가 감소되는 것을 생각할 수 있다. 그러나, 제1 게 이트 전극(521A)과 제2 게이트 전극(522A) 사이에는 절연막(104)이 형성되어 있기 때문에, 워드선(64)을 H 레벨로 했을 때, 용량 커플링에 의해 제2 게이트 전극(522A)의 전위가 상승된다. 그 결과, 제2 게이트 전극(522A)의 전위가 L 레벨인 경우에도, 전류가 감소되는 영향은 적음을 알 수 있다.
유효한 「누설 모드(약간 ON 상태)」를 실현시키기 위해서는, 제1 게이트 전극(521A)의 게이트 길이(L1)가 약 0.2㎛인 경우에는, 제2 게이트 전극(522A)의 게이트 길이(L2)를 약 0.04㎛∼약 0.1㎛ 정도로 하는 것이 바람직하다고 말할 수 있다(도 5 참조).
다시 도 2를 참조하여, 다음으로, 이 메모리 셀의 동작에 대하여 설명한다.
(1) 데이터의 기입
캐패시터(54A)에 전하가 축전되며, 캐패시터(54B)에 전하가 축전되어 있지 않은 상태가 데이터 "1"에 대응하는 것으로 한다. 데이터 "1"의 기입이 행해질 때에는, 비트선(68A, 68B)이 각각 전원 전위 Vcc 및 접지 전위 GND로 프리차지되고, 워드선(64, 66)이 활성화된다. 이것에 의해, 액세스 트랜지스터(52A, 52B)가 ON되어, 비트선(68A)으로부터 액세스 트랜지스터(52A) 및 노드(60)를 통해 캐패시터(54A)에 전원 전위 Vcc의 전압이 인가되어, 캐패시터(54A)에 전하가 축전된다. 한편, 비트선(68B)으로부터는 액세스 트랜지스터(52B) 및 노드(62)를 통해 캐패시터(54B)에 접지 전위 GND의 전압이 인가되어, 캐패시터(54B)에서 비트선(68B)으로 전하가 방전된다.
데이터 보유부(50A, 50B)는 그 회로 구성이 동일하기 때문에, 데이터 "0"이 기입될 때에는 상술한 데이터 보유부(50A, 50B)의 동작이 서로 교체될 뿐 상술한 동작과 마찬가지의 동작이 행해지기 때문에, 그 설명은 반복하지 않는다.
(2) 데이터의 보유
메모리 셀(50)에서는 p채널 TFT(56A, 56B)의 ON 전류 및 OFF 전류는 각각 1×10-11A 및 1×10-13A 정도이다. 한편, 벌크 트랜지스터인 액세스 트랜지스터의 OFF 전류(누설 모드가 아님)에 의한 노드(60, 62)로부터의 누설 전류는 1×10-15A 정도이다. 따라서, p채널 TFT(56A, 56B)의 ON 전류는 각각 노드(60, 62)로부터의 누설 전류를 4 자릿수 상회하기 때문에, 전원 노드(72)로부터 노드(60, 62) 및 이들에 각각 접속된 캐패시터(54A, 54B)를 충전할 수 있다.
여기에 나타낸 각 전류값은 이들 수치에 한정되는 것은 아니며, 이들 정도의 차수인 것을 나타내는 것이다.
여기서, p채널 TFT(56A, 56B)의 OFF 전류도, 각각 노드(60, 62)로부터의 누설 전류를 상회하고 있다. 그리고, 이 메모리 셀(50)에서는 종래의 SRAM과 같이 L 레벨에 있는 노드 및 캐패시터의 전하를 방전하는 드라이버 트랜지스터가 설치되어 있지 않기 때문에, 이 상태에서는 L 레벨의 노드의 전위가 상승하게 되어, 기억 데이터가 파괴된다.
그러나, 이 메모리 셀(50)에서는 누설 모드에 의해 L 레벨에 있는 노드의 전하가 액세스 트랜지스터를 통해 대응하는 비트선으로 방전되기 때문에, 기억 데이터를 보유할 수 있다. 이하, 데이터 "1"이 보유되어 있는 경우에 대하여 구체적으 로 설명한다.
데이터 보유 시, 비트선(68A, 68B)은 접지 전위로 고정되며, 워드선(64, 66)은 불활성화된다. 데이터 "1"의 기입 후, 캐패시터(54A) 및 노드(60)는 충전 상태(H 레벨)에 있으며, 캐패시터(54B) 및 노드(62)는 방전 상태(L 레벨)에 있다. 여기서, 액세스 트랜지스터(52A)는 OFF되어 있지만, 상술한 바와 같이 OFF 상태라도 1×10-15A 정도의 전류가 흘러, 캐패시터(54A) 및 노드(60)에 충전되어 있는 전하는 액세스 트랜지스터(52A)를 통해 누설된다.
그러나, 이 누설에 의한 전하 감소분은 ON 상태에 있는 p채널 TFT(56A)로부터 보충된다. 그리고, 상술한 바와 같이, p채널 TFT(56A)의 ON 전류, 즉 충전 전류는 1×10-11A 정도이어서, 액세스 트랜지스터(52A)의 OFF 전류, 즉 방전 전류를 4 자릿수 상회하기 때문에, 캐패시터(54A) 및 노드(60)의 충전 상태는 보유된다.
이 p채널 TFT(56A)에 의한 충전 전류는 액세스 트랜지스터(52A)에 의한 방전 전류를 적어도 1 자릿수 이상 상회하는 것이 바람직하다. 만일, 충전 전류가 방전 전류의 n배(n은 10보다 작음)라고 하면, H 레벨에 있는 노드의 전위가 1/(1+n)Vcc만큼 저하되어, 그 저하를 무시할 수 없게 되기 때문이다.
한편, 노드(60)는 H 레벨이기 때문에, 액세스 트랜지스터(52B)는 누설 모드로 되고, 전원 노드(72)로부터 OFF 상태에 있는 p채널 TFT(56B)를 통해 노드(62)로 누설된 전하는 액세스 트랜지스터(52B)를 통해 비트선(68B)으로 누설된다. 여기서, 캐패시터(54B) 및 노드(62)의 전위가 상승하지 않기 위해서는, 누설 모드에 있 는 액세스 트랜지스터(52B)의 누설 전류가 p채널 TFT(56B)의 OFF 전류보다도 큰 것이 조건으로 된다. 이 메모리 셀(50)에서는 누설 모드 시의 액세스 트랜지스터(52B)의 누설 전류는 1×10-11A 정도로, p채널 TFT(56B)의 OFF 전류 1×10-13A를 상회하기 때문에, 캐패시터(54B) 및 노드(62)의 전위가 상승하지 않아, 캐패시터(54B) 및 노드(62)의 방전 상태는 보유된다. 이상과 같이 하여, 메모리 셀(50)은 데이터 "1"을 보유할 수 있다.
누설 모드 시의 액세스 트랜지스터(52B)의 누설 전류는, p채널 TFT(56B)의 OFF 전류를 적어도 1 자릿수 이상 상회하는 것이 바람직하다. 만일 1 자릿수를 하회하면, 무시할 수 없을 정도의 캐패시터(54B) 및 노드(62)의 전위 상승이 나타나기 때문이다.
또한, 데이터 "0"의 보유에 대해서는 상술한 데이터 보유부(50A, 50B)의 동작이 서로 교체될 뿐, 상술한 동작과 마찬가지의 동작이 행해지기 때문에, 그 설명은 반복하지 않는다.
또한, 상기에서는 데이터 보유 시, 비트선(68A, 68B)의 전위는 접지 전위로 고정된다고 하였지만, 이 전위는 접지 전위에 한정되는 것이며, 예를 들면, 마이너스 전위로 하여도 된다.
(3) 데이터의 판독
메모리 셀(50)에는 데이터 "1"이 기억되어 있다고 한다. 비트선(68A, 68B)은 미리 접지 전위로 프리차지되며, 데이터의 판독 시 워드선(64, 66)이 활성화된 다. 이것에 의해, 액세스 트랜지스터(52A, 52B)가 ON되어, 충전 상태에 있는 캐패시터(54A)로부터 액세스 트랜지스터(52A)를 통해 비트선(68A)으로 전하가 방전되어, 비트선(68A)의 전위가 상승하게 된다.
한편, 캐패시터(54B)는 방전 상태이기 때문에, 비트선(68B)의 전위는 접지 전위 상태 그대로이다. 따라서, 비트선(68A, 68B)에 전위차가 발생하여, 이 전위차가 감지 증폭기(도시 생략)에 의해 비교되고, 비트선(68A)의 전위가 전원 전위 Vcc로 증폭된다. 그리고, 이 비트선(68A, 68B)의 전위가 각각 전원 전위 Vcc 및 접지 전위 GND에 있는 상태를 데이터 "1"에 대응시켜, 데이터 "1"이 판독된다.
데이터가 판독되면, 비트선쌍(68A, 68B)의 전위가 각각 전원 전위 Vcc 및 접지 전위 GND인 상태에서, 다시 워드선(64, 66)이 활성화된다. 그렇게 하면, 액세스 트랜지스터(52A, 52B)가 ON되어, 비트선쌍(68A, 68B)으로부터 각각 액세스 트랜지스터(52A, 52B)를 통해 캐패시터(54A, 54B)에 전하가 재차지되어, 데이터의 판독 시에 파괴된 기억 데이터의 재기입이 행해진다.
데이터 "0"의 판독에 대해서는 상술한 데이터 보유부(50A, 50B)의 동작이 서로 교체될 뿐, 상술한 동작과 마찬가지의 동작이 행해지기 때문에, 그 설명은 반복하지 않는다.
다음으로, 도 3에 나타낸 액세스 트랜지스터(52A, 52B)의 제조 방법에 대하여, 도 8∼도 11을 참조하여 설명한다. 그 제조 방법은 액세스 트랜지스터(52A) 및 액세스 트랜지스터(52B)에서 동일하기 때문에, 액세스 트랜지스터(52A)를 이용하여 설명한다.
도 8을 참조하여, p형 반도체 기판(101)의 주표면에, 두께 약 25Å∼50Å의 실리콘 산화막 또는 실리콘 질화 산화막으로 이루어지는 게이트 절연막(103)을 형성한다. 그 후, 상면에 실리콘 산화막(107)을 구비하는 제1 게이트 전극(521A)을 형성한다. 제1 게이트 전극(521A)은 2층 구조로 이루어지며, 하층에 두께 약 250Å∼500Å의 폴리실리콘층을 가지며, 상층에 두께 약 250Å∼500Å의 실리사이드층을 갖는다(도시 생략). 그 후, 실리콘 산화막(107) 및 제1 게이트 전극(521A)을 마스크로 하여, 반도체 기판(101)의 주표면에 n형 불순물을 도입하여, 불순물 농도가 약 1×1011㎤∼1×1019㎤ 정도의 저농도 불순물 영역(105)을 형성한다.
다음으로, 도 9를 참조하여, 제1 게이트 전극(521A) 양측면에, 두께 약 25Å∼50Å의 실리콘 산화막 또는 실리콘 질화 산화막으로 이루어지는 절연막(104)을 형성한다.
다음으로, 도 10을 참조하여, 제1 게이트 전극(521A) 양측면에서, 절연막(104)을 피복하는 제2 게이트 전극(522A)을 형성한다. 이 제2 게이트 전극(522A)은 n형 불순물(예를 들면, 인)을 포함한, 불순물 농도가 약 1×1020㎤ 정도의 폴리실리콘으로 이루어지고, 높이는 약 500Å∼1000Å, 폭(게이트 길이)은 약 0.04㎛∼약 0.1㎛로 형성된다.
다음으로, 도 11을 참조하여, 제1 게이트 전극(521A) 및 제2 게이트 전극(522A)을 마스크로 하여, 반도체 기판(101)의 주표면에 n형 불순물을 도입하여, 불순물 농도가 약 1×1020㎤ 정도의 고농도 불순물 영역(106)을 형성한다.
이상에 의해, 도 3에 도시하는 액세스 트랜지스터(52A)가 완성된다. 액세스 트랜지스터(52B)도 마찬가지로 형성된다.
상기에서는 데이터 보유부(50A, 50B)가 행 방향으로 인접하는 구성으로 하였지만, 데이터 보유부(50A, 50B)가 열 방향으로 인접하도록 메모리 셀을 구성해도 된다.
도 12는 도 1에 도시한 메모리 셀 어레이(36)에서 행렬 형태로 배치되는 메모리 셀의 다른 구성을 도시하는 회로도이다.
도 12를 참조하여, 메모리 셀(51)을 구성하는 2개의 데이터 보유부(50A, 50B)는 열 방향으로 인접하여 배치되며, 데이터 보유부(50A, 50B)는 공통의 워드선(64)에 접속된다. 데이터 보유부(50B)는 데이터 보유부(50A)가 기억하는 데이터가 반전된 반전 데이터를 기억한다. 그 밖의 구성에 대해서는 도 2에 나타내는 메모리 셀의 구성과 동일하다
이러한 구성으로 하여도, 도 2에 도시한 메모리 셀과 마찬가지로 기능할 수 있다. 그리고, 이 경우, 1개의 메모리 셀에 대하여 1개의 워드선으로 충분하기 때문에, 복수의 메모리 셀이 행렬 배치되는 메모리 셀 어레이(36)에서의 배선 피치 등을 완화할 수 있다.
이상과 같이, 이 제1 실시예에 의한 반도체 기억 장치(10)에 따르면, 전하 보충 회로로서 동작하는 p채널 TFT(56A, 56B)를 구비하는 메모리 셀을 구성하고, 누설 모드에서 동작 가능한 액세스 트랜지스터(52A, 52B)를 구비하도록 하였기 때문에, 1 비트당 벌크 트랜지스터 수가 2개로 되며, 또한 리프레시 동작이 불필요해 진다. 따라서, 종래의 DRAM에 가까운 고집적화·대용량화가 가능하며, 또한 리프레시 동작이 불필요해진다는 점에서 고속화·저소비 전력화가 가능한 반도체 기억 장치를 실현할 수 있다.
[제2 실시예]
다음으로, 본 발명에 기초한 반도체 기억 장치의 제2 실시예에 대하여 도면을 참조하여 설명한다. 본 발명의 제2 실시예의 특징은, 도 1에 도시하는 반도체 기억 장치(10)의 메모리 셀(50)에 적용되는 반도체 소자로서의 액세스 트랜지스터(52A, 52B)의 구조에 있다. 또한, 액세스 트랜지스터(52A, 52B)의 동작 원리에 대해서는, 상기 제1 실시예의 경우와 동일하다. 따라서, 여기서는 본 실시예에서의 액세스 트랜지스터(52A, 52B)의 구조 및 그 제조 방법에 대해서만 설명한다.
도 13을 참조하여, 본 실시예에서의 액세스 트랜지스터(52A, 52B)의 구조에 대하여 설명한다. 상기 제1 실시예에서의 액세스 트랜지스터(52A, 52B)의 구조와 동일하거나 또는 유사한 부분에 대해서는 동일한 참조 번호를 붙이고, 중복하는 설명은 반복하지 않기로 한다.
본 실시예에서의 액세스 트랜지스터(52A)의 특징적 구성으로서는, 단면이 반도체 기판(101)측을 향함에 따라 폭이 좁아지도록 양측면이 경사지는 형상(대략 V자 형상)의 제1 게이트 전극(521A)이 형성되고, 이 제1 게이트 전극(521A)의 양측 측벽 부분에 절연막(104)을 개재하여 제2 게이트 전극(522A)이 각각 형성되어 있는 점에 있다. 이 제2 게이트 전극(522A)은, 제1 게이트 전극(521A)에 대향하는 면이 제1 게이트 전극(521A)의 형상을 따라 경사지게 되고, 반도체 기판(101)측을 향함에 따라 폭이 넓어지는 단면 형상을 갖고 있다. 제1 게이트 전극(521A)의 게이트 길이는 제2 게이트 전극(522A)의 게이트 길이보다도 짧아지도록 형성된다.
그 결과, 상기 제1 실시예에서의 액세스 트랜지스터(52A)에 비해, 제2 게이트 전극(522A)의 채널 형성 영역 C에 대향하는 영역이 커지도록 형성되어 있다. 또한, 이 제2 게이트 전극(522A)의 측면에는 절연막으로 이루어지는 측벽 절연막(109)이 형성되어 있다. 액세스 트랜지스터(52B)의 구조도, 액세스 트랜지스터(52A)와 동일하다.
이 액세스 트랜지스터(52A, 52B)에서도, 액세스 트랜지스터(52A)의 제2 게이트 전극(522A)은 노드(62)에 접속되며, 한쪽 소스/드레인 영역(105, 106)은 노드(60)에 접속되고, 다른쪽 소스/드레인 영역(105, 106)은 비트선(68A)에 접속된다. 또한, 액세스 트랜지스터(52B)의 제2 게이트 전극(522B)은 노드(60)에 접속되며, 한쪽 소스/드레인 영역(105, 106)은 노드(62)에 접속되고, 다른쪽 소스/드레인 영역(105, 106)은 비트선(68B)에 접속된다.
다음으로, 도 13에 나타낸 액세스 트랜지스터(52A, 52B)의 제조 방법에 대하여, 도 14∼도 20을 참조하여 설명한다. 그 제조 방법은 액세스 트랜지스터(52A) 및 액세스 트랜지스터(52B)에서 동일하기 때문에, 액세스 트랜지스터(52A)를 이용하여 설명한다.
도 14를 참조하여, p형 반도체 기판(101)의 주표면에, 두께 약 25Å∼50Å의 실리콘 산화막 또는 실리콘 질화 산화막으로 이루어지는 게이트 절연막(103)을 형 성한다. 그 후, 상면에 실리콘 산화막(107)을 구비하는 제2 게이트 전극(522A)을 형성한다. 이 제2 게이트 전극(522A)은 n형 불순물(예를 들면, 인)을 포함한, 불순물 농도가 약 1×1020㎤ 정도의 폴리실리콘으로 이루어진다.
도 15를 참조하여, 제2 게이트 전극(522A)의 상면측 중앙 영역이 개구된 레지스트막(110)을 실리콘 산화막(107) 및 게이트 절연막(103)의 상면에 형성한다. 그 후, 도 16을 참조하여, 레지스트막(110)을 마스크로 하여, 실리콘 산화막(107), 제2 게이트 전극(522A), 및 게이트 절연막(103)의 에칭을 행한다. 에칭으로는, 제2 게이트 전극(522A)의 개구 폭이 기판측을 향함에 따라 작아지도록(에칭 단부면이 테이퍼 형상이 되도록), 이방성 에칭이 이용된다.
다음으로, 도 17을 참조하여, 레지스트막(110)을 제거한 후, 노출되는 모든 표면에, 두께 약 25Å∼50Å의 실리콘 산화막 또는 실리콘 질화 산화막으로 이루어지는 절연막(104)을 형성한다.
다음으로, 도 18을 참조하여, 절연막(104)을 피복하도록, 전면에 제1 게이트 전극(521A)을 형성한다. 제1 게이트 전극(521A)은 2층 구조로 이루어지며, 하층에 두께 약 250Å∼500Å의 폴리실리콘층을 가지며, 상층에 두께 약 250Å∼500Å의 실리사이드층을 갖는다. 그 후, 채널 형성 영역 C의 상측으로서, 제1 게이트 전극(521A)의 상면에, 제1 게이트 전극(521A)을 패터닝하기 위한 레지스트막(111)을 형성한다.
다음으로, 레지스트막(111)을 마스크로 하여, 제1 게이트 전극(521A)의 패터 닝을 행함과 함께, 노출하는 절연막(104)의 제거를 행한다. 그 후, 레지스트막(111) 및 제2 게이트 전극(522A)을 마스크로 하여, 반도체 기판(101)의 주표면에 n형 불순물을 도입하여, 불순물 농도가 약 1×1011㎤∼1×1019㎤ 정도인 저농도 불순물 영역(105)을 형성한다.
다음으로, 제2 게이트 전극(522A)의 측벽 부분에, 실리콘 산화막 또는 실리콘 질화 산화막으로 이루어지는 측벽 절연막(109)을 형성한다. 그 후, 제1 게이트 전극(521A), 제2 게이트 전극(522A), 및 측벽 절연막(109)을 마스크로 하여, 반도체 기판(101)의 주표면에 n형 불순물을 도입하여, 불순물 농도가 약 1×1020㎤ 정도의 고농도 불순물 영역(106)을 형성한다.
이상에 의해, 도 13에 도시하는 액세스 트랜지스터(52A)가 완성된다. 액세스 트랜지스터(52B)도 마찬가지로 형성된다.
상기 구성으로 이루어지는 액세스 트랜지스터(52A, 52B)를 채용한 반도체 기억 장치에서도, 상기 제1 실시예에서의 반도체 기억 장치와 마찬가지의 작용 효과를 얻는 것이 가능해진다.
또한, 본 실시예에서는 측벽 절연막(109)이 통상의 절연막 구조로 이루어지기 때문에, 이 측벽 절연막(109)이 보호막으로 되어, 고농도 불순물 영역(106) 등에 접속하는 컨택트와, 제1 게이트 전극(521A) 및 제2 게이트 전극(522A)의 단락의 발생을 피하는 것이 가능해진다.
[제3 실시예]
다음으로, 본 발명에 기초한 반도체 기억 장치의 제3 실시예에 대하여 도면을 참조하여 설명하다. 본 실시예의 특징은 도 1에 도시하는 반도체 기억 장치(10)의 메모리 셀(50)에 적용되는 반도체 소자로서의 액세스 트랜지스터(52A, 52B)의 구조에 있다. 또한, 액세스 트랜지스터(52A, 52B)의 동작 원리에 대해서는 상기 제1 실시예의 경우와 동일하다. 따라서, 여기서는 본 실시예에서의 액세스 트랜지스터(52A, 52B)의 구조 및 그 제조 방법에 대해서만 설명한다.
도 21을 참조하여, 본 실시예에서의 액세스 트랜지스터(52A, 52B)의 구조에 대하여 설명한다. 상기 제1 실시예에서의 액세스 트랜지스터(52A, 52B)의 구조와 동일하거나 또는 유사한 부분에 대해서는 동일한 참조 번호를 붙이고, 중복하는 설명은 반복하지 않는다.
본 실시예에서의 액세스 트랜지스터(52A)의 특징적 구성으로서는, 구형 단면 형상의 제1 게이트 전극(521A)의 한쪽 측벽측에만, 측벽 절연막(112)을 피복하고, 제1 게이트 전극(521A)의 상측에까지 올라와 있는 단면 형상의 제2 게이트 전극(522A)이 형성되어 있는 점에 있다. 제1 게이트 전극(521A)의 게이트 길이는 제2 게이트 전극(522A)의 게이트 길이보다도 길어지도록 형성된다. 액세스 트랜지스터(52B)의 구조도, 액세스 트랜지스터(52A)와 동일하다
이 액세스 트랜지스터(52A, 52B)에서는 액세스 트랜지스터(52A)의 제2 게이트 전극(522A)은 노드(60)에 접속되며, 한쪽 소스/드레인 영역(105, 106)은 노드(62)에 접속되고, 다른쪽 소스/드레인 영역(105, 106)은 비트선(68A)에 접속된다. 또한, 액세스 트랜지스터(52B)의 제2 게이트 전극(522B)은 노드(62)에 접속되 며, 한쪽 소스/드레인 영역(105, 106)은 노드(60)에 접속되고, 다른쪽 소스/드레인 영역(105, 106)은 비트선(68B)에 접속된다.
다음으로, 도 21에 나타낸 액세스 트랜지스터(52A, 52B)의 제조 방법에 대하여, 도 22∼도 26을 참조하여 설명한다. 그 제조 방법은 액세스 트랜지스터(52A) 및 액세스 트랜지스터(52B)에서 동일하기 때문에, 액세스 트랜지스터(52A)를 이용하여 설명한다.
도 22를 참조하여, p형 반도체 기판(101)의 주표면에, 두께 약 25Å∼50Å의 실리콘 산화막 또는 실리콘 질화 산화막으로 이루어지는 게이트 절연막(103)을 형성한다. 그 후, 상면에 실리콘 산화막(107)을 구비하는 제1 게이트 전극(521A)을 형성한다. 제1 게이트 전극(521A)은 2층 구조로 이루어지며, 하층에 두께 약 250Å∼500Å의 폴리실리콘층을 가지며, 상층에 두께 약 250Å∼500Å의 실리사이드층을 갖는다.
다음으로, 도 23을 참조하여, 제1 게이트 전극(521A)의 한쪽 측면측, 및 한쪽 측면측에 연속하는 반도체 기판(101)의 주표면을 피복하는 레지스트막(113)을 형성한다. 그 후, 제1 게이트 전극(521A) 및 레지스트막(113)을 마스크로 하여, 반도체 기판(101)의 주표면에 n형 불순물을 도입하여, 불순물 농도가 약 1×1011㎤∼1×1019㎤ 정도의 저농도 불순물 영역(105)을 형성한다.
다음으로, 도 24를 참조하여, 제1 게이트 전극(521A) 양측벽에, 실리콘 산화막 또는 실리콘 질화 산화막으로 이루어지는 측벽 절연막(112)을 형성한다. 그 후, 반도체 기판(101)의 주표면 및 한쪽 측벽 절연막(112)을 피복하도록, 제2 게이트 전극(522A)을 형성한다. 이 제2 게이트 전극(522A)은 n형 불순물(예를 들면, 인)을 포함한, 불순물 농도가 약 1×1020㎤ 정도의 폴리실리콘으로 이루어지며, 두께(t)는 약 500Å∼2000Å으로 형성된다.
다음으로, 도 25를 참조하여, 제1 게이트 전극(521A)의 일부 상면, 제2 게이트 전극(522A), 및 반도체 기판(101)의 주표면을 피복하도록, 레지스트막(115)을 형성한다. 그 후, 이 레지스트막(115)을 마스크로 하여, 반도체 기판(101)의 주표면에 n형 불순물을 도입하여, 한쪽 영역에 불순물 농도가 약 1×1020㎤ 정도인 고농도 불순물 영역(106)을 형성한다.
다음으로, 도 26을 참조하여, 레지스트막(115)을 제거한 후, 제1 게이트 전극(521A)의 일부 상면, 제2 게이트 전극(522A), 측벽 절연막(112) 및 반도체 기판(101)의 일부 주표면을 피복하도록, 레지스트막(117)을 형성한다. 그 후, 이 레지스트막(117)을 마스크로 하여, 반도체 기판(101)의 주표면에 n형 불순물을 도입하고, 다른쪽 영역에 불순물 농도가 약 1×102 C㎤ 정도의 고농도 불순물 영역(106)을 형성한다.
이상에 의해, 도 21에 도시하는 액세스 트랜지스터(52A)가 완성된다. 액세스 트랜지스터(52B)도 마찬가지로 형성된다.
상기 구성으로 이루어지는 액세스 트랜지스터(52A, 52B)를 채용한 반도체 기억 장치에서도, 상기 제1 실시예에서의 반도체 기억 장치와 마찬가지의 작용 효과 를 얻는 것이 가능해진다. 또한, 본 실시예에 따르면, 노드에 접속되는 제2 게이트 전극(522A)이 복수로 분산되지 않기 때문에, 디자인 룰의 최소의 단위를 그 전극에 이용한 경우, 복수로 분산되는 것(L(최소 사이즈: 전기적으로 트랜지스터의 제어 가능한 혹은 제조상 가능한 최소 사이즈)×N개)에 비해, 사이즈를 작게 할 수 있다(L×1개). 또한, 게이트 전극(522A)이 복수로 분산되지 않기 때문에, 각 전극의 접속이 복잡하게 되는 것을 피할 수 있다.
상기 제1 내지 제3 실시예에서는, 누설에 의해 캐패시터(54A, 54B)로부터 소실되는 전하를 보충하는 전하 보충 회로로서 p채널 TFT(56A, 56B)가 이용되었지만, p채널 TFT 대신 폴리실리콘으로 이루어지는 저항 소자를 이용하여도 된다. 저항 소자로서는 캐패시터로부터의 누설 전류보다도 충분히 큰 전류를 공급할 수 있고, 또한 누설 모드 시에 액세스 트랜지스터가 누설되는 전류보다도 작은 전류를 공급하도록, 적절한 저항값을 갖는 것이 선택된다.
또한, 상기의 제1 내지 제3 실시예에서, 상기 제1 게이트 전극(521A) 및 제2 게이트 전극(522A) 사이에서 워드선과 노드의 기능을 교체시키는 것이 가능하며, 마찬가지로 상기 제1 게이트 전극(521B) 및 제2 게이트 전극(522B) 사이에서 워드선과 노드의 기능을 교체시키는 것이 가능하다. 또한, 액세스 트랜지스터의 ON/OFF 전류를 안정시키는 관점으로부터는, 워드선측의 게이트 길이가 가로의 게이트 길이보다도 긴 쪽이 바람직하다.
또한, 상기에서는, 기억 데이터에 대응하는 전하를 보유하기 위해 캐패시터(54A, 54B)가 형성되었지만, 노드(60, 62)의 용량이 커서, 노드(60, 62)만 으로 캐패시터(54A, 54B)를 각각 형성했을 때와 동등한 용량을 확보할 수 있으면, 캐패시터(54A, 54B)를 별도로 구비하지 않아도 된다.
본 발명을 상세히 설명하였지만, 이는 단순히 예시일 뿐 본 발명을 한정하는 것은 아니며, 본 발명의 정신과 범위는 첨부되는 청구범위에 의해서만 한정되는 것임을 분명함을 이해하여야 한다.
본 발명에 따르면, 전하 보충 회로를 구비하는 메모리 셀을 구성하며, 누설 모드에서 동작 가능한 액세스 트랜지스터를 구비하기 때문에, 1 비트당 벌크 트랜지스터 수가 2개로 되며, 또한 리프레시 동작이 불필요해진다. 그 결과, 종래의 DRAM에 가까운 고집적화·대용량화가 가능하며, 또한 리프레시 동작이 불필요해진다는 점에서 고속화·저소비 전력화가 가능한 반도체 기억 장치를 실현할 수 있다.

Claims (7)

  1. 데이터를 기억하는 메모리 셀과,
    상기 메모리 셀에 접속되는 비트선쌍 및 적어도 1개의 워드선을 포함하며,
    상기 메모리 셀은,
    상기 데이터에 따른 전하 및 상기 데이터가 반전된 반전 데이터에 따른 전하를 각각 보유하는 제1 및 제2 전하 보유 회로와,
    상기 비트선쌍의 한쪽과 상기 제1 전하 보유 회로 사이 및 상기 비트선쌍의 다른 쪽과 상기 제2 전하 보유 회로 사이에 각각 형성되고, 각각이 제1 및 제2 게이트 전극을 갖는 제1 및 제2 액세스 트랜지스터와,
    상기 제1 전하 보유 회로로부터 누설되는 전하 및 상기 제2 전하 보유 회로로부터 누설되는 전하를 각각 보충하는 제1 및 제2 전하 보충 회로를 포함하며,
    상기 제1 및 제2 액세스 트랜지스터의 상기 제1 게이트 전극 각각은 대응하는 워드선에 접속되고,
    상기 제1 액세스 트랜지스터의 상기 제2 게이트 전극은 상기 제2 전하 보충 회로, 상기 제2 전하 보유 회로 및 상기 제2 액세스 트랜지스터를 서로 접속하는 제1 노드에 접속되며,
    상기 제2 액세스 트랜지스터의 상기 제2 게이트 전극은 상기 제1 전하 보충 회로, 상기 제1 전하 보유 회로 및 상기 제1 액세스 트랜지스터를 서로 접속하는 제2 노드에 접속되고,
    상기 제1 액세스 트랜지스터는 상기 제1 게이트 전극이 활성화되어 있을 때, 상기 비트선쌍의 한쪽과 상기 제1 전하 보유 회로 사이에서 상기 데이터에 대응하는 전하를 교환하고, 상기 제1 게이트 전극이 불활성화되며, 또한 상기 제2 게이트 전극이 활성화되어 있을 때, 상기 제1 전하 보유 회로로 누설되는 전하를 상기 비트선쌍의 한쪽으로 방전하며,
    상기 제2 액세스 트랜지스터는 상기 제1 게이트 전극이 활성화되어 있을 때, 상기 비트선쌍의 다른 쪽과 상기 제2 전하 보유 회로 사이에서 상기 반전 데이터에 대응하는 전하를 교환하고, 상기 제1 게이트 전극이 불활성화되며, 또한 상기 제2 게이트 전극이 활성화되어 있을 때, 상기 제2 전하 보유 회로로 누설되는 전하를 상기 비트선쌍의 다른 쪽으로 방전하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 액세스 트랜지스터의 상기 제1 및 제2 게이트 전극은, 반도체 기판 상의 주표면에 나란히 배치되고,
    상기 제2 액세스 트랜지스터의 상기 제1 및 제2 게이트 전극은, 상기 반도체 기판 상의 주표면에 나란히 배치되는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 제1 액세스 트랜지스터의 상기 제1 게이트 전극은, 상기 제1 액세스 트랜지스터의 상기 제2 게이트 전극에 끼이도록 배치되고,
    상기 제2 액세스 트랜지스터의 상기 제1 게이트 전극은, 상기 제2 액세스 트랜지스터의 상기 제2 게이트 전극에 끼이도록 배치되는 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    활성화된 상기 제1 및 제2 전하 보충 회로 각각은 상기 제1 및 제2 게이트 전극이 모두 불활성화되어 있을 때에 상기 제1 또는 제2 액세스 트랜지스터로부터 누설되는 제1 전류보다도 큰 전류를 상기 제1 또는 제2 노드로 공급하며,
    상기 제1 및 제2 액세스 트랜지스터 각각은 상기 제1 게이트 전극이 불활성화되며, 또한 상기 제2 게이트 전극이 활성화되어 있을 때, 불활성화된 상기 제1 또는 제2 전하 보충 회로로부터 누설되는 제2 전류보다도 큰 전류를 상기 제1 또는 제2 노드로부터 대응하는 상기 비트선으로 흘리는 반도체 기억 장치.
  5. 워드선과, 비트선과, 노드에 전하를 보충 가능하도록 접속되는 전하 보충 회로와, 상기 비트선과 상기 전하 보충 회로 사이에 접속되는 액세스 트랜지스터를 포함하는 반도체 기억 장치로서,
    상기 액세스 트랜지스터는,
    반도체 기판 위의 주표면에서, 채널 형성 영역을 규정하도록 소정의 간격을 사이에 두고 배치되는 한쌍의 불순물 영역과,
    상기 반도체 기판 위에 게이트 절연막을 개재하고, 상기 채널 형성 영역에 대향하여 형성되는 제1 게이트 전극과,
    상기 주표면에 상기 제1 게이트 전극에 나란히 배치되며, 상기 반도체 기판 위에 게이트 절연막을 개재하고, 상기 채널 형성 영역에 대향하여 형성되는 제2 게이트 전극을 포함하며,
    상기 액세스 트랜지스터의 한쪽 불순물 영역은 상기 비트선에 접속되고, 상기 액세스 트랜지스터의 다른쪽 불순물 영역은 상기 노드에 접속되며,
    상기 제1 게이트 전극은 상기 워드선에 접속되고,
    상기 제2 게이트 전극은 상기 전하 보충 회로의 ON/OFF 제어 전극에 접속되는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 제2 게이트 전극은, 상기 제1 게이트 전극의 측벽 영역에 절연막을 개재하여 형성되는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제1 게이트 전극은, 상기 제2 게이트 전극에 끼이도록 배치되는 반도체 기억 장치.
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