JPH05326951A - Ｍｉｓ型電界効果トランジスタ - Google Patents
Ｍｉｓ型電界効果トランジスタInfo
- Publication number
- JPH05326951A JPH05326951A JP4128618A JP12861892A JPH05326951A JP H05326951 A JPH05326951 A JP H05326951A JP 4128618 A JP4128618 A JP 4128618A JP 12861892 A JP12861892 A JP 12861892A JP H05326951 A JPH05326951 A JP H05326951A
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- JP
- Japan
- Prior art keywords
- gate electrode
- diffusion layer
- conductive material
- effect transistor
- mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 低濃度拡散層の形成を必要とせずに電界緩和
の効果を得ることができ、微細化に伴う短チャンネル効
果の悪影響をうけず、製造工程も少なくできるＭＩＳ型
電界効果トランジスタを提供する。 【構成】 シリコン基板１およびこの上に形成されたゲ
ート酸化膜２とゲート電極３の表面全体に絶縁膜８を堆
積し、ゲート電極３の側面部に絶縁膜８を介してポリシ
リコン等を材料とする導電性材料のサイドウォール９を
形成し、この導電性材料のサイドウォール９にゲート電
極３に印加する電圧に関係なく個別に電圧を印加してト
ランジスタ動作を行なわせるようにする。
の効果を得ることができ、微細化に伴う短チャンネル効
果の悪影響をうけず、製造工程も少なくできるＭＩＳ型
電界効果トランジスタを提供する。 【構成】 シリコン基板１およびこの上に形成されたゲ
ート酸化膜２とゲート電極３の表面全体に絶縁膜８を堆
積し、ゲート電極３の側面部に絶縁膜８を介してポリシ
リコン等を材料とする導電性材料のサイドウォール９を
形成し、この導電性材料のサイドウォール９にゲート電
極３に印加する電圧に関係なく個別に電圧を印加してト
ランジスタ動作を行なわせるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＩＳ型構造の電界
効果トランジスタに関するものである。
効果トランジスタに関するものである。
【０００２】
【従来の技術】従来、ＭＩＳ型構造の電界効果トランジ
スタは、電界緩和のためにいわゆるＬＤＤ（Lightly Do
ped Drain)構造をしている。すなわち、図２に示すよう
に、シリコン基板１上に形成されたゲート酸化膜２と、
ポリシリコンからなるゲート電極３と、シリコン基板１
中にゲート電極３をマスクにして形成された低濃度拡散
層４と、ゲート電極３の側面部に形成された絶縁膜のサ
イドウォール５と、シリコン基板１中にゲート電極３と
絶縁膜のサイドウォール５をマスクにして形成された高
濃度のドレイン拡散層６およびソース拡散層７とから構
成されている。
スタは、電界緩和のためにいわゆるＬＤＤ（Lightly Do
ped Drain)構造をしている。すなわち、図２に示すよう
に、シリコン基板１上に形成されたゲート酸化膜２と、
ポリシリコンからなるゲート電極３と、シリコン基板１
中にゲート電極３をマスクにして形成された低濃度拡散
層４と、ゲート電極３の側面部に形成された絶縁膜のサ
イドウォール５と、シリコン基板１中にゲート電極３と
絶縁膜のサイドウォール５をマスクにして形成された高
濃度のドレイン拡散層６およびソース拡散層７とから構
成されている。
【０００３】このＬＤＤ構造のＭＩＳ型電界効果トラン
ジスタについては、例えば「日科技連 半導体デバイス
の信頼性技術 松下電子工業株式会社編 Ｐ１７８〜Ｐ
１８０」に記載されている。
ジスタについては、例えば「日科技連 半導体デバイス
の信頼性技術 松下電子工業株式会社編 Ｐ１７８〜Ｐ
１８０」に記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たＬＤＤ構造のＭＩＳ型電界効果トランジスタは、低濃
度拡散層４を形成するため、微細化に伴ってチャネル長
が短くなり、短チャネル効果によりトランジスタ特性に
悪影響をおよぼすという問題点があった。また、ソース
拡散層７およびドレイン拡散層６の形成のために、イオ
ン注入の工程を２回必要とし、製造工程が複雑になると
いう問題点もあった。
たＬＤＤ構造のＭＩＳ型電界効果トランジスタは、低濃
度拡散層４を形成するため、微細化に伴ってチャネル長
が短くなり、短チャネル効果によりトランジスタ特性に
悪影響をおよぼすという問題点があった。また、ソース
拡散層７およびドレイン拡散層６の形成のために、イオ
ン注入の工程を２回必要とし、製造工程が複雑になると
いう問題点もあった。
【０００５】したがって、この発明の目的は、低濃度拡
散層の形成を必要とせずに電界緩和の効果を得ることが
でき、微細化に伴う短チャンネル効果の悪影響をうけ
ず、製造工程も少なくできるＭＩＳ型電界効果トランジ
スタを提供することである。
散層の形成を必要とせずに電界緩和の効果を得ることが
でき、微細化に伴う短チャンネル効果の悪影響をうけ
ず、製造工程も少なくできるＭＩＳ型電界効果トランジ
スタを提供することである。
【０００６】
【課題を解決するための手段】この発明のＭＩＳ型電界
効果トランジスタは、ゲート電極の側面部に絶縁膜を介
して導電性材料のサイドウォールを形成するとともに、
この導電性材料のサイドウォールにゲート電極に印加す
る電圧に関係なく個別に電圧を印加してトランジスタ動
作を行なわせるようにしている。
効果トランジスタは、ゲート電極の側面部に絶縁膜を介
して導電性材料のサイドウォールを形成するとともに、
この導電性材料のサイドウォールにゲート電極に印加す
る電圧に関係なく個別に電圧を印加してトランジスタ動
作を行なわせるようにしている。
【０００７】
【作用】この発明の構成によれば、ゲート電極の側面部
に絶縁膜を介して形成された導電性材料のサイドウォー
ルにゲート電極に印加する電圧に関係なく個別に電圧を
印加してトランジスタ動作を行なわせることにより、ド
レイン空乏層中における電界が緩和されるので、ドレイ
ンブレイクダウン電圧が向上してホットキャリアの発生
が抑制され、チャネル部における短チャネル効果に対す
るマージンが拡大される。
に絶縁膜を介して形成された導電性材料のサイドウォー
ルにゲート電極に印加する電圧に関係なく個別に電圧を
印加してトランジスタ動作を行なわせることにより、ド
レイン空乏層中における電界が緩和されるので、ドレイ
ンブレイクダウン電圧が向上してホットキャリアの発生
が抑制され、チャネル部における短チャネル効果に対す
るマージンが拡大される。
【０００８】また、低濃度拡散層を形成せずに電界の緩
和が図られるので、ソース拡散層およびドレイン拡散層
の形成を１回のイオン注入のみで行なうことができる。
和が図られるので、ソース拡散層およびドレイン拡散層
の形成を１回のイオン注入のみで行なうことができる。
【０００９】
【実施例】図１は、この発明の実施例であるＭＩＳ型電
界効果トランジスタの構成を示す断面図である。図１に
おいて図２と同一符号を付したものは同じものを示すた
め、説明を省略する。この発明の実施例であるＭＩＳ型
電界効果トランジスタは、図１に示すように、シリコン
基板１およびこの上に形成されたゲート酸化膜２とゲー
ト電極３の表面全体に絶縁膜８が堆積されるとともに、
ゲート電極３の側面部に絶縁膜８を介してポリシリコン
等を材料とする導電性材料のサイドウォール９が形成さ
れており、このゲート電極３と導電性材料のサイドウォ
ール９をマスクとしてドレイン拡散層６並びにソース拡
散層７が形成されている。
界効果トランジスタの構成を示す断面図である。図１に
おいて図２と同一符号を付したものは同じものを示すた
め、説明を省略する。この発明の実施例であるＭＩＳ型
電界効果トランジスタは、図１に示すように、シリコン
基板１およびこの上に形成されたゲート酸化膜２とゲー
ト電極３の表面全体に絶縁膜８が堆積されるとともに、
ゲート電極３の側面部に絶縁膜８を介してポリシリコン
等を材料とする導電性材料のサイドウォール９が形成さ
れており、このゲート電極３と導電性材料のサイドウォ
ール９をマスクとしてドレイン拡散層６並びにソース拡
散層７が形成されている。
【００１０】このように、ゲート電極３の側面部に絶縁
膜８を介してポリシリコン等を材料とする導電性材料の
サイドウォール９が形成されており、この導電性材料の
サイドウォール９にゲート電極３に印加する電圧に関係
なく個別に電圧を印加してトランジスタ動作を行なわせ
れば、このサイドウォール９がドレイン拡散層６の端部
に設けられているので、この部分に生じる空乏層におけ
る電界が緩和される。
膜８を介してポリシリコン等を材料とする導電性材料の
サイドウォール９が形成されており、この導電性材料の
サイドウォール９にゲート電極３に印加する電圧に関係
なく個別に電圧を印加してトランジスタ動作を行なわせ
れば、このサイドウォール９がドレイン拡散層６の端部
に設けられているので、この部分に生じる空乏層におけ
る電界が緩和される。
【００１１】このため、ドレインブレイクダウン電圧が
向上するとともに、ホットキャリヤの発生が抑えられ、
チャネル部における短チャネル効果に対するマージンが
拡大する。また、従来のようにドレイン端に低濃度拡散
層を形成せずに電界の緩和が図られるので、ソース拡散
層７およびドレイン拡散層６の形成を１回のイオン注入
のみで行なうことができる。また、例えばメモリ装置に
おいて、メモリセル部に２層のポリシリコンを使用する
場合、２層目のポリシリコンをメモリセル部では配線と
し、周辺回路部では電界緩和用の導電性材料のサイドウ
ォールとして１度に形成することもできる。
向上するとともに、ホットキャリヤの発生が抑えられ、
チャネル部における短チャネル効果に対するマージンが
拡大する。また、従来のようにドレイン端に低濃度拡散
層を形成せずに電界の緩和が図られるので、ソース拡散
層７およびドレイン拡散層６の形成を１回のイオン注入
のみで行なうことができる。また、例えばメモリ装置に
おいて、メモリセル部に２層のポリシリコンを使用する
場合、２層目のポリシリコンをメモリセル部では配線と
し、周辺回路部では電界緩和用の導電性材料のサイドウ
ォールとして１度に形成することもできる。
【００１２】
【発明の効果】この発明のＭＩＳ型電界効果トランジス
タは、ゲート電極の側面部に絶縁膜を介して導電性材料
のサイドウォールが形成され、この導電性材料のサイド
ウォールにゲート電極に印加する電圧に関係なく個別に
電圧を印加してトランジスタ動作を行なわせるので、ド
レイン端の空乏層中における電界が緩和される。このた
め、ドレインブレイクダウン電圧が向上してホットキャ
リアの発生が抑制され、チャネル部における短チャネル
効果に対するマージンが拡大する。
タは、ゲート電極の側面部に絶縁膜を介して導電性材料
のサイドウォールが形成され、この導電性材料のサイド
ウォールにゲート電極に印加する電圧に関係なく個別に
電圧を印加してトランジスタ動作を行なわせるので、ド
レイン端の空乏層中における電界が緩和される。このた
め、ドレインブレイクダウン電圧が向上してホットキャ
リアの発生が抑制され、チャネル部における短チャネル
効果に対するマージンが拡大する。
【００１３】また、低濃度拡散層を形成せずに電界の緩
和が図られるので、ソース拡散層およびドレイン拡散層
の形成を１回のイオン注入のみで行なうことができ、製
造能率を高めることができる。
和が図られるので、ソース拡散層およびドレイン拡散層
の形成を１回のイオン注入のみで行なうことができ、製
造能率を高めることができる。
【図１】この発明の実施例であるＭＩＳ型半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図２】従来例のＭＩＳ型半導体装置の構成を示す断面
図である。
図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ６ ドレイン拡散層 ７ ソース拡散層 ８ 絶縁膜 ９ 導電性材料のサイドウォール
Claims (1)
- 【請求項１】 半導体基板表面下に形成されたソース拡
散層およびドレイン拡散層と、前記半導体基板表面上に
形成されたゲート絶縁膜を介して前記ソース拡散層とド
レイン拡散層間に形成されたゲート電極とを備えたＭＩ
Ｓ型電界効果トランジスタであって、前記ゲート電極の
側面部に絶縁膜を介して導電性材料のサイドウォールを
形成するとともに、この導電性材料のサイドウォールに
前記ゲート電極に印加する電圧に関係なく個別に電圧を
印加するようにしたことを特徴とするＭＩＳ型電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128618A JPH05326951A (ja) | 1992-05-21 | 1992-05-21 | Ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128618A JPH05326951A (ja) | 1992-05-21 | 1992-05-21 | Ｍｉｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326951A true JPH05326951A (ja) | 1993-12-10 |
Family
ID=14989243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128618A Pending JPH05326951A (ja) | 1992-05-21 | 1992-05-21 | Ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012109A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 半導体記憶装置 |
-
1992
- 1992-05-21 JP JP4128618A patent/JPH05326951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012109A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 半導体記憶装置 |
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