1237266 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置，特別係關於利用電荷保 持電路是否保持著電荷而記憶著記憶資訊，且不需要更新 動作的半導體記憶裝置。 【先前技術】 半導體記憶裝置代表例之一的 DRAM(Dynamic Random A c c e s s M e m o r y )，係利用1個電晶體與一個電容器構成記 憶單元，因為記憶單元本身構造較為單純，因而最適於半 導體裝置的高集成化、大容量化，現今已使用於各種電子 機器中。 在 D R A Μ的記憶早元中’相當於記憶貧料的電容為電何 將因各種原因而漏失並逐漸消失。換句話說，隨時間的經 過記憶資料將喪失。因此，DRAM在資料讀取中，於無法對 應記憶資料而檢測位元線上所出現電壓變化之前，便實施 暫時讀取資料並再度寫入的「更新動作」。 DRAM乃因為必須經常週期性的對所有的記憶單元執行 此更新動作，因而此點將對高速化、低消耗功率化造成缺 點，在相較於不需要更新動作的 S R A M ( S t a t i c Random Access M e m o r y )等之下，就從高速化、低消耗功率化的觀 點而言，前者頗為遜色。但是，DRAM 乃如上述因為記憶 單元的構造較單純且可高集成化，因而平均1位元的成本 在相較於其他記憶體裝置之下顯得特別便宜，現今RAM儼 然成為主流。 5 312/發明說明書(補件)/93-08/93116314 1237266 此外，與 D R A Μ同時屬於代表性半導體記憶裝置之一的 SRAM，如上述，乃屬於不需要在DRAM中不可或缺之更新動 作的R A Μ。 S R A Μ之記憶單元係形成2個反向器交叉耦接的正反器， 透過電晶體耦接於位元線配對的構造。此正反器中所記憶 的資料呈雙穩定狀態，因為在供應既定電源電壓的前提 下，狀態將持續維持，因而SRAM就此點而言，乃與電容器 中所蓄電的電荷將隨時間而消失的DRAM徹底的不同。 依此，S R A Μ乃因為不需要更新動作，因而就從消耗功率 較少，且不需要更動作的觀點而言，可期待較DRAM更加高 速化。 此外，一般SRAM的記憶單元係含有6個塊材電晶體， 即便當負荷元件係由薄膜電晶體（TFTCThin Film T r a n s i s t o r ):以下亦將薄膜電晶體稱「T F T」）所構成的情 況時，仍含有4個塊材電晶體。在此所謂「塊材（b u 1 k )」 係指相對於TFT形成於基板上之情況下，將電晶體製作埋 藏於矽基板中的涵義。在下述中，相對如TFT之類形成於 基板上的薄膜元件之下，將製作埋藏於矽基板中的電晶體 稱為「塊材電晶體」。 依此，含有6個或4個塊材電晶體的S R A Μ之記憶單元， 在日本專利特開平7 - 3 0 7 4 4 5號公報中，便有揭示關於：構 成導電性側壁並將其當作閘極使用，利用庫倫遮蔽現象， 並具備有不需要更新動作、且依低電壓進行動作之記憶單 元的半導體記憶裝置技術。 312/發明說明書(補件)/93-08/93116314 1237266 如上述，SRAM雖不需要更新動作，但是卻需要6個或4 個塊材電晶體。此外，SRAM乃為將動作穩定化，便必須將 驅動電晶體與存取電晶體間之電流驅動能力比（亦稱「單元 比」或「点比」），設定為2〜3以上，且必須增大設計驅動 電晶體的閘寬。所以，就從此點而言，SRAM的記憶單元將 大型化，習知的SRAM將無法應付高集成化、大容量化。 如此習知的DRAM與SRAM在特性與構造上均長短互見。 但是，隨今後I T技術更加發展的腳步，便頗期待可同時滿 足高性能化（高速化、低消耗功率化）、及高集成化、大容 量化的半導體記憶裝置。 再者，在曰本專利特開平 J- 3 0 7 4 4 5號公報中所揭的半 導體記憶裝置，雖期待可形成較DRAM更低消耗功率化與高 集成化，但是在以目前半導體記憶裝置主流的DRAM與SRAM 為基礎，活用由該等所發展出的技術，開發出解決上述問 題的半導體記憶裝置，就從開發成本、製造成本、互換性、 及其他多方面而言，具有頗大的優點。 【發明内容】 因此，本發明乃有鑒於上述問題而開發完成者，其目的 在於提供具備有不需要更新動作，且達成高集成化、大容 量化之記憶單元的半導體記憶裝置。 依照本發明的話，半導體記憶裝置係具備有：記憶資料 的記憶單元、及耦接於記憶單元上的位元線配對與至少 1 條字元線；記憶單元包含有：分別保持對應資料的電荷、及 對應著資料經反轉過之反轉資料的電荷之第1與第2電荷 7 312/發明說明書(補件)/93-08/93116314 1237266 保持電路；分別設置於位元線配對其中一者與第1電荷保 持電路之間、及位元線配對另一者與第2電荷保持電路之 間，且分別具有第1與第2閘極的第1與第2存取電晶體； 以及分別對從第1電荷保持電路所洩漏之電荷、與從第2 電荷保持電路所洩漏之電荷進行填補的第1與第2電荷填 補電路；且第1與第2存取電晶體的各第1閘極係耦接於 所對應的字元線；第1存取電晶體的第2閘極係耦接於將 第2電荷填補電路、第2電荷保持電路、及第2存取電晶 體相互耦接的第1節點；第2存取電晶體的第2閘極係耦 接於將第1電荷填補電路、第1電荷保持電路、及第1存 取電晶體相互柄接的第2節點；第1存取電晶體係當第1 閘極被活化時，便在位元線配對其中一者與第1電荷保持 電路之間，交換資料所對應的電荷，而當第1閘極被非活 化，且第2閘極被活化時，便將洩漏於第1電荷保持電路 中的電荷，放電於位元線配對其中一者；第2存取電晶體 係當第1閘極被活化時，便在位元線配對另一位元線與第 2電荷保持電路之間，交換反轉資料所對應的電荷，而當 第1閘極被非活化，且第2閘極被活化時，便將洩漏於第 2 電荷保持電路中的電荷，放電於位元線配對之另一位元 線。 再者，依照本發明的話，半導體記憶裝置係具備有：字 元線、位元線、在節點上耦接成可填補電荷狀態的電荷填 補電路；以及耦接於位元線與電荷填補電路之間的存取電 晶體；其中，存取電晶體具備有：在半導體基板上的主表面 8 312/發明說明書(補件)/93-08/93116314 1237266 上，以規範通道形成區域之方式相隔既定間隔配置的一對 雜質區域；在半導體基板上隔者閘絕緣膜’相對向於通道 形成區域而設置的第1閘極；以及鄰接第1閘極配置，並 在半導體基板上隔著閘絕緣膜，相對向於通道形成區域而 設置的第2閘極；且存取電晶體其中一雜質區域係耦接於 位元線；存取電晶體另一雜質區域係耦接於節點；第1閘 極係耦接於字元線；第2閘極係耦接於電荷填補電路的導 通/截止控制電極。 所以，依照本發明的話，因為構成具備電荷填補電路的 記憶單元，並具備有可依漏電流模式進行動作的存取電晶 體，因此平均1位元的塊材電晶體數便變為2個，且不需 要更新動作。結果，便可接近習知DRAM的高集成化、大容 量化，且就不需要更新的觀點，便可達高速化、低消耗功 率的半導體記憶裝置。 本發明的上述内容與其他目的、特徵、佈局、及優點， 根據所附圖式並從下述詳細說明中應可清楚明瞭。 【實施方式】 以下，針對本發明各實施形態，參照圖式進行詳細說 明。另外，就圖中相同或相當的部分便賦予相同元件符號 並省略重複說明。 [實施形態1 ] 以下，針對根據本發明半導體記憶裝置的實施形態1， 參照圖式進行說明。首先，圖1所示係本發明半導體記憶 裝置整體構造的概略方塊圖。 9 312/發明說明書(補件)/93-08/93116314 1237266 參照圖1所示，半導體記憶裝置1 0係具備有：控制信號 端子1 2、時脈端子 1 4、位址端子1 6、及資料輸出入端子 1 8。此外，半導體記憶裝置1 0亦具備有：控制信號緩衝器 2 0、時脈緩衝器2 2、位址緩衝器2 4、及輸出入缓衝器2 6。 而且，半導體記憶裝置1 0更具備有：控制電路2 8、列位址 解碼器3 0、行位址解碼器3 2、感測放大器/輸出入控制電 路34、及記憶單元陣列36。 另外，在圖1中，針對半導體記憶裝置1 0，僅代表性的 圖示相關資料輸出入的主要部分而已。 控制信號端子 1 2係接收：晶片選擇信器/ C S、列位址選 通信號/ RAS、行位址選通信號/ CAS、及寫入致能信號/ WE 的指令控制信號。時脈端子1 4係接收：外部時脈C L Κ及時 脈致能信號C Κ Ε。位址端子1 6係接收位址信號A 0〜Α η ( η為 自然數）。 時脈緩衝器2 2係接收外部時脈C L K而產生内部時脈， 並輸出給控制信號緩衝器2 0、位址緩衝器2 4、輸出入緩衝 器2 6、及控制電路2 8。控制信號緩衝器2 0係配合從時脈 緩衝器2 2所接收到的内部時脈，收取晶片選擇信器/ C S、 列位址選通信號/ R A S、行位址選通信號/ C A S、及寫入致能 信號/ W E並閂鎖，然後輸出給控制電路2 8。位址緩衝器2 4 係配合從時脈緩衝器2 2所接收到的内部時脈，而收取位址 信號A 0〜A η並閂鎖，然後產生内部位址信號並輸出給列位 址解碼器3 0及行位址解碼器3 2。 資料輸出入端子1 8係在半導體記憶裝置1 0中將所讀取 10 312/發明說明書(補件)/93-08/93116314 1237266 寫入的資料跟外部進行交換的端子，在資料寫入時便 從外部所輸入的資料D Q 0〜D Q i ( i為自然數），在資料讀 便將資料D Q 0〜D Q i輸出於外部。 輸出入緩衝器 2 6係在資料寫入時，配合從時脈緩 2 2所接收到的内部時脈，收取資料D Q 0〜D Q i並閂鎖， 將内部資料I D Q輸出給感測放大器/輸出入控制電路 此外，輸出入緩衝器2 6係在資料讀取時，配合從時脈 器2 2所接收到的内部時脈，將從感測放大器/輸出入 電路3 4所接收到的内部資料I D Q，輸出給資料輸出入 18° 控制電路2 8係配合從時脈緩衝器2 2所接收到的内 脈，從控制信號緩衝器2 0取入指令控制信號，再根據 入的指令控制信號，控制著列位址解碼器3 0、行位址 器 3 2、及輸出入緩衝器 2 6。藉此，便執行資料 D Q 0 對記憶單元陣列3 6的讀取寫入。 列位址解碼器3 0係根據來自控制電路2 8的指示， 位址信號A 0〜A η所對應記憶單元陣列3 6上的字元線， 用未圖示的字元驅動器將所選擇到的字元線活化。此 行位址解碼器3 2係根據來自控制電路2 8的指示，選 址信號A 0〜A η所對應記憶單元陣列3 6上的位元線配梦 感測放大器/輸出入控制電路3 4係在資料寫入時， 合從輸出入緩衝器2 6所接收到内部資料I D Q的邏輯七 將利用行位址解碼器3 2所選擇到的位元線配對，預充 電源電壓V c c或接地電壓G N D。藉此便對耦接於：經列 3】2/發明說明書(補件)/93-08/931163 Μ 接收 取時 衝器 然後 34 ° 緩衝 控制 端子 部時 所取 解碼 〜DQi 選擇 並利 外， 擇位 f 0 便配 [準， 電至 位址 11 1237266 解碼器3 0活化之字元線，與經行位址解碼器3 2所選擇到， 且經感測放大器/輸出入控制電路3 4預充電之位元線配谢 的記憶單元陣列 3 6上之記憶單元施行内部資料I D Q的寫 入 ° 此外，感測放大器/輸出入控制電路 3 4係在資料讀取 時，在資料讀取前便對經行位址解碼器3 2所選擇到位元線 配對，預充電至接地電壓 GND，然後在所選擇到位元線配 對中，將對應讀取資料所產生的微小電壓變化進行檢測/ 放大，並判斷讀取數據的邏輯位準，且輸出給輸出入缓衝 器26。 再者，在未對記憶單元陣列 3 6執行資料讀寫入的待機 時，感測放大器/輸出入控制電路3 4處於非活化，所有的 位元線配對均固定於接地電壓GND。 記憶單元陣列 3 6係後述記憶單元排列成行列狀的記憶 元件組。記憶單元陣列36係透過各列所對應的字元線，耦 接於列位址解碼器3 0，並透過各行所對應的位元線配對， 耦接於感測放大器/輸出入控制電路3 4。 圖2所示係在圖1所示記憶單元陣列3 6中，配置成行 列狀的記憶單元構造之電路圖。 參照圖2所示，記憶單元5 0係包含有對1位元的資料， 分別記憶著此資料、及此資料經反轉的反轉資料，且連接 於列方向的2個資料保持部5 Ο A、5 Ο Β。資料保持部5 Ο Α係 由：存取電晶體52A、電容器54A、及p通道TFT56A所構成； 資料保持部5 Ο B係由.·存取電晶體5 2 B、電容器5 4 B、及p 12 312/發明說明書(補件)/93-08/93116314 1237266 通道TFT56B所構成。 存取電晶體5 2 A、5 2 B係η通道型Μ 0 S電晶體，分別具 備有：第1閘極5 2 1 A、5 2 1 Β、及第2閘極5 2 2 A、5 2 2 Β。第 1閘極5 2 1 A、5 2 1 B係構成耦接於字元線的普通閘極；第2 閘極5 2 2 A、5 2 2 B係在各個存取電晶體5 2 A、5 2 B中，具另 一閘極的功能。若第1閘極5 2 1 A、5 2 1 B在L (低邏輯）位準 狀態下，對第2閘極5 2 2 A、5 2 2 B施加電壓的話，在汲極-源極間將形成不完全的通道，雖遠小於電晶體導通狀態但 卻大於普通截止狀態的漏電流，將流通於汲極-源極間（相 關詳細原理，容後述）。在此，普通的導通狀態下流通著約 1 μ A ( μ安培）以上的電流，在普通的截止狀態下則僅流通約 1 0 f Α以下的電流。此外，此處的漏電流（些微導通狀態）乃 指約1 p A〜約1 Ο η A範圍内的電流在汲極-源極間流通。 以下，亦將第1與第2閘極分別呈處於L位準、Η (高邏 輯）位準的狀態，稱為「漏電流模式」。 另外，針對存取電晶體 5 2 A、5 2 Β的構造，採用後示圖 式進行詳細說明。 存取電晶體5 2 A係耦接於位元線6 8 A與節點 6 0之間， 第1閘極5 2 1 A係耦接於字元線6 4。此外，存取電晶體5 2 A 的第2閘極5 2 2 A係耦接於節點6 2。存取電晶體5 2 A係若 字元線64被活化的話便導通，若字元線64非活化的話便 戴止。在此，於字元線6 4非活化時，若節點6 2呈Η位準 的話存取電晶體5 2 Α便形成漏電流模式，從節點6 0將電荷 朝被固定於接地電位的位元線6 8 A進行放電。 13 312/發明說明書(補件)/93-08/93116314 1237266 電容器54A係配合是否儲存著電荷，而記憶著2進 訊π 1 π或π Ο π。電容器5 4 A係耦接於節點6 0與單元板 間。所以，藉由從位元線6 8 A透過存取電晶體5 2 A與 6 0，將 2 進位資訊n 1 π，π 0 ”所對應的電壓施加給電 5 4 A，藉此便施行電容器 5 4 A的充放電，而執行資料 入。另夕卜，電容器5 4 A係構成「第1電荷保持電路」 p通道丁 F T 5 6 A係耦接於電源節點7 2與節點6 0之严曰 £ 於導通/截止控制電極的閘極則耦接於節點 6 2。p T F T 5 6 A係構成將從電容器 5 4 A所洩漏的電荷進行填 「第1電荷填補電路」。 p通道TFT56A與p通道TFT56B係由多晶矽構成且 開關功能的電阻元件，具有 T ( 一兆、「T」為1 2) Ω 止電阻、與G (十億、「G」為1 0 9) Ω級導通電阻的高電 件。另外，在本發明中，當僅稱「低電阻元件」的情況 係指具備開關功能與固定電阻（c ο n s t a n t r e s i s t a n c 者。 存取電晶體5 2 B係耦接於位元線6 8 A的配對位元線 與節點6 2之間，第1閘極5 2 1 B係耦接於字元線6 6。ιΗ 存取電晶體5 2 Β的第2閘極5 2 2 Β係耦接於節點 6 0。 電晶體 5 2 Β係若字元線 6 6被活化的話便導通，若字 6 6非活化的話便截止。在此，於字元線6 6非活化時 節點6 0呈Η位準的話存取電晶體5 2 Β便形成漏電流招 從節點6 2將電荷朝被固定於接地電位的位元線6 8 Β進 電。 312/發明說明書(補件)/93-08/93116314 位資 70之 節點 容器 的寫 〇 I，屬 通道 補的 具備 級截 阻元 時， e )二 68B 外， 存取 元線 ，若 【式， 行放 14 1237266 電容器54B係配合是否儲存著電荷，而記憶著電容器54 A 所記憶資料經反轉後的反轉資料。電容器5 4 B係耦接於節 點6 2與單元板7 0之間。所以，藉由從位元線6 8 B透過存 取電晶體5 2 B與節點6 2，將2進位資訊M 1 n，" 0 "所對應的 電壓施加給電容器5 4 B，藉此便施行電容器5 4 B的充放電， 而執行資料的寫入。另外，電容器5 4 B係構成「第2電荷 保持電路」。 p通道T F T 5 6 B係耦接於電源節點7 2與節點6 2之間，屬 於導通/截止控制電極的閘極則耦接於節點 6 0。p 通道 T F T 5 6 B係構成將從電容器 5 4 B所洩漏的電荷進行填補的 「第2電荷填補電路」。 由多晶矽構成的p通道TFT56A、56B及電容器54A、54B， 係可積層在屬於塊材電晶體的存取電晶體5 2 A、5 2 B上方而 形成。所以，此半導體記憶裝置1 0的平均1位元之記憶單 元大小，幾乎由依2個存取電晶體5 2 A、5 2 B、與節點6 0、 6 2所佔有的面積而決定。 其次，針對圖2所示存取電晶體5 2 A、5 2 B的構造，參 照圖3進行說明。另外，圖3所示係存取電晶體5 2 A、5 2 B 構造的剖視圖。 存取電晶體 5 2 A係首先具備有.·當作半導體區域用的半 導體基板1 0 1 ;以及設置於此半導體基板 1 0 1主表面上， 並隔開既定間隔配置而規範出通道形成區域C的一對源極 /汲極區域 1 0 5、1 0 6。源極/汲極區域 1 0 5、1 0 6具有 L D D 構造，包含有：η型低濃度雜質區域1 0 5、與η型高濃度雜 15 312/發明說明書(補件)/93-08/93116314 1237266 質區域1 Ο 6。 在半導體基板1 Ο 1上隔著閘絕緣膜1 Ο 3，相對向通道形 成區域C設置矩形截面形狀第1閘極5 21Α。此外，在第1 閘極 5 2 1 A 二側的側壁區域中，同樣地於通道形成區域 C 相對向位置處，隔著絕緣膜1 0 4分別設置第2閘極5 2 2 A。 此第 2閘極 5 2 2 A乃如同一般由絕緣膜所構成的側壁絕緣 膜，隨朝向半導體基板1 01側，寬度將逐漸增加，且具有 外表面平緩傾斜的截面形狀。另外，第1閘極5 2 1 A的閘極 長度，係設計成較長於第2閘極5 2 2 A的閘極長度。 存取電晶體5 2 B亦由如同存取電晶體5 2 A相同的構造所 構成，在P型半導體基板1 0 1主表面上設置一對源極/汲極 區域1 0 5、1 0 6。在半導體基板1 0 1上隔著閘絕緣膜1 0 3， 相對向於通道形成區域 C設置矩形截面形狀的第 1閘極 5 2 1 B。在此第1閘極5 2 1 B二側的側壁區域，同樣的在通道 形成區域C相對向位置處，隔著絕緣膜1 0 4分別設置第2 閘極5 2 2 B。此第2閘極5 2 2 B乃如同一般由絕緣膜所構成 的側壁絕緣膜，隨朝向半導體基板1 0 1側，寬度將逐漸增 加，且具有外表面平緩傾斜的截面形狀。另夕卜，第1閘極 5 2 1 B的問極長度，係設計成較長於第2閘極5 2 2 B的閘極 長度。 存取電晶體5 2 A的第2閘極5 2 2 A係耦接於節點6 2，其 中一源極/汲極區域1 0 5、1 0 6係耦接於節點6 0，而另一源 極/汲極區域 1 0 5、1 0 6則耦接於位元線6 8 A。此外，存取 電晶體5 2 B的第2閘極5 2 2 B係耦接於節點6 0，其中一源 312/發明說明書(補件)/93-08/931 ] 63】4 16 1237266 極/汲極區域 1 Ο 5、1 Ο 6係耦接於節點 6 2，而另一源極/汲 極區域1 0 5、1 0 6則耦接於位元線6 8 B。 在此，針對由上述構造所形成的存取電晶體 5 2 A、5 2 B 中，「導通狀態」與「漏電流模式」（些微導通狀態）的通道 形成區域C狀態，參照圖4、圖5進行說明。另外，相關 動作原理乃因為存取電晶體5 2 A與存取電晶體5 2 B相同， 因而便採用存取電晶體5 2 A進行說明。 .圖 4所示係當字元線 6 4被活化（Η位準），存取電晶體 52Α呈「導通狀態」的情況。節點 60為 Η位準，節點 62 為L位準，位元線68Α為Η位準。在此狀態下，空乏層 A 大幅延伸，而在通道形成區域C中形成導電型反轉的反轉 區域B。結果，一對源極/汲極區域 1 0 5、1 0 6便呈完全導 通狀態。 圖 5所示係當字元線 6 4非活化（L位準），存取電晶體 5 2 A為「漏電流模式（些微導通狀態）」的情況。節點6 0為 L位準，節點6 2為Η位準，位元線6 8 A為L位準。在此狀 態下，因為空乏層 A並未大幅延伸，因而在通道形成區域 C中並未形成導電型反轉的反轉區域。但是，在第2閘極 5 2 2 A下的通道形成區域C中，因為施加節點 6 2的電壓， 因而第2閘極5 2 2 A下方將受影響，而產生漏電流。結果， 便可將電荷從節點 6 0朝經固定於接地電位的位元線 6 8 A 進行放電。 在此圖6所示係V t h (存取電晶體5 2 A之臨限電壓）、與 L e f f (存取電晶體5 2 A具電氣效果的閘極長度）間之關係。 17 312/發明說明書(補件)/93-08/93116314 1237266 在此圖中顯示出，當存取電晶體5 2 A處於些微導通狀態時 (節點6 2為Η位準時），便將因第2閘極5 2 2 A的影響而影 響及第2閘極5 2 2 A下方的電場，使L e f f (存取電晶體5 2 A 具電氣效果的閘極長度）縮短，臨限電壓（V t h )下降。圖 6 中的點P1與P 2係字元線6 4電位相同，且節點6 0電位相 同。節點62電位係在點P1為Η位準，在點P2為L位準。 因此，得知相較於點Ρ 2之下，藉由點Ρ1的L e f f較短，而 降低臨限電壓（V t ίι)。 另外，圖6中所示縱軸的Vth係由定電流源所形成，表 示閘極寬度1 Ο μ m、汲極電流1 μ A時的字元線電壓。此外， 實際上所採用存取電晶體的閘極寬度在1 μπι以下。
再者，圖7所示係為表示資料保持時的單元特性而表示 的 V g - I d特性。在字元線 6 4為 Η位準、位元線 6 8 Α為 L
位準、節點60為Η位準、節點62為L位準時，或在字元 線64為Η位準、位元線68Α為L位準、節點60為L位準、 節點6 2為Η位準時，便屬於讀取時；而在字元線6 4為L 位準、位元線6 8 Α為L位準、節點6 0為Η位準、節點6 2 為 L位準時，或在字元線 6 4為 L位準、位元線 6 8 Α為 L 位準、節點6 0為L位準、節點6 2為Η位準時，便屬於記 憶保持時。 在V g為0 V時，相較於節點6 0為Η位準、節點6 2為L 位準時的電流量（圖 7中的點α )之下，必須節點 6 2為 Η 位準時的電流量（圖7中的點/3 )較大的特性。另外，之所 以將節點 6 0設定為 0 . 1 V，乃考慮因為 0 V並未流通著電 18 312/發明說明書(補件)/93-08/93116314 1237266 流，因而L位準側的電位上升將上升至如Ο . 1 V的情況。此 外，即便點α 、點冷的電流量設為反轉，若TFT導通電流 在α的2位數以下，且TFT戴止電流在冷的2位數以下的 話，因為各節點電位呈穩定狀態，因此並無問題發生。此 「2位數」乃考慮製造誤差的情況。 依此便可使資料保持呈現穩定狀態。此外，點在相較 於點α之下，即便漏電流較多的情況，若可對記憶節點進 行電荷充電的負荷側、T F Τ，供應記憶節點Η較多於L之電 流的話，Η側的節點便不致降低為L。 另外，如上述，尋常的導通狀態係流通著約1 μ Α以上的 電流，尋常的截止狀態係僅流通著約1 0 f A以下的電流，漏 電流（些微導通狀態）則在汲極-源極間流通著約 1 p A〜約 1 Ο η A範圍内的電流。如圖4所示，當節點6 0為Η位準、 節點6 2為L位準時，可認為受第2閘極5 2 2 Α的影響，相 較於尋常狀態下，電流將減少。但是，因為在第1閘極5 2 1 A 與第2閘極5 2 2 A之間設有絕緣膜1 0 4，依此當將字元線6 4 設為Η位準時，利用電容搞合（capacitycoupling)將提昇 第2閘極5 2 2 A的電位。結果，可判斷即便第2閘極5 2 2 A 的電位處於L位準之情況時，受電流減少的影響較小。 再者，為能實現有效的「漏電流模式（些微導通狀態）」， 當第1閘極5 2 1 A閘極長度（L 1 )約0 . 2 μιη的情況時，可謂 第 2閘極 5 2 2 Α閘極長度（L 2 )最好設定為約 0 . 0 4 μ ill〜約 0 . 1 μ in左右（參照圖5 )。 再度參照圖2，接著針對此記憶單元的動作進行說明。 19 312/發明說明書(補件)/93-08/93116314 1237266 (1 )資料之寫入 電容器5 4 A中儲存電荷、而電容器5 4 B中並未儲存電荷 的狀態，設定為對應於資料n 1 π。當執行資料π 1 M的寫入時， 位元線6 8 A、6 8 B分別被預充電至電源電位V c c及接地電位 G N D，而字元線6 4、6 6便被活化。藉此，存取電晶體5 2 A、 5 2 B便導通，從位元線6 8 A經由存取電晶體5 2 A與節點6 0， 對電容器54A施加電源電位Vcc的電壓，而在電容器54A 中儲存電荷。此外，從位元線6 8 B經由存取電晶體5 2 B與 節點6 2，對電容器5 4 B施加接地電位G N D的電壓，便從電 容器5 4 B對位元線6 8 B進行電荷放電。 再者，資料保持部 5 0 A、5 Ο B乃因為電路構造均相同， 因此當寫入數據π Ο n時，只是將上述的資料保持部5 0 A、5 Ο B 動作互相交換，並執行如同上述的動作，因而在此便不再 贅述。 (2 )資料之保持 在此記憶單元50中，p通道TFT56A、56B的導通電流及 截止電流，分別為1 X 1 0_11 A與1 X 1 (Γ 13A左右。此外，由 屬於塊材電晶體的存取電晶體之截止電流（非漏電流模 式），所產生來自節點6 0、6 2的漏電流為1 X 1 (Γ15 A左右。 所以，p通道T F T 5 6 A、5 6 B的導通電流因為分別將來自節 點6 0、6 2的漏電流提昇4位數，因而便可從電源節點7 2 對節點6 0、6 2及該等所分別耦接的電容器5 4 A、5 4 B進行 充電。 再者，此處所示的各電流值並不僅限於該等數值，乃表 20 312/發明說明書(補件)/93-08/93116314 1237266 示該等大小程度的級數而已。 在此p通道TFT56A、56B的截止電流，亦分別較高於來 自節點6 0、6 2的漏電流。所以，在記憶單元5 0中，因為 並未如習知SRAM設置對處於L位準的節點、與電容器電荷 進行放電的驅動電容器，因而在此狀態下，L位準的節點 電位將上升，記憶資料將遭受破壞。 但是，此記憶單元5 0乃因為利用漏電流模式，將L位 準節點的電荷透過存取電晶體放電給所對應的位元線，因 而便可保持著記憶資料。以下便針對保持著資料π 1 ”的情況 進行具體說明。 資料保持時，位元線 6 8 A、6 8 Β將固定於接地電位，而 字元線6 4、6 6便非活化。在資料π 1 n寫入後，電容器5 4 A 與節點6 0便處於充電狀態（Η位準），電容器5 4 B與節點6 2 則處於放電狀態（L位準）。在此存取電晶體5 2 Α雖被截止， 但是如上述，即便在截止狀態下，仍流通著1 X 1 0 _15 A左右 的電流，充電於電容器5 4 A與節點6 0中的電荷便將透過存 取電晶體52A而洩漏。 但是，因此洩漏而減少的電荷份，將由導通狀態的P通 道T F T 5 6 A進行填補。所以，便如上述，p通道T F T 5 6 A的 導通電流（即充電電流）便為1 X 1 (Γ 11 A左右，因為存取電晶 體5 2 A的截止電流（即放電電流）在4位數以上，因而便將 維持著電容器5 4 A與節點6 0的充電狀態。 再者，利用此p通道T F T 5 6 A所產生的充電電流，最好 較利用存取電晶體5 2 A所產生的放電電流至少大1位數以 21 312/發明說明書(補件)/93-08/93116314 1237266 上。假設將充電電流設為放電電流的η倍（η小於1 Ο )的話， 得知 Η位準的節點電位將僅降低 1 / ( 1 + n ) V c c， 而無法忽 視此降低。 再者，因為節點 6 0處於 Η位準，因此存取電晶體 5 2 Β 將呈漏電流模式，從電源節點 72經由屬於截止狀態的 ρ 通道T F Τ 5 6 Β，洩漏於節點6 2的電荷，便將經由存取電晶 體5 2 Β而洩漏於位元線6 8 Β。在此為能使電容器5 4 Β與節 點6 2的電位不致上升，條件便為處於漏電流模式的存取電 晶體5 2 Β之漏電流，較大於ρ通道T F Τ 5 6 Β的截止電流。在 此記憶單元5 0中，漏電流模式時的存取電晶體5 2 Β之漏電 流，便為lx 10_Ι1Α左右，因為高於ρ通道TFT56B截止電 流的1 X 1 (Γ 13 A，因此電容器5 4 Β與節點 6 2的電位便不致 上升，將維持著電容器54B與節點62的放電狀態。依此的 話，記憶單元5 0便可保持著資料π 1 "。 再者，漏電流模式時的存取電晶體5 2 B漏電流，最好較 ρ通道T F T 5 6 B的截止電流至少高出1位數以上。此乃因為 假設低於 1位數的話，將出現無法忽視程度的電容器54B 與節點62電位上升。 再者，針對資料π Ο π的保持，只是將上述的資料保持部 5 Ο A、5 Ο Β動作互相交換，並執行如同上述的動作，因而在 此便不再贅述。 再者，在上述中，於資料保持時，雖位元線 68A、68B 的電位被固定於接地電位，但是此電位並非僅限於接地電 位，例如亦可為負電位。 22 312/發明說明書(補件)/93-08/93116314 1237266 (3 )資料之讀取 在記憶單元 5 0中記憶著資料π 1 "。位元線 6 8 A、6 8 B預 先被預充電至接地電位，在資料讀取之際，字元線6 4、6 6 將被活化。藉此存取電晶體5 2 A、5 2 B便將導通，從處於充 電狀態的電容器5 4 A經由存取電晶體5 2 A將電荷放電於位 元線6 8 A，使位元線6 8 A電位上升。 再者，因為電容器5 4 B處於放電狀態，因此位元線6 8 B 的電位便維持於接地電位。所以，在位元線6 8 A、6 8 B上便 將產生電位差，將此電位差利用未圖示的感測放大器進行 比較，將位元線6 8 A電位放大至電源電位 V c c。然後，使 此位元線6 8 A、6 8 B的電位分別為電源電位V c c、與接地電 位G N D的狀態，對應於資料π 1 "，並讀取資料"1 ”。 當讀取出資料時，便在位元線 6 8 A、6 8 Β 電位分別為電 源電位V c c、與接地電位G N D的狀態，再度將字元線6 4、 6 6活化。依此的話，存取電晶體5 2 A、5 2 B便導通，並從 位元線6 8 A、6 8 B分別經由存取電晶體5 2 A、5 2 B，對電容 器5 4 A、5 4 B進行電荷再充電，執行於在資料讀取之際遭破 壞記憶資料的回寫。 再者，針對資料π Ο π的讀取，只是將上述的資料保持部 50Α、50Β動作互相交換，並執行如同上述的動作，因而在 此便不再贅述。 其次，針對圖3所示存取電晶體5 2 A、5 2 Β的製造方法， 參照圖8〜圖1 1進行說明。另外，此製造方法乃因為存取 電晶體5 2 A與存取電晶體5 2 B相同，因而採用存取電晶體 23 312/發明說明書(補件)/93-08/931163 Μ 1237266 5 2 A進行說明。 參照圖8所示，在p型半導體基板1 Ο 1主表面上，形成 由厚度約2 5 Α〜5 Ο Α的氧化矽膜、或氮氧化矽膜所構成閘絕 緣膜1 0 3。然後，形成上面具有氧化矽膜1 0 7的第1閘極 5 2 1 A。第1閘極5 2 1 A係由雙層構造所形成，下層具有厚度 約 2 5 Ο A〜5 Ο Ο A的多晶矽層，上層具有厚度約 2 5 0人〜5 Ο Ο A 的金屬石夕化物層（未圖示）。然後，以氧化石夕膜1 0 7與第1 閘極5 2 1 A為遮罩，對半導體基板1 Ο 1主表面導入η型雜 質，便形成雜質濃度約1 X 1 0 11 c m3〜1 X 1 0 19 c m3左右的η型低 濃度雜質區域1 0 5。 其次，參照圖9，在第1閘極5 21Α的二側面，形成由厚 度約 2 5 A〜5 Ο A的氧化矽膜、或氮氧化矽膜所構成絕緣膜 104° 其次，參照圖1 0，在第1閘極5 21 A二側面，形成覆蓋 絕緣膜1 0 4的第2閘極5 2 2 A。此第2.閘極5 2 2 A係由含有η 型雜質（如磷）之雜質濃度約1 X 1 〇 2c m 3左右的多晶矽所構 成，形成高度約5 0 0人〜1 0 0 0 A、寬度（閘極長度）約0 · 0 4 μ m〜 約 0 · 1 μ in 〇 其次，參照圖1 1，以第1閘極5 2 1 A與第2閘極5 2 2 A為 遮罩，對半導體基板1 〇 1主表面導入n型雜質，便形成雜 質濃度約1 X 1 0 2 ° c m3左右的η型高濃度雜質區域1 0 6。 經上述，便完成圖3所示存取電晶體5 2 Α。另夕卜，亦同 樣的形成存取電晶體52B。 另外，在上述中，雖資料保持部 5 0 A、5 Ο B構成在列方 24 312/發明說明書(補件)/93-08/93116314 1237266 向鄰接的狀態，但是亦可構成資料保持部5 0 A、5 Ο B 向鄰接的記憶單元。 圖1 2所示係圖1所示記憶單元陣列3 6中，配置 狀記憶單元的其他構造之電路圖。 參照圖1 2，構成記憶單元51的2個資料保持部 5 Ο B，在行方向上鄰接配置，資料保持部5 Ο A、5 Ο B 共通的字元線6 4。資料保持部5 Ο B係記憶著將資料 5 Ο A中所記憶資料經反轉後的反轉資料。另外，相 構造均如同圖2所示記憶單元的構造。 即便此種構造，仍可具有如同圖2所示記憶單元 功能。所以，此情況下，因為針對1個記憶單元僅 字元線便足夠，因此便可緩和複數記憶單元行列配 憶單元陣列36之配線間距等。 如上述，依照此實施形態1之半導體記憶裝置1 0 因為構成具備有當作電荷填補電路用並進行動作之 T F T 5 6 A、5 6 B 的記憶單元，形成具備有可在漏電流 進行動作的存取電晶體5 2 A、5 2 B之狀態，因此平均 的塊材電晶體數便為2個，且不需要更新動作。所 接近習知DRAM的高集成化、大容量化，此外就不需 動作的觀點而言，可實現高速化、低消耗功率化的 記憶裝置。 φ實施形態2 ] 其次，針對根據本發明半導體記憶裝置的實施形 參照圖式進行說明。本實施形態的特徵在於，圖1 312/發明說明書(補件)/93-08/93116314 在行方 呈行列 50A、 耦接於 保持部 關其他 的相同 要1條 置的記 的話， P通道 模式下 1位元 以，可 要更新 半導體 態2， 所示半 25 1237266 導體記憶裝置1 0之記憶單元5 Ο，採用為半導體元件的存 取電晶體5 2 A、5 2 Β構造。此夕卜，相關存取電晶體5 2 A、5 2 Β 的動作原理，乃如同上述實施形態1的情況。所以，在此 僅針對本實施形態的存取電晶體5 2 A、5 2 B構造及製造方法 進行說明。 參照圖1 3所示，針對本實施形態的存取電晶體5 2 A、5 2 B 構造進行說明。另外，針對如同上述實施形態1的存取電 晶體5 2 A、5 2 B構造為相同或相當的部分，便賦予相同元件 符號，並不再贅述。 本實施形態的存取電晶體 5 2 A特徵構造在於：設置二側 面傾斜呈截面朝半導體基板1 0 1側，寬度逐漸變狹窄之形 狀（略V字狀）的第1閘極5 21A，在此第1閘極5 21A二側 的側壁部分上隔著絕緣膜1 0 4分別設置第2閘極5 2 2 A。此 第2閘極5 2 2 A係具有相對向於第1閘極5 2 1 A的面順沿第 1閘極5 2 1 A形狀傾斜，並朝半導體基板1 Ο 1側寬度逐漸變 寬的截面形狀。另外，第1閘極5 2 1 A的閘極長度係設計成 較短於第2閘極5 2 2 A的閘極長度之狀態。 結果，相較於上述實施形態1的存取電晶體5 2 A之下， 第2閘極5 2 2 A之通道形成區域C所相對向的區域，將設計 成較大的狀態。此外，在此第2閘極5 2 2 A側面上，設計由 絕緣膜所構成的側壁絕緣膜1 0 9。存取電晶體5 2 B的構造 亦如同存取電晶體5 2 A。 在存取電晶體52A、52B中，亦是存取電晶體52A的第2 閘極5 2 2 A耦接於節點6 2，其中一源極/汲極區域1 0 5、1 0 6 26 312/發明說明書(補件)/93-08/931〗6314 1237266 耦接於節點6 Ο，另一源極/汲極區域1 Ο 5、1 Ο 6則耦接於位 元線6 8 Α。此外，存取電晶體5 2 Β的第2閘極5 2 2 Β耦接於 節點6 0，其中一源極/汲極區域1 0 5、1 0 6耦接於節點6 2， 另一源極/汲極區域1 0 5、1 0 6則耦接於位元線6 8 B。 其次，針對如圖1 3所示存取電晶體5 2 A、5 2 B的製造方 法，參照圖1 4〜圖2 0進行說明。另外，此製造方法乃因為 存取電晶體52A與存取電晶體52B相同，因而採用存取電 晶體5 2 A進行說明。 參照圖1 4所示，在 p型半導體基板 1 Ο 1主表面上，形 成由厚度約2 5人〜5 0人的氧化矽膜、或氮氧化矽膜所構成閘 絕緣膜1 0 3。然後，形成上面具有氧化矽膜1 0 7的第2閘 極5 2 2 A。此第2閘極5 2 2 A係由含有η型雜質（如磷）之雜 質濃度約1 X 1 0 2 ° c m3左右的多晶矽所構成。 參照圖1 5，在氧化矽膜1 0 7與閘絕緣膜1 0 3上面，形成 在第2閘極5 2 2 A上面側中央區域經開口的光阻膜1 1 0。然 後，參照圖1 6，以光阻膜1 1 0為遮罩，對氧化矽膜1 0 7、 第2閘極5 2 2 A、及閘絕緣膜1 0 3施行蝕刻處理。蝕刻乃採 取使第2閘極5 2 2 A開口寬度朝向基板側逐漸縮小（蝕刻端 面形成推拔狀）的非等向性蝕刻。 其次，參照圖1 7，去除光阻膜1 1 0之後，在裸露出的全 部表面上，形成厚度約2 5 A〜5 Ο A的氧化矽膜或氮氧化矽膜 所構成的絕緣膜1 0 4。 其次，參照圖1 8，整面形成第1閘極5 21A而呈覆蓋絕 緣膜1 0 4的狀態。第1閘極5 2 1 A係由雙層構造所形成，下 27 312/發明說明書(補件)/93-08/93116314 1237266 層具有厚度約 2 5 Ο A〜5 0 0人的多晶矽層，上層具有厚 2 5 Ο A〜5 0 0人的金屬石夕化物層。然後，在通道形成區域 方，於第1閘極5 21A上面，形成供將第1閘極5 21 A 圖案化用的光阻膜1 1 1。 其次，以光阻膜1 1 1為遮罩，施行第1閘極5 21A 案化處理，同時去除裸露出的絕緣膜 1 0 4。然後，再 阻膜1 1 1與第2閘極5 2 2 A為遮罩，對半導體基板1 0 1 面導入η型雜質，便形成雜質濃度約1 X 1 0 u c m3〜1 X 1 0 左右的η型低濃度雜質區域1 0 5。 其次，在第 2閘極 5 2 2 Α的側壁部分，形成由氧化 或氮氧化矽膜所構成的側壁絕緣膜1 0 9。然後，以第 極5 2 1 A、第2閘極5 2 2 A、及側壁絕緣膜1 0 9為遮罩， 導體基板1 0 1主表面導入η型雜質，便形成雜質濃度 X 1 Ο η c m3左右的η型高濃度雜質區域1 0 6。 經由上述，便完成圖1 3所示存取電晶體5 2 Α。另外 同樣的形成存取電晶體5 2 B。 即便採用由上述構造所形成存取電晶體 5 2 A、5 2 B 導體記憶裝置，仍獲得如同上述實施形態1的半導體 裝置之相同作用效果。 再者，在本實施形態中，因為側壁絕緣膜1 〇 9由普 絕緣膜構造所形成，因而此側壁絕緣膜 1 0 9 便形成 膜，可避免耦接於高濃度雜質區域1 0 6等的接觸窗， 1閘極5 2 1 A及第2閘極5 2 2 A之間發生短路現象。 [實施形態3 ] 312/發明說明書(補件)/93-08/931 ] 6314 度約 C上 施行 的圖 以光 主表 19 c m3 矽膜 1閘 對半 約1 ，亦 的半 記憶 通的 保護 與第 28 1237266 其次，針對根據本發明的半導體記憶裝置之實施形態 3，參照圖式進行說明。本實施形態的特徵在於，圖1所示 半導體記憶裝置1 0之記憶單元5 0，採用為半導體元件的 存取電晶體5 2 A、5 2 B構造。此外，相關存取電晶體5 2 A、 5 2 B的動作原理，乃如同上述實施形態1的情況。所以， 在此僅針對本實施形態的存取電晶體52A、52B構造及製造 方法進行說明。 參照圖2 1所示，針對本實施形態的存取電晶體5 2 A、5 2 B 構造進行說明。另外，針對如同上述實施形態1的存取電 晶體5 2 A、5 2 B構造為相同或相當的部分，便賦予相同元件 符號，並不再贅述。 本實施形態的存取電晶體 5 2 A特徵構造在於：截面矩形 狀第1閘極5 2 1 A僅其中一側壁，覆蓋著側壁絕緣膜1 1 2， 並設置具有截面呈隆起至第1閘極521A上方之形狀的第2 閘極5 2 2 A。另外，第1閘極5 2 1 A的閘極長度係設計成較 長於第2閘極5 2 2 A的閘極長度之狀態。第2閘極5 2 2 B構 造亦如同第2閘極5 2 2 A。 此存取電晶體5 2 A、5 2 B乃存取電晶體5 2 A的第2閘極 5 2 2 A耦接於節點6 0，其中一源極/汲極區域1 0 5、1 0 6耦接 於節點6 2，另一源極/汲極區域1 0 5、1 0 6則耦接於位元線 6 8 A。此外，存取電晶體5 2 B的第2閘極5 2 2 B耦接於節點 6 2，其中一源極/汲極區域1 0 5、1 0 6耦接於節點6 0，另一 源極/汲極區域1 0 5、1 0 6則耦接於位元線6 8 B。 其次，針對如圖2 1所示存取電晶體5 2 A、5 2 B的製造方 29 312/發明說明書(補件)/93-08/93116314 1237266 法，參照圖.2 2〜圖2 6進行說明。另外，此製造方法乃 存取電晶體5 2 A與存取電晶體5 2 B相同，因而採用存 晶體5 2 A進行說明。 參照圖 2 2所示，在p型半導體基板1 01主表面上 成由厚度約2 5 A〜5 Ο A的氧化矽膜、或氮氧化矽膜所構 絕緣膜1 0 3。然後，形成上面具有氧化矽膜1 0 7的第 極5 2 1 A。此第1閘極5 2 1 A係由雙層構造所形成，下 有厚度約 250A〜500A 的多晶矽層，上層具有厚 250A〜500A的金屬石夕化物層。 其次，參照圖2 3所示，形成覆蓋著第1閘極5 21A 一側面、及延續於其中一側面的半導體基板1 0 1主表 光阻膜1 1 3。然後，以第1閘極5 2 1 A與光阻膜1 1 3為逢 對半導體基板101主表面導入η型雜質，便形成雜質 約ΙχΙΟ11^3〜l><1019cm3左右的η型低濃度雜質區域1 其次，參照圖2 4，在第1閘極5 21Α的二側壁，形 氧化矽膜或氮氧化矽膜所構成的側壁絕緣膜 1 1 2。然 形成覆蓋著半導體基板1 0 1主表面、與其中一側壁絕 1 1 2的第2閘極5 2 2 A。此第2閘極5 2 2 A係由含有η型 (如磷）之雜質濃度約lx 1 02°cm3左右的多晶矽所構成 度（ΐ)形成約500A〜2000人。 其次，參照圖2 5，形成覆蓋著第1閘極5 21Α上面 部分、第2閘極5 2 2 A、及半導體基板1 0 1主表面的光 1 1 5。然後，以光阻膜1 1 5為遮罩，對半導體基板1 0 1 面導入η型雜質，便在其中一區域中形成雜質濃度約 312/發明說明書(補件)/93-08/93116314
因為 取電 ，形 成閘 1閘 層具 度約 其中 面之 ^罩， 濃度 05 ° 成由 後， 緣膜 雜質 ，厚 其中 阻膜 主表 1 X 30 1237266 1 Ο 2 ° c m 3左右的η型高濃度雜質區域1 Ο 6。 其次，參照圖2 6，經去除光阻膜11 5之後，形成覆蓋著 第1閘極5 21 Α上面其中部分、第2閘極5 2 2 A、側壁絕緣 膜112、及半導體基板101其中部分主表面的光阻膜117。 然後以此光阻膜11 7為遮罩，對半導體基板1 0 1主表面導 入η型雜質，便在另一區域中形成雜質濃度約1 X 1 0 2 ° c Hi3 左右的η型高濃度雜質區域1 0 6。 經上述，便完成圖2 1所示存取電晶體5 2 Α。另外，亦同 樣的形成存取電晶體5 2 B。 即便採用由上述構造所形成存取電晶體 5 2 A、5 2 B的半 導體記憶裝置，仍獲得如同上述實施形態1的半導體記憶 裝置之相同作用效果。另外，依照本實施形態的話，因為 節點所耦接的第2閘極5 2 2 A並未被分散為複數個，因而當 此電極採用設計規範中之最小單位的情況時，相較於分散 為複數個（L (最小尺寸：可電氣控制電晶體、或可製造的最 小尺寸）X N個）之下，便可縮小尺寸（L X 1個）。此外，因 為第2閘極5 2 2 A並未被分散為複數個，因而可避免各電極 的耦接陷於複雜。 再者，在上述實施形態1〜3中，對因漏電流而從電容器 5 4 A、5 4 B消失的電荷進行填補的電荷填補電路，雖採用p 通道TFT56A、56B，但是亦可取代p通道TFT，改為採用由 多晶矽所構成的電阻元件。電阻元件乃依可供應較源自電 容器漏電流為大的電流，且供應較在漏電流模式時存取電 晶體所洩漏之電流更小電流的方式，選擇適當電阻值。 31 312/發明說明書(補件)/93-08/93116314 1237266 再者，在上述實施形態1〜3中，可在上述第1閘極5 2 1 A 及第2閘極5 2 2 ‘A之間，更換字元線與節點的功能，同樣的， 在上述第1閘極5 2 1 B與第2閘極5 2 2 B之間，可更換字元 線與節點的功能。此外，就從使存取電晶體的導通/截止電 流穩定的觀點而言，字元線側的閘極長度最好較長於橫向 的閘極長度。 再者，在上述中，雖設有供保持著記憶資料所對應之電 荷用的電容器 54A、54B，但是節點 60、62的電容較大， 若僅依靠節點6 0、6 2便可確保與分別設置電容器5 4 A、5 4 B 時為相同電容的話，亦可不需要另外設置電容器54A、54B。 雖針對本發明進行詳細說明，為其充其量僅止於例示而 已，並不僅限定於此，應可理解本發明的精神與範圍僅由 申請專利範圍所規範。 【圖式簡單說明】 圖1為根據本發明的實施形態1中，半導體記憶裝置之 整體構造的概略方塊圖。 圖2為圖1所示記憶體陣列中，配置成行列狀的記憶單 元構造之電路圖。 圖3為根據本發明的實施形態1中，適用於半導體記憶 裝置的存取電晶體構造剖視圖。 圖4為根據本發明的貫施形態1中’說明存取電晶體動 作原理的第1示意圖。 圖5為根據本發明的實施形態1中，說明存取電晶體動 作原理的第2示意圖。 32 312/發明說明書(補件)/93-08/93116314 1237266 圖6為實施形態1中，存取電晶體的V t h與L e f f之關 係圖。 圖7為實施形態1中，存取電晶體的V g - I d特性圖。 圖8為實施形態1中，存取電晶體之製造步驟的第1步 驟剖視圖。 圖9為實施形態1中，存取電晶體之製造步驟的第2步 驟剖視圖。 圖1 0為貫施形態1中’存取電晶體之製造步驟的第3 步驟剖視圖。 圖1 1為實施形態1中，存取電晶體之製造步驟的第4 步驟剖視圖。 圖1 2為圖 1所示記憶體陣列中，配置成行列狀的記憶 單元的另一構造之電路圖。 圖1 3為根據本發明的實施形態 2中，適用於半導體記 憶裝置的存取電晶體構造剖視圖。 圖1 4為實施形態2中，存取電晶體之製造步驟的第1 步驟剖視圖。 圖1 5為實施形態 2中，存取電晶體之製造步驟的第2 步驟剖視圖。 圖1 6為實施形態 2中，存取電晶體之製造步驟的第3 步驟剖視圖。 圖1 7為實施形態2中，存取電晶體之製造步驟的第4 步驟剖視圖。 圖1 8為實施形態2中，存取電晶體之製造步驟的第5 33 312/發明說明書(補件)/93-08/93116314 1237266 步驟剖視圖。 圖1 9為實施形態2中，存取電晶體之製造步驟的第6 步驟剖視圖。 圖2 0為實施形態2中，存取電晶體之製造步驟的第7 步驟剖視圖。 圖21為根據本發明的實施形態3中，適用於半導體記 憶裝置的存取電晶體構造剖視圖。 圖2 2為實施形態3中，存取電晶體之製造步驟的第1 步驟剖視圖。 圖2 3為實施形態 3中，存取電晶體之製造步驟的第2 步驟剖視圖。 圖24為實施形態3中，存取電晶體之製造步驟的第3 步驟剖視圖。 圖2 5為實施形態3中，存取電晶體之製造步驟的第4 步驟剖視圖。 圖2 6為實施形態3中，存取電晶體之製造步驟的第5 步驟剖視圖。 (元件符號說明） 10 半 導 體 記 憶 裝 置 12 控 制 信 號 端 子 14 時 脈 端 子 16 位 址 端 子 18 資 料 輸 出 入 端 子 20 控 制 信 號 緩 衝 器 312/發明說明書(補件)/93-08/93 ] 16314 34 1237266 22 時脈緩衝器 24 位址緩衝器 26 輸出入緩衝器 28 控制電路 30 列位址解碼器 32 行位址解碼器 34 感測放大器/輸出入控制電路 36 記憶單元陣列 50 記憶單元 50A，50B 資料保持部 52A, 52B 存取電晶體 54A， 54B 電容器 56A， 56B p通道TFT 60,62 節點 64,66 字元線 68A, 68B 位元線 70 單元板 72 電源節點 10 1 半導體基板 103 閘絕緣膜 1 04 絕緣膜 1 05 η型低濃度雜質區域 1 06 η型高濃度雜質區域 1 07 氧化矽膜 312/發明說明書(補件)/93-08/931 ] 6314 35 1237266 109, 112 側 壁 絕 緣 膜 110,111,113, 115, 11 1 7 521 A, 521B 第 1 閘 極 522A, 522B 第 2 閘 極 /CAS 行 位 址 選 通 信號 /CS 晶 片 選 擇 信 器 /RAS 列 位 址 選 通 信號 /WE 寫 入 致 能 信 號 A 空 乏 層 A 0 〜An 位 址 信 號 B 反 轉 區 域 C 通 道 形 成 域 CKE 時 脈 致 能 信 號 CLK 外 部 時 脈 DQO〜DQi 資 料 GND 接 地 電 位 IDQ 内 部 資 料 V c c 電 源 電 位 光阻膜
312/發明說明書(補件)/93-08/93116314 36