KR20010008402A - 반도체장치의 cmos 논리게이트 및 그 제조방법 - Google Patents

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Abstract

반도체장치의 CMOS 논리게이트 및 그 제조방법이 개시된다. 본 발명의 CMOS 논리게이트는 입력 신호에 따라 출력 전압을 풀업시키도록 고전압을 공급받는 풀업부와, 입력 신호에 따라 출력 전압을 풀다운시키도록 저전압을 공급받는 풀다운부와, 풀업부의 출력에 연결되며 풀다운부의 저전압 공급단자에 의해 구동되어 출력 전압의 고전계로부터 풀업부의 소자를 보호하는 제 1보호스위치부와, 제 1보호 스위치부에 연결되며 풀업부의 고전압 공급단자에 의해 구동되어 출력 전압의 고전계로부터 풀다운부의 소자를 보호하는 제 2보호스위치부를 구비하며, 제 1 및 제 2 보호스위치부는 매몰 채널형 NMOS/PMOS 트랜지스터를 사용한다. 이에 따라 본 발명은 CMOS 논리게이트의 출력단과 연결되는 매몰 채널형 NMOS/PMOS 트랜지스터에 의해 핫 캐리어 효과에 대한 내구성이 높아져 소자의 신뢰성 및 반도체장치의 수명을 연장시킬 수 있다.

Description

반도체장치의 ＣＭＯＳ 논리게이트 및 그 제조방법
본 발명은 CMOS(Complementary Metal Oxide Semiconductor) 논리게이트 및 그 제조방법에 관한 것으로서, 특히 핫 캐리어 효과에 대해 내구성이 강하면서 출력 전압의 에지를 완만하게 조정해서 소자의 전기적 특성 및 전력 소모 증가를 막을 수 있는 CMOS 인버터 및 그 제조방법에 관한 것이다.
반도체장치의 집적도가 증가함에 따라, MOS 트랜지스터의 게이트 길이가 감소되고 있다. 최근에는, 1Giga급 ＤＲＡＭ(Ｄynamic Ｒandom Ａccess Ｍemory) 소자의 경우 약 0.2㎛ 이하의 게이트 길이를 갖는 트랜지스터의 채택이 요구되고 있다. 이와 같이 게이트 길이가 감소하게 되면 유효 채널길이 또한 짧아지게 되어, 채널영역이 게이트 전압뿐만 아니라 소오스/드레인영역의 공핍층 전하, 전계, 및 전위분포의 영향을 강하게 받는 소위, 쇼트-채널 효과(short-channel effect)가 발생하게 된다. 이러한 쇼트-채널 효과는 역치전압(threshold voltage)의 저하, 소오스/드레인간 내압의 저하, 및 서브-스레쉬홀드(sub-threshold) 특성의 저하를 수반하기 때문에, 이를 줄이려는 노력이 여러 방면에서 진행되고 있다.
한편, 통상적인 CMOS 논리게이트는 NMOS 트랜지스터와 PMOS 트랜지스터 모두 게이트로서 n형 불순물이 도우핑된 N+형 폴리실리콘층을 사용한다. 이 경우 N+형 폴리실리콘 게이트를 사용하는 NMOS 트랜지스터는 표면 채널 모드(surface channel mode)로 동작하게 되고, N+형 폴리실리콘 게이트를 사용하는 PMOS 트랜지스터는 매몰 채널 모드(buried channel mode)로 동작하게 된다.
도 1은 통상적인 CMOS 인버터의 회로도로서, 상기 CMOS 인버터는 입력 전압(Vin)이 로우 레벨일 때 출력 전압(Vout)을 하이 레벨로 풀업(pull-up)시키기 위해서 전원 전압(Vdd)을 공급받는 풀업부(101)와, 입력 전압(Vin)이 하이 레벨일 때 출력 전압(Vout)을 로우 레벨로 풀다운(pull-down)시키기 위해서 접지 전압을 공급받는 풀다운부(111)로 구성된다.
이때 상기 풀업부(101)는 PMOS 트랜지스터를 사용하며 풀다운부(111)는 NMOS 트랜지스터를 사용하는데, 상기 트랜지스터들은 표면 채널형 소자이다.
도 2는 상기 도 1에 도시된 표면 채널형 NMOS 트랜지스터의 단면도로서, NMOS 트랜지스터(111)는 기판(201) 상에 적층된 게이트 절연막 및 게이트 전극(203,205), 게이트 전극(205) 에지 하부의 기판 내에 형성된 소오스(212) 및 드레인(213), 게이트 전극(205) 및 게이트 절연막(203) 측면에 형성된 스페이서(spacer)(207)로 구성된다. 그리고, 게이트 전극(205) 하부의 기판(201) 표면에는 표면 채널(241)이 형성되어 있다.
도 3a 내지 도 3c는 상기 도 1에 도시된 CMOS 인버터의 제조 공정을 설명하기 위한 수직 단면도들이다.
도 3a를 참조하면, 기판(401)에 필드 산화막들(411)을 형성하고, 상기 기판(401) 상에 포토레지스트(photoresist) 패턴(431)을 형성한다. 이어서 상기 기판(401)에 n형 불순물을 저농도로 이온 주입하여 N형 웰(421)을 형성한 다음 상기 N형 웰(421) 내에 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 p형 불순물을 이온 주입한다.
도 3b를 참조하면, 상기 N형 웰(421)이 형성된 기판 상에 포토레지스트 패턴(461)을 형성하고, p형 불순물을 저농도로 이온 주입하여 상기 N형 웰 (421)에 인접하여 P형 웰(451)을 형성한다. 그 다음 상기 P형 웰(451) 내에 NMOS 트랜지스터의 문턱 전압을 조절하기 위한 n형 불순물을 이온 주입한다.
그리고나서 이후 소자 공정을 거치면 도 3c와 같이 N형 웰(421)과 P형 웰(451) 상부에 PMOS 트랜지스터(101) 및 NMOS 트랜지스터(111)가 각각 형성된다. 그리고, 상기 PMOS 트랜지스터(101) 및 NMOS 트랜지스터(111)가 형성된 기판에 층간 절연막(471)을 형성하고, 금속 배선 공정을 실시하여 상기 트랜지스터들(101,111)의 게이트가 입력 전압 단자(Vin)와 연결되고,상기 트랜지스터들(101,111)의 드레인이 출력 전압 단자(Vout)와 연결되고, PMOS 트랜지스터(101)의 소스에 전원 전압 단자(Vdd)가 연결되고, 그리고 NMOS 트랜지스터(111)의 소스에 접지 전압 단자(GND)가 연결된 CMOS 인버터가 형성된다.
상기 도면들을 참조하여 도 1에 도시된 CMOS 인버터의 동작을 설명하면, 입력 전압(Vin)이 하이 레벨일 때 풀다운부(111)의 NMOS 트랜지스터가 동작하여 출력 전압(Vout)을 로우 레벨로 출력한다. 이때, NMOS 트랜지스터(111)의 드레인 영역은 출력 전압(Vout)의 초기 상태(하이 레벨)에서 전원 전압(Vdd)에 의한 전계가 형성되기 때문에 이 전계와 게이트 전압의 반복되는 스위칭(switching)에 의해 핫 전자(hot electron) 효과로 도 2에 도시된 바와 같이 드레인 지역에서 충격 이온화를 통해 높은 에너지를 갖는 전자가 절연층으로 주입되어 트랩(211)을 형성하거나, 게이트 절연막(203)과 기판(201)의 표면에 인터페이스(interface) 트랩이 생성된다. 그리고, 높은 에너지를 갖는 전자의 일부는 스페이서(207)로도 주입되어 트랩을 형성하기도 하는데 이 트랩은 스페이서(207) 하부의 드레인 영역(213)에 공핍 영역을 형성시켜 NMOS 트랜지스터(111)의 외부 저항값을 증가시키므로 결국 문턱 전압 증가 및 트랜지스터(111)의 성능을 저하시키게 된다.
또한, 입력 전압(Vin)이 로우 레벨일 때 동작하는 풀업부(101)의 PMOS 트랜지스터는 상술한 핫 전자 효과에 의해 게이트 절연막 또는 인터페이스 트랩으로 주입된 전자가 채널 영역에 양전하를 야기시켜 문턱 전압을 감소하게 되므로 오프 상태일 때 누설 전류를 크게 하며, 스위칭시에 전력 소모를 증가시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 출력 전압 단자부분의 고전계에 의한 핫 캐리어 현상에 내구성이 강한 매몰 채널형 트랜지스터를 구비하므로서 소자의 신뢰성을 높이면서 소모 전력을 줄일 수 있는 반도체장치의 CMOS 논리게이트를 제공하는 데 있다.
본 발명의 다른 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 매몰 채널형 트랜지스터를 구비한 CMOS 논리게이트의 제조방법을 제공하는 데 있다.
도 1은 통상적인 CMOS 인버터의 회로도,
도 2는 상기 도 1에 도시된 표면 채널형 NMOS 트랜지스터의 단면도,
도 3a 내지 도 3c는 상기 도 1에 도시된 CMOS 인버터의 제조 공정을 설명하기 위한 수직 단면도들,
도 4는 본 발명의 일 실시예에 따른 CMOS 인버터의 회로도,
도 5는 상기 도 4에 도시된 매몰 채널형 NMOS 트랜지스터의 단면도,
도 6a 내지 도 6e는 도 4에 도시된 CMOS 인버터의 제조 공정을 설명하기 위한 수직 단면도들,
도 7은 본 발명의 다른 실시예에 따른 CMOS 논리게이트의 회로도.
*도면의 주요부분에 대한 부호의 설명*
501, 701: 풀업부 502,702: 제 1 보호스위치부
503,703: 제 2 보호스위치부 504,704: 풀다운부
상기 목적을 달성하기 위하여 본 발명의 장치는 입력 신호에 따라 출력 전압을 풀업시키도록 고전압을 공급받는 풀업부와, 입력 신호에 따라 출력 전압을 풀다운시키도록 저전압을 공급받는 풀다운부와, 풀업부의 출력에 연결되며 풀다운부의 저전압 공급단자에 의해 구동되어 출력 전압의 고전계로부터 풀업부의 소자를 보호하는 제 1보호스위치부와, 제 1보호 스위치부에 연결되며 풀업부의 고전압 공급단자에 의해 구동되어 출력 전압의 고전계로부터 풀다운부의 소자를 보호하는 제 2보호스위치부를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 풀업부는 표면 채널형 PMOS 트랜지스터, 상기 풀다운부는 표면 채널형 NMOS 트랜지스터를 각각 적어도 한 개 이상 구비한다. 그리고, 상기 제 1보호스위치부는 매몰 채널형 PMOS 트랜지스터, 상기 제 2보호스위치부는 매몰 채널형 NMOS 트랜지스터를 각각 적어도 한 개 이상 구비한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체기판에 소자간 분리를 위한 필드 산화막을 형성하는 단계와, 기판 내에 제 1N형 웰을 형성하며 이 웰에 매몰 채널형 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 p형 불순물을 주입하는 단계와, 제 1N형 웰에 인접하도록 제 2N형 웰을 형성하며 이 웰에 표면 채널용 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 n형 불순물을 주입하는 단계와, 필드 산화막에 의해 분리되는 기판에 제 1N형 웰과 인접하도록 제 1P형 웰을 형성하며 매몰 채널용 NMOS 트랜지스터의 문턱 전압을 조절하기 위한 n형 불순물을 주입하는 단계와, 제 1P형 웰에 인접하도록 제 2P형 웰을 형성하며 이 웰에 표면 채널용 NMOS 트랜지스터의 문턱 전압을 조정하기 위한 n형 불순물을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다. 이때, 상기 제 1N형 웰에 p형 불순물을 주입한 후에 n형 불순물을 주입하는 단계를 더 포함하며, 상기 제 1P형 웰에 n형 불순물을 주입한 후에 p형 불순물을 주입하는 단계를 더 포함한다.
이하, 첨부된 도면들을 통하여 본 발명의 실시예들에 대해 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 CMOS 인버터의 회로도로서, 이 회로는 입력 신호(Vin)에 따라 출력 전압(Vout)을 풀업시키도록 고전압(Vdd)을 공급받는 풀업부(501)와, 입력 신호(Vin)에 따라 출력 전압(Vout)을 풀다운시키도록 접지 전압(GND)을 공급받는 풀다운부(504)와, 풀업부(501)의 출력에 연결되며 풀다운부(504)로 공급되는 저전압인 접지 전압(GND)에 의해 구동되어 출력 전압(Vout)의 고전계로부터 풀업부(501)의 소자를 보호하는 제 1보호스위치부(502)와, 제 1보호스위치부(502)에 연결되며 풀업부(501)로 공급되는 고전압(Vdd)에 의해 구동되어 출력 전압(Vout)의 고전계로부터 풀다운부(503)의 소자를 보호하는 제 2보호스위치부(503)로 구성된다.
여기서, 상기 풀업부(501)는 표면 채널형 PMOS 트랜지스터, 풀다운부(504)는 표면 채널형 NMOS 트랜지스터를 사용하며, 제 1보호스위치부(502)는 매몰 채널형 PMOS 트랜지스터, 상기 제 2보호스위치부(503)는 매몰 채널형 NMOS 트랜지스터를 각각 사용한다.
상기와 같은 구성으로 이루어진 본 발명의 CMOS 인버터회로는 회로 동작시 제 1 및 제 2보호스위치부(502,503)의 각 매몰 채널형 PMOS/NMOS 트랜지스터가 항상 도통 상태를 유지하여 출력 전압으로부터 인가된 전계에 의해서 풀업부(501) 및 풀다운부(504)의 소자 특성이 저하되는 것을 방지한다.
도 5는 상기 도 4에 도시된 매몰 채널형 NMOS 트랜지스터의 단면도로서, 매몰 채널형 NMOS 트랜지스터(503)의 구조를 살펴보면, 기판(601) 상부에 적층된 게이트 절연막(611) 및 게이트 전극(613), 게이트 전극(613) 에지 근방의 기판(601) 내에 형성된 소오스 영역(631)과 드레인 영역(633), 게이트 전극(613) 및 게이트 절연막(611) 측벽에 형성된 스페이서(621) 및 게이트 전극(613) 하부에 기판 표면에 형성된 매몰 채널(641)로 구성되어 있다. 이와 같은 매몰 채널형 NMOS 트랜지스터(503)는 도 2에서 설명했던 표면 채널형 NMOS 트랜지스터(504)에 비해 핫 캐리어 효과에 대한 내구성이 훨씬 강하다.
상기와 같은 구성으로 이루어진 본 발명의 CMOS 인버터회로는 풀업부(501) 및 풀다운부(504)의 구동시 출력 전압 단자(Vout)로부터 인가되는 고전계에 의한 직접적인 핫 캐리어 효과가 풀업부(501) 및 풀다운부(504)의 표면 채널형 PMOS/NMOS 트랜지스터에서 발생하지 않고, 제 1 및 제 2보호스위치(502,503)의 매몰 채널형 PMOS/NMOS 트랜지스터의 드레인에서 발생하게 되어 스위칭 동작 특성을 저하시키지 않고서 소자의 전기적 특성 및 신뢰성을 높인다. 좀 더 상세하게, 제 1 및 제 2보호스위치(502,503)의 트랜지스터는 전류 경로가 게이트 절연막에서 멀리 떨어져 있기 때문에 매몰 채널형 PMOS/NMOS 트랜지스터들의 드레인 부근에서 충격 이온화에 의해 높은 에너지를 갖는 전자가 게이트 절연막 또는 스페이서에 주입되는 확률이 크게 감소되는 장점을 가진다.
또한, 본 발명의 CMOS 인버터는 매몰 채널형 PMOS/NMOS 트랜지스터들의 문턱 전압을 조절을 세밀하게 할 필요가 없이 표면 채널형 PMOS/NMOS 트랜지스터의 문턱 전압보다 약간 낮은 수준에 맞추기만 하면 CMOS 인버터의 동작 및 성능은 지장을 받지 않는다.
그리고, 본 발명의 CMOS 인버터가 속도면에서 떨어진다면 풀업부(501) 및 풀다운부(503)의 표면 채널형 PMOS/NMOS 트랜지스터의 크기 또는 구동 능력을 크게 해서 전체적인 속도 저하를 보상하도록 한다.
도 6a 내지 도 6e는 도 4에 도시된 CMOS 인버터의 제조 공정을 설명하기 위한 수직 단면도들로서, 이 도면들을 참조해서 본 발명의 실시예에 따른 CMOS 인버터 회로를 제작한다.
우선, 도 6a에 나타난 바와 같이 반도체기판(901) 내에 소자간 분리를 위해 필드 산화막들(903)을 형성하고, 기판에 매몰 채널용 PMOS 트랜지스터의 영역을 정의하기 위한 포토레지스트 패턴(920)을 형성하고, n형 불순물(As,P) 이온 주입을 실시하여 기판(901)에 제 1N형 웰(911a)을 형성한다. 동일한 포토레지스트 패턴(920)을 사용하여 이 웰(911a)에 매몰 채널형 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 p형 불순물(B)을 주입한 후에 표면 채널을 방지하기 위한 n형 불순물을 주입한다. 그리고, 상기 포토레지스트 패턴(920)을 제거한다.
그 다음 도 6b에 나타난 바와 같이, 표면 채널형 PMOS 트랜지스터의 영역을 정의하기 위한 포토레지스트 패턴(921)을 형성하고, n형 불순물 이온 주입을 실시하여 기판(901)에 제 1N형 웰(911a)과 이웃하는 제 2N형 웰(911b)을 형성한다. 동일한 포토레지스트 패턴(920)을 사용하여 이 웰(911b)에 표면 채널형 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 n형 불순물을 주입하고, 사용된 포토레지스트 패턴(921)을 제거한다.
이어서 도 6c에 나타난 바와 같이 필드 산화막(903)에 의해 분리되는 기판(901)에 매몰 채널용 NMOS 트랜지스터의 영역을 정의하기 위한 포토레지스트 패턴(951)을 형성하고, p형 불순물을 이온 주입하여 제 1N형 웰(911a)과 인접하도록 제 1P형 웰(961a)을 형성한다. 동일한 포토레지스트 패턴(951)을 사용하여 이 웰(961a)에 매몰 채널형 NMOS 트랜지스터의 문턱 전압을 조절하기 위한 n형 불순물을 주입한 후에 표면 채널을 방지하기 위한 p형 불순물을 주입한다. 그리고, 상기 포토레지스트 패턴(951)을 제거한다.
이어서 도 6d에 나타난 바와 같이 표면 채널형 NMOS 트랜지스터의 영역을 정의하기 위한 포토레지스트 패턴(971)을 형성하고, p형 불순물 이온 주입을 실시하여 기판(901)에 제 2P형 웰(961b)을 형성한다. 동일한 포토레지스트 패턴(971)을 사용하여 이 웰(961b)에 표면 채널형 NMOS 트랜지스터의 문턱 전압을 조절하기 위한 n형 불순물을 주입하고, 사용된 포토레지스트 패턴(971)을 제거한다.
이후 도 6e에 나타난 바와 같이, 상기 제 1 및 제 2N형 웰(911a,911b)과 제 1 및 제 2 P형 웰(961a,961b)을 포함한 기판(901) 상부에 통상의 반도체 소자 공정을 실시하여 게이트 전극 및 소스/드레인 영역을 가지는 표면/매몰 채널형 PMOS 트랜지스터(501,502)와 표면/매몰 채널형 NMOS 트랜지스터들(503,504)을 각각 형성한다. 그리고, 상기 트랜지스터들이 형성된 기판(901)의 상부면에 전기적 절연을 위한 층간 절연막(980)을 형성한 후에 금속 배선 공정을 거쳐 입/출력용 배선(Vin,Vout), 전원 전압 배선(Vdd) 및 접지 배선(GND)을 형성함에 따라 본 발명의 CMOS 인버터가 완성된다.
도 7은 본 발명의 다른 실시예에 따른 CMOS 논리게이트의 회로도로서, 이 회로는 입력 전압들(Va,Vb,Vc)에 의해 구동되는 제 1 및 제 3트랜지스터(Q11,Q12,Q13)를 통해서 인가된 전원 전압(Vdd)에 의해 출력 전압(Vout)을 풀업하는 풀업부(701)와, 입력 전압들(Va,Vb,Vc)에 의해 구동되는 제 8 및 제 10트랜지스터(Q18,Q19,Q20)를 통해서 인가된 접지 전압(GND)에 의해 출력 전압(Vout)을 풀다운하는 풀다운부(704)와, 풀업부(701)의 출력에 연결되며 풀다운부(704)로 공급되는 접지 전압(GND)에 의해 구동되어 출력 전압(Vout)의 고전계로부터 풀업부(701)의 소자를 보호하도록 상호 병렬 연결된 한쌍의 제 4 및 제 5트랜지스터(Q4,Q5)를 가지는 제 1보호스위치부(702)와, 제 1보호스위치부(702)와 풀다운부(704) 사이에 연결되며 풀업부(701)로 공급되는 전원 전압(Vdd)에 의해 구동되어 출력 전압(Vout)의 고전계로부터 풀다운부(703)의 소자를 보호하도록 상호 병렬 연결된 한쌍의 제 6 및 제 7트랜지스터(Q6,Q7)를 가지는 제 2보호스위치부(703)로 구성된다.
상기와 같이 구성된 CMOS 논리게이트 역시 상기 일실시예와 동일한 회로 동작을 수행하게 되는데, 제 1 및 제 2보호스위치(702,703)의 트랜지스터들이 매몰 채널형이므로 풀업부(701) 및 풀다운(704)는 출력 전압(Vout)으로 인한 특성 저하를 방지해주는 역할을 한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명은, CMOS 논리게이트의 출력단과 연결되는 풀업부 및 풀다운부 사이에 매몰 채널형 NMOS/PMOS 트랜지스터를 구비하므로써 핫 캐리어 효과에 대한 내구성을 높여서 소자의 신뢰성 및 반도체장치의 수명을 연장시킬 수 있는 효과가 있다.

Claims (6)

  1. 입력 신호에 따라 출력 전압을 풀업시키도록 고전압을 공급받는 풀업부;
    상기 입력 신호에 따라 출력 전압을 풀다운시키도록 저전압을 공급받는 풀다운부;
    상기 풀업부의 출력에 연결되며 상기 풀다운부의 저전압 공급단자에 의해 구동되어 출력 전압의 고전계로부터 풀업부의 소자를 보호하는 제 1보호스위치부; 및
    상기 제 1보호 스위치부에 연결되며 상기 풀업부의 고전압 공급단자에 의해 구동되어 출력 전압의 고전계로부터 풀다운부의 소자를 보호하는 제 2보호스위치부를 구비하는 것을 특징으로 하는 반도체장치의 CMOS 논리게이트.
  2. 제 1항에 있어서, 상기 풀업부는 표면 채널형 PMOS 트랜지스터, 상기 풀다운부는 표면 채널형 NMOS 트랜지스터를 각각 적어도 한 개 이상 구비하는 것을 특징으로 하는 반도체장치의 CMOS 논리게이트.
  3. 제 1항에 있어서, 상기 제 1보호스위치부는 매몰 채널형 PMOS 트랜지스터, 상기 제 2보호스위치부는 매몰 채널형 NMOS 트랜지스터를 각각 적어도 한 개 이상 구비하는 것을 특징으로 하는 반도체장치의 CMOS 논리게이트.
  4. 반도체기판에 소자간 분리를 위한 필드 산화막을 형성하는 단계;
    상기 기판 내에 제 1N형 웰을 형성하며 이 웰에 매몰 채널형 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 p형 불순물을 주입하는 단계;
    상기 제 1N형 웰에 인접하도록 제 2N형 웰을 형성하며 이 웰에 표면 채널용 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 n형 불순물을 주입하는 단계;
    상기 필드 산화막에 의해 분리되는 기판에 제 1N형 웰과 인접하도록 제 1P형 웰을 형성하며 매몰 채널용 NMOS 트랜지스터의 문턱 전압을 조절하기 위한 n형 불순물을 주입하는 단계; 및
    상기 제 1P형 웰에 인접하도록 제 2P형 웰을 형성하며 이 웰에 표면 채널용 NMOS 트랜지스터의 문턱 전압을 조정하기 위한 n형 불순물을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 CMOS 논리게이트의 제조방법.
  5. 제 4항에 있어서, 상기 제 1N형 웰에 p형 불순물을 주입한 후에 n형 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 CMOS 논리게이트의 제조방법.
  6. 제 4항에 있어서, 상기 제 1P형 웰에 n형 불순물을 주입한 후에 p형 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 CMOS 논리게이트의 제조방법.
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