JPS639961A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS639961A JPS639961A JP61154367A JP15436786A JPS639961A JP S639961 A JPS639961 A JP S639961A JP 61154367 A JP61154367 A JP 61154367A JP 15436786 A JP15436786 A JP 15436786A JP S639961 A JPS639961 A JP S639961A
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- type field
- pch
- nch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 3
- 230000005669 field effect Effects 0.000 claims abstract description 53
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の；Ｐｕ用分野〕
本発明は、半棉体集槓回路に関し、特にＭＯＳトラノジ
スタのしきい値電圧が変動しても一定の鍮珈しきい値電
圧が得られるＣＭ□Ｓイ／バータに関する。
スタのしきい値電圧が変動しても一定の鍮珈しきい値電
圧が得られるＣＭ□Ｓイ／バータに関する。
従来のＣＭＯＳイノバータを第３図に示す。入力地子５
にゲートが共通接続されたＰｃｈ型電界効果トランジス
タ２とＮｃｈ型電界効米効果ノジスタ３のドレインが共
通に接続されて出力端子６に導出されており、トランジ
スタ２のソースは＋を源７に接続され、トランジスタ３
０ンースは−を源８に接続されている。
にゲートが共通接続されたＰｃｈ型電界効果トランジス
タ２とＮｃｈ型電界効米効果ノジスタ３のドレインが共
通に接続されて出力端子６に導出されており、トランジ
スタ２のソースは＋を源７に接続され、トランジスタ３
０ンースは−を源８に接続されている。
上述した従来のＣＭ ＯＳイノバータは、その製造プロ
セスによシ、Ｐｃｈ型電界効米効果ンジスタのしきい値
電ａ：ＶＴＰが△ＶＴＰ友動し、またへｃｈ型電界効果
トランジスタ３のしぎいｌ１ｌｉｔｔ圧■ＴＮが△ＶＴ
Ｎ変動した場合、このＣＭ ＯＳイ／バータの論理しぎ
い姐ｔＥＦ：、はほぼ１（△ＶＴＮ −△Ｖ ｔ ｐ）
だけ変動する。したがって従来のＣＭＯＳイ／バータで
はその製造プロセスの拡散工程のばらっきによ！＋ＣＭ
ＯＳイ／パータインバータしきい値電圧が変動するとい
う欠点がある。
セスによシ、Ｐｃｈ型電界効米効果ンジスタのしきい値
電ａ：ＶＴＰが△ＶＴＰ友動し、またへｃｈ型電界効果
トランジスタ３のしぎいｌ１ｌｉｔｔ圧■ＴＮが△ＶＴ
Ｎ変動した場合、このＣＭ ＯＳイ／バータの論理しぎ
い姐ｔＥＦ：、はほぼ１（△ＶＴＮ −△Ｖ ｔ ｐ）
だけ変動する。したがって従来のＣＭＯＳイ／バータで
はその製造プロセスの拡散工程のばらっきによ！＋ＣＭ
ＯＳイ／パータインバータしきい値電圧が変動するとい
う欠点がある。
本発明の半害体集槓回路は、第１のＰｃｈ型電界効果ト
ランジスタと第１のＮｃｈ型電界効果トランジスタとを
互に直列に接続して構成されるＣＭ ＯＳインバータ回
路の′ｉｇｌのＮｃｈ型電界効果トランジスタのソース
側にゲートとドレインとが接地された第２のＰｃｈ型電
界効果トランジスタのソースが接続され、第１のＰｃｈ
型電界効果トランジスタのソース側にゲートとドレイン
とが電源に接続された第２のＮｃｈ型電界効釆トランジ
スタのソースが接続されていることを性徴とする。
ランジスタと第１のＮｃｈ型電界効果トランジスタとを
互に直列に接続して構成されるＣＭ ＯＳインバータ回
路の′ｉｇｌのＮｃｈ型電界効果トランジスタのソース
側にゲートとドレインとが接地された第２のＰｃｈ型電
界効果トランジスタのソースが接続され、第１のＰｃｈ
型電界効果トランジスタのソース側にゲートとドレイン
とが電源に接続された第２のＮｃｈ型電界効釆トランジ
スタのソースが接続されていることを性徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
入力端子５にゲートが共通接続されたＰｃｈ型電界効果
トランジスタ２とＮｃｈ型電界効果トランジスタ３とは
、ドレインが共通に接続されて出力端子６に尋出されて
ＣＭＯＳイノバータをｍ成しておシ、へｃｈ型−界効朱
トランジスタ１及びＰｃｈ型電界効果トランンスタ４は
Ｐｃｈ型及びＮｃｈ型電界効果トランジスタ２．３のし
きい値電圧の変動によるＣＭ（ＪＳインバータ回路の＃
ａ理しきい値電圧の変動を打ち消すためのトランジスタ
である。
トランジスタ２とＮｃｈ型電界効果トランジスタ３とは
、ドレインが共通に接続されて出力端子６に尋出されて
ＣＭＯＳイノバータをｍ成しておシ、へｃｈ型−界効朱
トランジスタ１及びＰｃｈ型電界効果トランンスタ４は
Ｐｃｈ型及びＮｃｈ型電界効果トランジスタ２．３のし
きい値電圧の変動によるＣＭ（ＪＳインバータ回路の＃
ａ理しきい値電圧の変動を打ち消すためのトランジスタ
である。
第１因の点ａは、Ｎｃｈ皺亀界効果トランジスタ１によ
シそのしきい値ｔａＥＶｔＮ、の分だけ十電源７０電圧
よシも下っている。また点すはＰｃｈ型電界効果トラン
ジスタ４によシそのしきい値電圧ＶＴＰ、の分だけ一電
源８の電圧よシも上昇している。したがってこのＣＭＣ
）Ｓインバータは、入力端子から一定源側をのぞけば見
かけ上、Ｎｃｈ呈電界効果トランジスタ３のしきい値電
圧ＶＴＮＩにＰｃｈ型電界効果トランジスタ４のしきい
値電Ｉｆ Ｖ Ｔ Ｐ ４が７ＪＱｂツタＶＴＮ３ ＋
Ｖｔｐ＝ノＬキＬ／’ｌ１ｊＬ電王をもつＮｃｈ型電
界効米効果ンジスタと等価である。同様にこのＣＭＯＩ
イ／バータの人力漏子から十電源側をのぞけば見かけ上
、Ｐｃｈ 型電界効果トランジスタ２のしきい値電圧Ｖ
’ Ｔ Ｐ 、にＮｃｈ型電界効果トランジスタ１のし
きい値電圧ＶＴＮ １が加わったＶＴＰＩ ＋ＶＴＮ、
のしきい値電圧をもつＰｃｈ 型電界効果トランジス
タと等価である。したがってＰｃｈ型及びＮｃｈ型電界
効果トラノジスタ１．４，２及３のしきい値がΔＶｔｐ
、、ΔＶｔｐ４ 。
シそのしきい値ｔａＥＶｔＮ、の分だけ十電源７０電圧
よシも下っている。また点すはＰｃｈ型電界効果トラン
ジスタ４によシそのしきい値電圧ＶＴＰ、の分だけ一電
源８の電圧よシも上昇している。したがってこのＣＭＣ
）Ｓインバータは、入力端子から一定源側をのぞけば見
かけ上、Ｎｃｈ呈電界効果トランジスタ３のしきい値電
圧ＶＴＮＩにＰｃｈ型電界効果トランジスタ４のしきい
値電Ｉｆ Ｖ Ｔ Ｐ ４が７ＪＱｂツタＶＴＮ３ ＋
Ｖｔｐ＝ノＬキＬ／’ｌ１ｊＬ電王をもつＮｃｈ型電
界効米効果ンジスタと等価である。同様にこのＣＭＯＩ
イ／バータの人力漏子から十電源側をのぞけば見かけ上
、Ｐｃｈ 型電界効果トランジスタ２のしきい値電圧Ｖ
’ Ｔ Ｐ 、にＮｃｈ型電界効果トランジスタ１のし
きい値電圧ＶＴＮ １が加わったＶＴＰＩ ＋ＶＴＮ、
のしきい値電圧をもつＰｃｈ 型電界効果トランジス
タと等価である。したがってＰｃｈ型及びＮｃｈ型電界
効果トラノジスタ１．４，２及３のしきい値がΔＶｔｐ
、、ΔＶｔｐ４ 。
△ＶＴＮ２及び△ＶＴＮ、だけ変動すると、このＣＭＯ
Ｓイノバータの＠理しきいｆａ逼圧の変動は概略Ｔ （
（ΔＶＴＮｓ ＋△ＶＴＰａ ）−（△ＶＴｐｌ ＋Δ
ＶＴ）ｈ） ）となｐＮｃｈ型電界効果トランジスタの
バックゲート電圧はすべて同じ値により△Ｖ’ＴＮ３＝
△ＶＴＮ２゜Ｐｃｈ型電界効果トランジスタのバックゲ
ート電圧はそれぞれ異なるがほぼ△■↑ｐ 、 −ΔＶ
ＴＰＩであるので、上式の値は０に近くなり、論理しき
い値１；圧は一定に保たれる。
Ｓイノバータの＠理しきいｆａ逼圧の変動は概略Ｔ （
（ΔＶＴＮｓ ＋△ＶＴＰａ ）−（△ＶＴｐｌ ＋Δ
ＶＴ）ｈ） ）となｐＮｃｈ型電界効果トランジスタの
バックゲート電圧はすべて同じ値により△Ｖ’ＴＮ３＝
△ＶＴＮ２゜Ｐｃｈ型電界効果トランジスタのバックゲ
ート電圧はそれぞれ異なるがほぼ△■↑ｐ 、 −ΔＶ
ＴＰＩであるので、上式の値は０に近くなり、論理しき
い値１；圧は一定に保たれる。
第２図は、入力ＣＭＯＳインバータ回路にバックゲート
１１ＬＥＥが〃口わる用途において本発明がざらにＭ幼
である第２の実施例を示す。Ｐｃｈ型電界効果トランジ
スタ２及び４のバックゲートは十寛源９に接続されてい
る。バックゲート用＋′Ｒｉ、源９によりＰｃｈｘｉ電
界幼未トラノジスタ２．４にバ、クゲート電圧力−ロわ
った場合にも第１の実−例の回路と同様、第１の！ｉ！
施例流側べた理由によプ、ＶｔＮ、Ｖｔｐ のｌｄ動に
対しこのＣＭＯＳイノバータ回路の論理しきい値電圧を
一定に保つことができる。さらに、一般にバックゲート
電圧が印加されるインバータでは七のバックゲーモ 論理しきい値電圧が震動するが、本発明の第２の実施例
では、＋′ｒＩＬ源９が変動した場合、Ｐｃｈ型電界効
果トランジスタ２．４のバックゲート電圧が同時に変化
するためｓｐｃｈｍ電界効果トランジスタ２とＰｃｈ型
電界効果トランジスタ４のしきい値電圧も四時に変化す
るため、互いにしきい値電圧の変動を打ち消し合うため
バックゲート電圧の変化によるＣ Ｍ Ｏｓインバータ
の論理しきい値電圧の変化が少ない。
１１ＬＥＥが〃口わる用途において本発明がざらにＭ幼
である第２の実施例を示す。Ｐｃｈ型電界効果トランジ
スタ２及び４のバックゲートは十寛源９に接続されてい
る。バックゲート用＋′Ｒｉ、源９によりＰｃｈｘｉ電
界幼未トラノジスタ２．４にバ、クゲート電圧力−ロわ
った場合にも第１の実−例の回路と同様、第１の！ｉ！
施例流側べた理由によプ、ＶｔＮ、Ｖｔｐ のｌｄ動に
対しこのＣＭＯＳイノバータ回路の論理しきい値電圧を
一定に保つことができる。さらに、一般にバックゲート
電圧が印加されるインバータでは七のバックゲーモ 論理しきい値電圧が震動するが、本発明の第２の実施例
では、＋′ｒＩＬ源９が変動した場合、Ｐｃｈ型電界効
果トランジスタ２．４のバックゲート電圧が同時に変化
するためｓｐｃｈｍ電界効果トランジスタ２とＰｃｈ型
電界効果トランジスタ４のしきい値電圧も四時に変化す
るため、互いにしきい値電圧の変動を打ち消し合うため
バックゲート電圧の変化によるＣ Ｍ Ｏｓインバータ
の論理しきい値電圧の変化が少ない。
以上説明したように本発明は、従来のＣＭＯＳインハー
タノ十電源側にゲートとドレインを接続したＮｃｈ型電
界効果トランジスタを、また−電源側にゲートとドレイ
ンを接続したＰｃｈ型電界効果トランジスタを挿入する
ことにより、ＣＭＯ８インバータを構成するＰｃｈ型電
界効果トランジスタ及びＮｃｈ、９％界効果トランジス
タのしきい（直が、その製造工程により変動しても一定
のＦａ理しきい値電圧を得られる効果がある。
タノ十電源側にゲートとドレインを接続したＮｃｈ型電
界効果トランジスタを、また−電源側にゲートとドレイ
ンを接続したＰｃｈ型電界効果トランジスタを挿入する
ことにより、ＣＭＯ８インバータを構成するＰｃｈ型電
界効果トランジスタ及びＮｃｈ、９％界効果トランジス
タのしきい（直が、その製造工程により変動しても一定
のＦａ理しきい値電圧を得られる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例２０回路図、第３図は従来ＣＭＯＳイ
ンバータの回路図である。 １．３・・・・・Ｎｃｈ型電界効果トランジスタ、２゜
４・・・・・・Ｐｃｈ型電界効果トランジスタ、５・・
・・・・入力端子、６・・・・・出力端子、７・・・・
・・十電源、８・・・・・・−電源、９・・・・・・バ
ックゲート用＋ｖＬ源。 ｆ、３： Ｎｃｈ型電イＬ丈グ求トランレ゛スクｚ
、＋： Ｐｃｈ’ｌｉ許＠Ｘヒランンスタ、５＝ 入
力端３ ろ： 出力丈高３ ７： す電源 ８−： −電源 １．３ ； Ｎｃｈ型ン芹クカりトランシスク２
．４ ： Ｐｃｈ、”ｌりぎ零ダカ果トランジス
タｊ ； 入力端子 ら ； 出力４仔 ７ ； ＋壱）に 葛 ２図 ム； 出力塙仔 ７： 千電ジ厭 と−−電源 第 ３ 図
明の第２の実施例２０回路図、第３図は従来ＣＭＯＳイ
ンバータの回路図である。 １．３・・・・・Ｎｃｈ型電界効果トランジスタ、２゜
４・・・・・・Ｐｃｈ型電界効果トランジスタ、５・・
・・・・入力端子、６・・・・・出力端子、７・・・・
・・十電源、８・・・・・・−電源、９・・・・・・バ
ックゲート用＋ｖＬ源。 ｆ、３： Ｎｃｈ型電イＬ丈グ求トランレ゛スクｚ
、＋： Ｐｃｈ’ｌｉ許＠Ｘヒランンスタ、５＝ 入
力端３ ろ： 出力丈高３ ７： す電源 ８−： −電源 １．３ ； Ｎｃｈ型ン芹クカりトランシスク２
．４ ： Ｐｃｈ、”ｌりぎ零ダカ果トランジス
タｊ ； 入力端子 ら ； 出力４仔 ７ ； ＋壱）に 葛 ２図 ム； 出力塙仔 ７： 千電ジ厭 と−−電源 第 ３ 図
Claims (1)
- 第１のＰｃｈ型電界効果トランジスタと第１のＮｃｈ型
電界効果トランジスタとを互いに直列に接続して構成さ
れるＣＭＯＳインバータ回路の前記第１のＮｃｈ型電界
効果トランジスタのソース側にゲートとドレインとが接
地された第２のＰｃｈ型電界効果トランジスタのソース
が接続され、前記第１のＰｃｈ型電界効果トランジスタ
のソース側にゲートとドレインとが電源に接続された第
２のＮｃｈ型電界効果トランジスタのソースが接続され
ていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154367A JPS639961A (ja) | 1986-06-30 | 1986-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154367A JPS639961A (ja) | 1986-06-30 | 1986-06-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639961A true JPS639961A (ja) | 1988-01-16 |
Family
ID=15582608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154367A Pending JPS639961A (ja) | 1986-06-30 | 1986-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367394B1 (ko) * | 1998-10-29 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체장치의cmos논리게이트및그제조방법 |
-
1986
- 1986-06-30 JP JP61154367A patent/JPS639961A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367394B1 (ko) * | 1998-10-29 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체장치의cmos논리게이트및그제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100405814B1 (ko) | 출력회로 | |
| JPS5949020A (ja) | 論理回路 | |
| EP0439149A1 (en) | Semiconductor digital circuits | |
| US3980896A (en) | Integrated circuit device | |
| JPS639961A (ja) | 半導体集積回路 | |
| JPS59175218A (ja) | Ｃｍｏｓインバ−タ | |
| JP2877039B2 (ja) | 半導体集積回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| US4546276A (en) | Full output voltage driver circuit using bootstrap capacitor and controlled delay circuitry | |
| JPS58162130A (ja) | 半導体入力回路 | |
| JPH0846508A (ja) | Ｃｍｏｓレベルシフト回路 | |
| JPS6290021A (ja) | シユミツトトリガ回路 | |
| JPS6025323A (ja) | 半導体集積回路 | |
| JPS59231916A (ja) | 半導体回路 | |
| JP2541296B2 (ja) | 相補型ｍｉｓｆｅｔ集積回路 | |
| JPS6010920A (ja) | 相補形半導体集積回路 | |
| JPS61150515A (ja) | 半導体集積回路 | |
| JPS60114028A (ja) | 論理回路 | |
| JPS6012816A (ja) | Ｃｍｏｓコンパレ−タ | |
| JPS62149218A (ja) | 高耐圧ｃｍｏｓ回路 | |
| JPS62114317A (ja) | シユミツトトリガ回路 | |
| JP3077197B2 (ja) | 半導体装置 | |
| JPS61145924A (ja) | シユミツトトリガ回路 | |
| JPH038125B2 (ja) | ||
| JPH0464260A (ja) | 論理ゲート |