KR101042937B1 - 기계적인 스위치와 ｍｏｓｆｅｔ이 결합된 논리 회로 - Google Patents

기계적인 스위치와 ｍｏｓｆｅｔ이 결합된 논리 회로 Download PDF

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Abstract

본 발명은 집적도를 향상시키고 정적 전력소모를 줄일 수 있도록 기계적인 스위치와 MOSFET을 결합하여 구현한 논리회로에 관한 것이다.
본 발명의 일 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로는 기판, 상기 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 기판 외부로 노출된 소오스 및 드레인, 상기 기판상에 형성된 게이트 절연막, 및 상기 게이트 절연막상에 형성된 게이트를 포함하는 MOFSET; 및 상기 소오스와 전기적으로 접속된 제1 전극, 상기 드레인과 전기적으로 접속된 제2 전극, 상기 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 기판에 고정되며 타단이 상기 제2 전극의 상부에 위치하는 이동전극을 포함하는 기계적인 스위치를 포함한다.
기계적인 스위치는 게이트 전극에 의해 발생하는 정전기력에 따라 정전 구동(기계적인 동작)을 하고 MOS 트랜지스터는 게이트에 의해 발생하는 전기장(field)에 따라 채널을 형성(전기적인 동작)을 한다.
MEMS, 집적회로, 논리회로

Description

기계적인 스위치와 ＭＯＳＦＥＴ이 결합된 논리 회로{LOGIC CIRCUITS USING COMBINED MECHANICAL SWITCH AND MOSFET}
본 발명은 직접회로 및 멤스(Microelectromechanical Systems)에 관한 것이다.
집적회로들은 근래 30년간의 추세를 따라 계속해서 높은 집적도와 빠른 스피드(성능)를 위해 사이즈를 줄이고 있다. 이들 집적회로 중에서 가장 중추적인 역할을 하며 널리 쓰이는 CMOS는 100nm미만의 선폭을 가지며 빠른 속도로 고집적화 되고 있다.
이런 CMOS는 p형과 n형 두 개의 MOS 트랜지스터로 구성되며 서로 상보적인 역할을 한다. 하지만 p형과 n형의 이동도의 차이에 의해 전류를 흘려줄 수 있는 정도가 다르고 더 많은 양의 전류 구동이 가능한 nmos와 같은 성능을 내기 위해 pmos 트랜지스터의 면적을 nmos의 면적의 3배정도가 되도록 설계한다. 이러한 pmos 트랜지스터의 넓은 면적은 점차 높아지는 집적도에 장애가 되어왔다. 이러한 문제점을 해결하고자 일본 특허출원 제2003-115587호에서는 pmos 트랜지스터의 전류 구동 능 력을 향상 시키고 있지만 pmos 트랜지스터의 크기를 줄이는 데는 불충분 했다.
또한 CMOS는 nmos 트랜지스터와 pmos 트랜지스터가 각각 일정한 영역을 차지하며 수평적으로 나눠져 형성되어 있으며, 두 트랜지스터의 서로 다른 게이트 전극에 공통된 입력신호를 인가하기 위하여 두 게이트 전극을 서로 전기적으로 연결시키는 배선공정을 필요로 하고 그에 따라 전체적인 소자의 면적을 더욱 증가시킨다. 그리고 nmos 및 pmos 트랜지스터 간의 소자분리를 위한 LOCOS(LOCal Oxidation of Silicon)나 STI(Shallow Trench Isolation)를 통한 면적의 소모도 존재한다. 국내 특허 출원 "모스 트랜지스터 및 시모스 인버터 및 그 제조 방법(출원번호 10-2007-0054791호)"에서는 이러한 문제를 해결하고자 공통 게이트 전극을 가지는 구조와 소자분리를 위한 공정이 필요치 않은 공정 디자인을 제한하지만 가장 중요한 트랜지스터의 면적은 그대로 유지된다는 한계가 있다.
CMOS 기술은 팩킹 밀도나 더 나은 성능을 내기 위해서 점차 작은 사이즈로 제작되고 있는데 그에 따라 전력소모 역시 큰 문제로 대두되고 있다. 전력소모는 크게 동적 전력소모와 정적 전력소모 두 가지로 나뉘게 된다. 그 중 정적 전력소모는 게이트 유전체의 박막화(20Å 미만)에 따라 게이트 전극에 전압 인가 시에 상당한 전류가 유전체를 통과(Tunneling)하는 게이트 누설과, 게이트 전압이 0으로 감소할 때에도 드레인과 소오스 사이에 일정한 전류가 흐르는 소오스/드레인 누설이 큰 영향을 미친다. 이런 정적 전력소모는 액티비티(CMOS의 동작)가 존재하지 않을 경우에도 전체적인 CMOS의 전력소모에 큰 역할을 차지하고 있다. 온도가 100℃에 가까워지면 정적 전력소모는 CMOS 회로의 동적 전력소모와 거의 동일하게 될 수 있 으며, CMOS 기술이 65 nm로 축소될 때, 누설 문제는 더욱 심각하게 된다. 그리고 45 nm 이하의 선폭으로 더 축소됨에 따라 이러한 경향성은 더욱 증대될 것이다. 이런 문제를 해결하기 위한 연구는 전 세계적으로 널리 진행되고 있지만 여전히 CMOS회로에서의 큰 문제점으로 존재하고 있는 실정이다.
그리고 CMOS는 nmos와 pmos의 결합으로 이루어져 있어 공정의 복잡성이 증대되고, 폴리 실리콘 게이트의 경우 게이트로부터 n-well로의 불순물(dopant, boron) 침투 등의 문제점이 존재하며, 두 트랜지스터의 결합 영향으로 인한 레치업(latch up)과 같은 좋지 않은 현상이 발생한다. 즉 nmos와 pmos를 동시에 사용함으로써 생기는 문제는 집적도의 제한요소가 되는 것 이외에도 다양하다.
본 발명은 기존 CMOS에 비해 집적도가 향상되고, 누설전류가 없어 정적 소모전력이 감소된 논리회로를 제공하는 것을 목적으로 한다.
또한 본 발명은 논리회로를 형성할 때 배선공정을 감소시키거나 없앨 수 있고, pmos와 nmos의 소자분리가 필요없어 필요한 면적을 감소시킬 수 있는 논리회로를 제공하는 것을 목적으로 한다.
또한 본 발명은 nmos 트랜지스터와 pmos 트랜지스터의 결합(CMOS)으로 인해 발생하는 좋지 않은 문제점을 없앨 수 있는 논리회로를 제공하는 것을 목적으로 한다.
전술한 과제를 해결하기 위한, 본 발명의 일 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로는 기판, 상기 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 기판 외부로 노출된 소오스 및 드레인, 상기 기판상에 형성된 게이트 절연막, 및 상기 게이트 절연막상에 형성된 게이트를 포함하는 MOFSET; 및 상기 소오스와 전기적으로 접속된 제1 전극, 상기 드레인과 전기적으로 접속된 제2 전극, 상기 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 기판에 고정되며 타단이 상기 제2 전극의 상부에 위치하는 이동전극을 포함하는 기계적인 스위치를 포함한다.
여기서, 상기 기판과 상기 이동전극의 일단 사이에 배치되고, 상기 이동전극의 일단이 고정되는 절연층을 더 포함하는 것이 바람직하다.
여기서, 상기 이동전극의 타단에 상기 제2 전극을 향해 돌출된 돌출부를 더 포함하는 것이 바람직하다.
여기서, 상기 기계적인 스위치는, 상기 제1 전극과 상기 제2 전극의 사이이자 상기 이동 전극의 하부에 위치하고, 상기 게이트와 전기적으로 접속된 게이트 전극을 더 포함하는 것이 바람직하다.
본 발명의 다른 일 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로는, 제1 기판, 상기 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 제1 기판 외부로 노출된 제1 소오스 및 제1 드레인, 상기 제1 기판상에 형성된 제1 게이트 절연막, 및 상기 제1 게이트 절연막상에 형성된 제1 게이트를 포함하는 제1 MOFSET; 제2 기판, 상기 제2 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 제2 기판 외부로 노출된 제2 소오스 및 제2 드레인, 상기 제2 기판상에 형성된 제2 게이트 절연막, 및 상기 제2 게이트 절연막상에 형성된 제2 게이트를 포함하는 제2 MOFSET; 상기 제1 소오스와 전기적으로 접속된 제1-1 전극, 상기 제1 드레인과 전기적으로 접속된 제1-2 전극, 상기 제1 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 제1 기판에 고정되며 타단이 상기 제1-1 전극의 상부에 위치하는 제1 이동전극을 포함하는 제1 기계적인 스위치; 및 상기 제2 소오스와 전기적으로 접속된 제2-1 전극, 상기 제2 드레인과 전기적으로 접속된 제2-2 전극, 상기 제2 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 제2 기판에 고정되며 타단이 상기 제1 이동전극의 일단 상부에 위치하는 제2 이동전극을 포함하는 제2 기계적인 스위치를 포함한다.
여기서, 상기 제1 기판과 상기 제1 이동전극의 일단 사이에 배치되고, 상기 제1 이동전극의 일단이 고정되는 제1 절연층; 및 상기 제2 기판과 상기 제2 이동전극의 일단 사이에 배치되고, 상기 제2 이동전극의 일단이 고정되는 제2 절연층을 더 포함하는 것이 바람직하다.
여기서, 상기 제1 이동전극의 타단에 상기 제1-1 전극을 향해 돌출된 돌출부; 및 상기 제2 이동전극의 타단에 상기 제1 이동전극의 일단을 향해 돌출된 돌출부를 더 포함하는 것이 바람직하다.
여기서, 상기 제1 기계적인 스위치는, 상기 제1-1 전극과 상기 제1-2 전극의 사이이자 상기 제1 이동 전극의 하부에 위치하고, 상기 제1 게이트와 전기적으로 접속된 제1 게이트 전극을 더 포함하고 상기 제2 기계적인 스위치는, 상기 제2-1 전극과 상기 제2-2 전극의 사이이자 상기 제2 이동 전극의 하부에 위치하고, 상기 제2 게이트와 전기적으로 접속된 제2 게이트 전극을 더 포함하는 것이 바람직하다.
여기서, 상기 제1 기계적인 스위치의 제1-1 전극은 상기 제2 기계적인 스위치의 제2-1 전극과 전기적으로 접속되고, 상기 제1 기계적인 스위치의 제1-2 전극은 상기 제2 기계적인 스위치의 제2-2 전극과 전기적으로 접속되는 것이 바람직하다.
여기서, 상기 제1 기계적인 스위치의 제1-1 전극은 상기 제2 기계적인 스위치의 제2-2 전극과 전기적으로 접속되고, 상기 제1 기계적인 스위치의 제1-2 전극은 상기 제2 기계적인 스위치의 제2-1 전극과 전기적으로 접속될 수도 있다.
본 발명의 또 다른 일 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로는, 1 기판, 상기 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 제1 기판 외부로 노출된 제1 소오스 및 제1 드레인, 상기 제1 기판상에 형성된 제1 게이트 절연막, 및 상기 제1 게이트 절연막상에 형성된 제1 게이트를 포함하는 제1 MOFSET; 제2 기판, 상기 제2 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 제2 기판 외부로 노출된 제2 소오스 및 제2 드레인, 상기 제2 기판상에 형성된 제2 게이트 절연막, 및 상기 제2 게이트 절연막상에 형성된 제2 게이트를 포함하는 제2 MOFSET; 상기 제1 소오스와 전기적으로 접속된 제1-1 전극, 상기 제1 드레인과 전기적으로 접속된 제1-2 전극, 상기 제1 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 제1 기판에 고정되며 타단이 상기 제1-2 전극의 상부에 위치하는 제1 이동전극을 포함하는 제1 기계적인 스위치; 및 상기 제2 소오스와 전기적으로 접속된 제2-1 전극, 상기 제2 드레인과 전기적으로 접속된 제2-2 전극, 상기 제2 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 제2 기판에 고정되며 타단이 상기 제1-2 전극의 상부에 위치하는 제2 이동전극을 포함하는 제2 기계적인 스위치를 포함한다.
여기서, 상기 제1 기판과 상기 제1 이동전극의 일단 사이에 배치되고, 상기 제1 이동전극의 일단이 고정되는 제1 절연층; 및 상기 제2 기판과 상기 제2 이동전 극의 일단 사이에 배치되고, 상기 제2 이동전극의 일단이 고정되는 제2 절연층을 더 포함하는 것이 바람직하다.
여기서, 상기 제1 이동전극의 타단에 상기 제1-2 전극을 향해 돌출된 제1 돌출부; 및 상기 제2 이동전극의 타단에 상기 제1-2 전극을 향해 돌출된 제2 돌출부를 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
여기서, 상기 제1 기계적인 스위치는, 상기 제1-1 전극과 상기 제1-2 전극의 사이이자 상기 제1 이동 전극의 하부에 위치하고, 상기 제1 게이트와 전기적으로 접속된 제1 게이트 전극을 더 포함하고, 상기 제2 기계적인 스위치는, 상기 제2-1 전극과 상기 제2-2 전극의 사이이자 상기 제2 이동 전극의 하부에 위치하고, 상기 제2 게이트와 전기적으로 접속된 제2 게이트 전극을 더 포함하는 것이 바람직하다.
여기서, 상기 제1 기계적인 스위치의 제1-1 전극은 상기 제2 기계적인 스위치의 제2-1 전극과 전기적으로 접속되는 것이 바람직하다.
여기서, 상기 제1 기계적인 스위치의 제1-1 전극은 상기 제2 기계적인 스위치의 제2-2 전극과 전기적으로 접속될 수도 있다.
본 발명에 따른 논리회로는 기존 CMOS 논리회로에 비해 집적도가 향상되고 누설전류가 없어 정적 전력소모를 줄일 수 있다.
또한 본 발명에 따른 논리회로는 기존 CMOS 논리회로와 달리 게이트 전극 연 결과 같은 추가적인 배선공정이 필요없고, pmos와 nmos의 소자분리를 위한 면적이 필요 없어, 소자 면적을 획기적으로 줄일 수 있다.
또한 본 발명에 따른 논리회로는 기존 nmos 트랜지스터와 pmos 트랜지스터의 결합(CMOS)으로 인해 발생하는 좋지 않은 문제점이 없다.
또한 본 발명에 따른 논리회로는 간단한 배선을 추가하여 NAND나 NOR같은 다양한 논리회로로 구성할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제1 실시예 - 인버터(inverter)
도 1은 본 발명의 일 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 기본 논리회로(10)를 나타낸 도면이다. 도 2는 본 발명의 일 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 기본 논리회로(10)를 간략화한 회로도이다. 본 발명의 일 실시예에 따른 논리회로(10)는 인버터(inverter)로 사용할 수 있다.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 따른 논리회로(10)는, MOSFET(100)과 기계적인 스위치부(200)를 포함한다. MOSFET(100)은 기판(101), 소오스(102), 드레인(103), 게이트 절연막(104) 및 게이트(105)를 포함한다. 기계적인 스위치부(200)는 제1 전극(201), 제2 전극(202) 및 이동전극(204)을 포함한다. 기계적인 스위치부(200)는 게이트 전극(203)을 더 포함할 수도 있다. 후술하는 바와 같이, 이동전극(204)이 게이트(105)와의 사이에 작용하는 정전기력으로 구동할 수 있는 경우 게이트 전극(203)이 없어도 무방하다. 이와 다르게, 게이트 전극(203)이 게이트(105)와 전기적으로 접속되고, 게이트 전극(203)과 이동전극(204) 사이에 작용하는 정전기력으로 이동전극(204)이 구동할 수도 있다. 이하에서는, 게이트 전극(203)이 포함된 것으로 가정하고 설명을 계속하며, 다른 실시예에서도 마찬가지이다.
MOSFET(100)의 구성을 살펴보면, 기판(101)에 소오스(102) 및 드레인(103)이 서로 이격되어 형성되어 있고, 기판(101)상에 게이트 절연막(104)이 형성되어 있고, 게이트 절연막(104)상에 게이트(105)가 형성되어 있다.
기계적인 스위치부(200)의 구성을 살펴보면, 제1 전극(201)은 소오스(102)에 접속되고, 제2 전극(202)은 드레인(103)에 접속되어 있다. 게이트 전극(203)은 게이트(105)와 접속되어 있다. 이동전극(204)은 일단이 기판(101)상에 배치된 절연층(106)에 고정되어 있고, 몸통부가 게이트 전극(203)의 상부에 위치하며, 타단이 제2 전극(203)의 상부에 위치한다. 이때 이동전극(204)의 일단은 기판(101)상에 배치된 절연층(106)에 고정되는 대신에, 기판(101)에 직접 고정되어도 무방하다. 이하 실시예에서도 마찬가지이다. 또한, 이동전극(204)의 타단에는 정전구동시 제2 전극(202)과 용이하게 접속될 수 있도록 제2 전극(202)을 향해 돌출된 돌출부(205)가 포함될 수도 있다.
본 발명의 일 실시예에 따른 논리회로(10)를 구성하는 물질에 관하여 살펴보 면, 기판(101)은 p형으로, 소오스(102)와 드레인(103)은 n+로 도핑되는 것이 바람직하다. 게이트(105)는 경우에 따라서 폴리 실리콘이나 메탈을 이용하는 것이 바람직하다. 여기서 절연층(106)이 매우 얇은 경우는 불필요하게 이동전극(204)의 Vdd 전압이 MOSFET의 채널 형성에 영향을 줄 수 있으므로 이동전극(204)의 Vdd 전압에 의한 전계를 막아줄 수 있는 메탈을 이용하는 것이 바람직하다.
제1 전극(201), 제2 전극(202), 게이트 전극(203) 그리고 이동전극(204)은 구리, 탄소나노 튜브, 폴리 실리콘 등의 도전성 물질로 형성된다.
이동전극(204)은 게이트 전극(203)에 인가되는 전압과 이동전극(204)에 인가되는 전압의 차이에 의해서 정전기력이 발생하면서 제2 전극(202)에 접촉되어 이동전극(204)에 인가된 전압을 제2 전극(202)에 전달하고 탄성력에 의하여 다시 원위치로 복원되는 구조로 형성될 수 있다.
기계적인 스위치부(200)의 게이트 전극(203)이 MOSFET(100)의 게이트(105)의 상부에 위치하면서 전기적으로 결합되어 있거나, 전술한 바와 같이 아예 게이트 전극(203)이 존재하지 않아도 무방한 경우도 있으므로, 기존 CMOS를 이용한 논리회로와 달리 pmos와 nmos의 게이트 전극 연결로 인한 면적 손실을 막을 수 있다. 또한 기존 CMOS를 이용한 논리회로와 달리 nmos 및 pmos 트랜지스터 간의 소자분리를 위한 LOCOS(LOCal Oxidation of Silicon)나 STI(Shallow Trench Isolation)에 의한 면적소모 역시 줄일 수 있다.
또한, 기존 CMOS 구조에서는 근거리에 형성된 다른 도핑형의 영향으로 인한 래치업(latch up)과 같은 문제점들이 존재하는데 본 발명에 따른 논리회로(10)에서는, pmos가 존재하지 않으므로 이러한 nmos 트랜지스터와 pmos 트랜지스터의 결합(CMOS)으로 인해 발생하는 좋지 않은 문제점 역시 추가적으로 없앨 수 있다.
다음으로, 도 1 및 도 2에 도시된 본 발명의 일 실시예에 따른 논리회로(10)를 동작시키는 방법에 관하여 설명한다. 제1 전극(201)에 접지전압을 인가하고 이동전극(204)에 전원전압(Vdd)을 인가한다. 제2 전극(202)은 인버터에서 출력단의 역할을 수행하고 게이트 전극(203)은 입력단의 역할을 하는 것이 바람직하다. 이에 대한 상세한 설명은 도 3a 및 3b를 참조하여 후술하도록 한다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 논리회로(10)의 도면으로서, 논리회로(10)에 전원이 인가되어 동작하고 있는 상황을 나타낸 것이다.
도 3a는 논리회로(10)가 논리 1을 출력하는 상황을 나타낸 도면이다. 이동전극(204)에는 전원전압(Vdd)이 인가된 상태이고 제1 전극에는 접지전압(GND)이 인가되어 있는 상태에서 게이트 전극(203)과 이동전극(204)의 전압차가 기계적인 스위치의 풀인 전압(VPI)보다 크면 (즉, 게이트 전극(203)에 Vdd - VPI 보다 낮은 전압이 인가될 경우) 이동전극(204)은 전원전압(Vdd)을 출력단의 역할을 수행하는 제2 전극(202)에 전달하게 되게 되고 논리 1이 출력되게 된다. 이 때 게이트 전극(203)에 인가되는 전압은 MOSFET의 문턱전압보다 작아서 MOSFET의 채널은 형성되지 않는 것이 바람직하다.
도 3b는 논리회로(10)가 논리 0을 출력하는 상황을 나타낸 도면이다. 이동전극(204)에는 전원전압(Vdd)이 인가된 상태이고 제1 전극에는 접지전압(GND)이 인가되어 있는 상태에서 게이트 전극(203)에 MOSFET의 문턱전압보다 높은 전압이 인가되면 MOSFET내에 채널이 형성되게 되고 소오스(102)에 인가되어 있는 접지전압(GND)이 출력단의 역할을 수행하는 제2 전극(202)으로 전달되게 된다. 즉 논리 0이 출력되게 된다. 이 때 게이트 전극(203)에 인가되는 전압은 Vdd - VPI보다는 커서 이동전극(204)이 제2 전극(202)과 접촉하지 않는 것이 바람직하다.
제2 실시예 - NOR 논리회로
도 4a는 본 발명의 제2 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로(20)를 나타낸 도면이다. 도 4b는 도 4a의 본 발명의 제2 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로(20)를 간략화한 회로도이다. 도 4c는 도 4a 및 5b에 나타낸 논리회로(20)의 진리표이다.
본 발명의 제2 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로(20)는 제1 MOSFET(1100), 제1 기계적인 스위치부(1200), 제2 MOSFET(1300), 제2 기계적인 스위치부(1400)를 포함한다.
제1 MOSFET(1100)은 제1 기판(1101), 제1 기판(1101)내에 서로 이격되어 형성된 소오스(1102)와 드레인(1103), 제1 기판(1101)상에 배치된 게이트 절연막(1104), 게이트 절연막(1104)상에 배치된 게이트(1105)를 포함한다.
제2 MOSFET(1300)은 제2 기판(1301), 제2 기판(1301)내에 서로 이격되어 형성된 소오스(1302)와 드레인(1303), 제2 기판(1301)상에 배치된 게이트 절연막(1304), 게이트 절연막(1304)상에 배치된 게이트(1305)를 포함한다. 여기서 제1 기판(1101) 및 제2 기판(1301)은 동일한 기판일 수도 있고, 별개의 기판일 수도 있다.
제1 기판(1101) 및 제2 기판(1301)은 p형으로, 제1 MOSFET(1100) 및 제2 MOSFET(1300)의 소오스(1102, 1302)와 드레인(1103, 1303)은 n+로 도핑되는 것이 바람직하다. 이는 기본적인 NMOSFET의 구성과 동일하다.
제1 기계적인 스위치부(1200)는 제1 전극(1201), 제2 전극(1202), 게이트 전극(1203) 및 이동전극(1204)을 포함한다. 또한, 제1 기계적인 스위치부(1200)는 이동전극(1204)에 형성된 돌출부(1205)를 포함할 수도 있다.
제2 기계적인 스위치부(1400)는 제1 전극(1401), 제2 전극(1402), 게이트 전극(1403) 및 이동전극(1404)을 포함한다. 또한, 제2 기계적인 스위치부(1400)는 이동전극(1404)에 형성된 돌출부(1405)를 포함할 수도 있다.
제1 MOSFET(1100), 제2 MOSFET(1300), 제1 기계적인 스위치부(1200) 및 제2 기계적인 스위치부(1400)의 구성 중 제1 실시예와 동일한 부분은 설명을 생략한다. 그렇게 하더라도 당업자는 제1 실시예에 관한 설명으로부터 제2 실시예를 용이하게 이해하고 실시할 수 있을 것이다.
제1 기계적인 스위치부(1200)의 제1 전극(1201)은 제1 MOSFET(1100)의 소오스(1102)에 접속되고, 제2 전극(1202)은 드레인(1103)에 접속되고, 게이트 전극(1203)은 게이트(1105)에 접속된다.
제2 기계적인 스위치부(1400)의 제1 전극(1401)은 제2 MOSFET(1300)의 소오스(1302)에 접속되고, 제2 전극(1402)은 드레인(1303)에 접속되고, 게이트 전극(1403)은 게이트(1305)에 접속된다.
제1 MOSFET(1100)은 기판(1101)상에 배치된 절연층(1106)을 포함할 수도 있으며, 제2 MOSFET(1300)은 기판(1301)상에 배치된 절연층(1306)을 포함할 수도 있다.
제1 기계적인 스위치부(1200)의 제1 전극(1201)은 제2 기계적인 스위치부(1400)의 제1 전극(1401) 또는 제2 전극(1402)에 연결되고, 제1 기계적인 스위치부(1200)의 제2 전극(1202)은 제2 기계적인 스위치부(1400)의 제1, 2 전극 중 제1 기계적인 스위치부(1200)의 제1 전극(1201)과 연결되지 않은 나머지 전극에 연결된다. 여기서, 제1 기계적인 스위치부(1200)의 제1 전극(1201)과 연결되는 제2 기계적인 스위치부(1400)의 전극의 선택은 주어진 논리 회로의 동작을 벗어나게 하지 않는 범위 내에서 배선의 효율성을 증대시키고 면적을 줄이는 방향으로 연결하는 것이 바람직하다.
도 4a, 4b에서는 일례로서, 제1 기계적인 스위치부(1200)의 제1 전극(1201)과 제2 기계적인 스위치부(1400)의 제1 전극(1401)을 연결하고, 제1 기계적인 스위 치부(1200)의 제2 전극(1202)과 제2 기계적인 스위치부(1400)의 제2 전극(1402)을 연결한다.
서로 연결된 제1 기계적인 스위치부(1200)의 제1 전극(1201) 및 제2 기계적인 스위치부(1400)의 제1 전극(1401)은 논리회로(20)의 출력단으로 사용한다. 서로 연결된 제1 기계적인 스위치부(1200)의 제2 전극(1202) 및 제2 기계적인 스위치부(1400)의 제2 전극(1402)에는 접지전압(GND)을 인가한다.
제1 기계적인 스위치부(1200)의 이동전극(1204)은 최초 전기적인 플로팅 상태(floating state)로 두고, 제2 기계적인 스위치부(1400)의 이동전극(1404)에는 전원전압(Vdd)을 인가한다.
그 상태에서, 제2 MOFSET부(1300)의 게이트(1305)(즉 제2 기계적인 스위치부(1400)의 게이트 전극(1403))에 접지전압을 인가하면, 제2 기계적인 스위치부(1400)의 이동전극(1404)이 게이트 전극(1403)과의 정전기력에 의해 정전구동하게 되고, 따라서, 제2 기계적인 스위치부(1400)의 이동전극(1404)이 제1 기계적인 스위치부(1200)의 이동전극(1204)에 접속되어, 제1 기계적인 스위치부(1200)의 이동전극(1204)에 전원전압(Vdd)이 인가된다. 이때, 제1 MOFSET부(1100)의 게이트(1105)(즉 제1 기계적인 스위치부(1200)의 게이트 전극(1203))에 접지전압이 인가되고 있으면, 제1 기계적인 스위치부(1200)의 이동전극(1204)이 정전구동하여, 논리회로(20)의 출력이 1의 상태가 되고, 제1 MOFSET부(1100)의 게이트(1105)(즉 제1 기계적인 스위치부(1200)의 게이트 전극(1203))에 전원전압이 인가되고 있으면, 제1 기계적인 스위치부(1200)의 이동전극(1204)은 정전구동하지 않으므로 논리 회로(20)의 출력은 0의 상태가 된다. 따라서, 제1 MOFSET부(1100)의 게이트(1105)(즉 제1 기계적인 스위치부(1200)의 게이트 전극(1203))(A)과 제2 MOFSET부(1300)의 게이트(1305)(즉 제2 기계적인 스위치부(1400)의 게이트 전극(1403))(B)에 모두 입력 0(즉, 접지전압)이 인가될 때에만, 논리회로(20)의 출력이 1이된다. 제1 MOFSET부(1100)의 게이트(1105)(즉 제1 기계적인 스위치부(1200)의 게이트 전극(1303))(A)와 제2 MOFSET부(1300)의 게이트(1305)(즉 제2 기계적인 스위치부(1400)의 게이트 전극(1403))(B) 중 어느 하나에 입력 1(즉, 전원전압)이 인가될 경우에는, 논리회로(20)의 출력은 0이된다. 이러한 입력-출력 관계를 도 4c의 진리표에 나타내었으며, 이는 NOR 논리회로의 진리표임을 알 수 있다. 따라서, 논리회로(20)는 NOR 논리회로로 동작하는 것을 알 수 있다.
도 4c의 진리표를 참조하면, 제1 기계적인 스위치부(1200)의 게이트 전극(1203)에 인가되는 제1 입력신호(A)로서 논리 0의 상태가, 제2 기계적인 스위치부(1400)의 게이트 전극(1403)에 인가되는 제2 입력신호(B)로서 논리 0의 상태가 입력되면 제2 기계적인 스위치부(1400)의 이동전극(1404)은 정전기력에 의한 정전구동을 통해 전원전압(Vdd)을 제1 기계적인 스위치부(1200) 이동전극(1204)에 전달하게 되고 이로 인해 제1 기계적인 스위치부(1200)의 이동전극(1204)과 게이트 전극(1203) 사이에 정전기력이 발생하고 제1 기계적인 스위치부(1200)의 이동전극(1204)과 제1 전극(1201)이 전기적인 접촉이 발생해 출력단인 제1 전극(1201)(제2 기계적인 스위치부(1400)의 제1 전극(1302))에 논리 1이 출력된다. 이 때 제1, 2 MOSFET은 채널을 형성하지 않는 것이 바람직하다.
여기서, 제1, 2 입력신호(A, B)의 논리 0의 상태는 기계적인 스위치부(1200, 1400)의 이동전극(1204, 1404)이 구동할 수 있도록 Vdd - VPI보다 작고, MOSFET(1100, 1300)의 채널이 형성될 수 없도록 문턱전압보다 작은 것이 바람직하다. 즉, 둘 중에 작은 것보다 작은 것이 바람직하다.
위의 경우를 제외하면, 즉 두 입력신호 중 하나라도 논리 1의 상태가 되면 두 MOSFET 중에 적어도 하나는 채널을 형성하게 되고 그에 따라 접지 전압(GND)을 가지는 제1, 2 기계적인 스위치부의 제2 전극들 중 적어도 하나는 출력단에 접지 전압을 전달하기 때문에 출력단에서는 논리 0이 출력된다.
여기서, 제1, 2 입력신호(A, B)의 논리 1의 상태는 기계적인 스위치부의 이동전극이 접촉할 수 없도록 Vdd - VPI보다 크고, MOSFET의 채널이 형성될 수 있도록 문턱전압보다 큰 것이 바람직하다. 즉 둘 중에 큰 것보다 큰 것이 바람직하다.
제3 실시예 - NAND 논리회로
도 5a는 본 발명의 제3 실시예에 따른 논리회로(30)인 NAND gate를 나타낸 도면이다. 도 5b는 도 5a의 논리회로(30)를 간략화한 회로도이다. 도 5c는 도 5a 및 5b에 나타낸 논리회로(30)의 진리표이다.
본 발명의 제3 실시예에 따른 논리회로(30)는 제1 MOSFET(2100), 제1 기계적인 스위치부(2200), 제2 MOSFET(2300), 제2 기계적인 스위치부(2400)를 포함한다.
제1 MOSFET(2100)은 제1 기판(2101), 제1 기판(2101)내에 서로 이격되어 형성된 소오스(2102)와 드레인(2103), 제1 기판(2101)상에 배치된 게이트 절연막(2104), 게이트 절연막(2104)상에 배치된 게이트(2105)를 포함한다.
제2 MOSFET(2300)은 제2 기판(2301), 제2 기판(2301)내에 서로 이격되어 형성된 소오스(2302)와 드레인(2303), 제2 기판(2301)상에 배치된 게이트 절연막(2304), 게이트 절연막(2304)상에 배치된 게이트(2305)를 포함한다. 여기서 제1 기판(2101) 및 제2 기판(2301)은 동일한 기판일 수도 있고, 별개의 기판일 수도 있다.
제1 기판(2101) 및 제2 기판(2301)은 p형으로, 제1 MOSFET 및 제2 MOSFET의 소오스(2102, 2302)와 드레인(2103, 2303)은 n+로 도핑되는 것이 바람직하다. 이는 기본적인 NMOSFET의 구성과 동일하다.
제1 기계적인 스위치부(2200)는 제1 전극(2201), 제2 전극(2202), 게이트 전극(2203) 및 이동전극(2204)을 포함한다. 또한, 제1 기계적인 스위치부(2200)는 이동전극(2204)에 형성된 돌출부(2205)를 포함할 수도 있다.
제2 기계적인 스위치부(2400)는 제1 전극(2401), 제2 전극(2402), 게이트 전극(2403) 및 이동전극(2404)을 포함한다. 또한, 제2 기계적인 스위치부(2400)는 이동전극(2404)에 형성된 돌출부(2405)를 포함할 수도 있다.
제1 MOSFET(2100), 제2 MOSFET(2300), 제1 기계적인 스위치부(2200) 및 제2 기계적인 스위치부(2400)의 구성 중 제1 실시예와 동일한 부분은 설명을 생략한다. 그렇게 하더라도 당업자는 제1 실시예에 관한 설명으로부터 제3 실시예를 용이하게 이해하고 실시할 수 있을 것이다.
제1 기계적인 스위치부(2200)의 제1 전극(2201)은 제1 MOSFET(2100)의 소오스(2102)에 접속되고, 제2 전극(2202)은 드레인(2103)에 접속되고, 게이트 전극(2203)은 게이트(2105)에 접속된다.
제2 기계적인 스위치부(2400)의 제1 전극(2401)은 제2 MOSFET(2300)의 소오스(2302)에 접속되고, 제2 전극(2402)은 드레인(2303)에 접속되고, 게이트 전극(2403)은 게이트(2305)에 접속된다.
또한 제1 기계적인 스위치(2200)의 제1 전극(2201)은 제2 기계적인 스위치(2400)의 제1 전극(2401) 또는 제2 전극(2402)에 연결된다.
여기서, 제1 기계적인 스위치(2200)의 제1 전극(2201)과 연결되는 제2 기계적인 스위치(2400)의 전극의 선택은 주어진 논리 회로의 동작을 벗어나게 하지 않는 범위 내에서 배선의 효율성을 증가시키고 면적을 줄이는 방향으로 연결하는 것이 바람직하다. 도 5a 및 5b에서는, 일례로 제1 기계적인 스위치부(2200)의 제1 전극(2201)과 제2 기계적인 스위치부(2400)의 제1 전극(2401)이 접속된 형태를 나타내었으며 이하의 설명도 이에 기초한다. 당업자는 이러한 설명에 기초하여 다른 접속형태에 대해서도 용이하게 파악할 수 있을 것이며, 그러한 접속형태 또한 본 발명의 권리범위에 속하는 것으로 의도된다.
제1 기계적인 스위치부(2200)의 제2 전극(2202)은 출력단(Output)으로 사용된다.
제2 기계적인 스위치부(2400)의 제2 전극(2402)에는 접지 전압(GND)을 인가하며, 제1 기계적인 스위치부(2200)의 이동전극(2204)과 제2 기계적인 스위치부(2400)의 이동전극(2404))에는 전원전압(Vdd)을 인가한다.
여기서, 제2 기계적인 스위치부(2400)의 이동전극(2404)은 제1 기계적인 스위치부(2200)의 이동전극(2204)과 출력단을 공유한다. 즉, 제1 기계적인 스위치부(2200)의 이동전극(2204)이 정전구동하는 경우, 제1 기계적인 스위치부(2200)의 제2 전극(2202)에 접속되는데, 마찬가지로, 제2 기계적인 스위치부(2400)의 이동전극(2404)이 정전구동하는 경우, 제1 기계적인 스위치부(2200)의 제2 전극(2202)에 접속된다. 이를 통하여 NAND 논리회로를 구현할 수 있다.
도 5c에 도시된 진리표를 참조하면, 제1 기계적인 스위치부(2200)의 게이트 전극(2203)에 인가되는 제1 입력신호(A)로서 논리 1의 상태가, 제2 기계적인 스위치부(2400)의 게이트 전극(2403)에 인가되는 제2 입력신호(B)로서 논리 1의 상태가 인가되면 제1, 2 기계적인 스위치부(2200, 2400)의 이동전극들(2204, 2404)은 모두 동작하지 않고(풀인 동작이 발생하지 않고) 제1, 2 MOSFET(2100, 2300)은 모두 채널을 형성하게 된다. 그에 따라서 제2 MOSFET(2300)의 드레인(2303)의 접지전압(GND)이 소오스(2302)로 전달되고 이는 당연히 제2 기계적인 스위치부(2400)의 제1 전극(2401)과 같은 전압을 공유한다. 제2 기계적인 스위치부(2400)의 제1 전극(2401)이 제1 기계적인 스위치부(2200)의 제1 전극(2201)에 접지전압(GND)을 전 달하고 채널이 형성된 제1 MOSFET(2100)에 의해 제1 MOSFET(2100)의 소오스(2102)가 드레인(2103)으로 접지전압(GND)을 전달한다. 제1 기계적인 스위치부(2200)의 제2 전극(2202)은 제1 MOSFET(2100)의 드레인(2103)과 같은 전압을 공유하므로 접지전압, 즉 논리 0이 출력된다.
여기서, 제1, 2 입력신호(A, B)의 논리 1의 상태는 기계적인 스위치부(2200, 2400)의 이동전극(2204, 2404)이 구동할 수 없도록 Vdd - VPI보다 크고, MOSFET(2100, 2300)의 채널이 형성될 수 있도록 문턱전압보다 큰 것이 바람직하다. 즉 둘 중에 큰 것보다 큰 것이 바람직하다.
위의 경우를 제외하면, 즉 두 입력신호(A, B) 중 하나라도 논리 0의 상태가 입력되면 제1 기계적인 스위치부(2200)의 이동전극(2204)이 정전기력에 의한 정전구동으로 출력단의 기능을 하는 제1 기계적인 스위치부(2200)의 제2 전극(2202)에 전원전압(Vdd)을 전달하거나, 제2 기계적인 스위치부(2400)의 이동전극(2404)이 정전기력에 의한 정전구동으로 출력단의 기능을 하는 제1 기계적인 스위치부(2200)의 제2 전극(2202)에 전원전압(Vdd)를 전달하므로 출력단에서는 전원전압, 즉 논리 1이 출력된다
여기서, 제1, 2 입력신호(A, B)의 논리 0의 상태는 기계적인 스위치부(2200, 2400)의 이동전극(2204, 2404)이 출력단에 접촉할 수 있도록 Vdd - VPI보다 작고, MOSFET의 채널이 형성될 수 없도록 문턱전압보다 작은 것이 바람직하다. 즉, 둘 중에 작은 것보다 작은 것이 바람직하다.
이상 본 발명의 이해를 돕기 위해 바람직한 실시예를 예로 들어 본 발명을 상세히 설명하였다. 그러나, 본 발명은 이러한 실시예로 한정되는 것이 아니며, 본 발명의 사상의 범주에 속하는 다양한 변형예 또한 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
도 1은 본 발명의 제1 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 회로도이다.
도 3a는 본 발명의 제1 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 동작상태를 나타낸 단면도이다.
도 3b는 본 발명의 제1 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 동작상태를 모식적으로 나타낸 단면도이다.
도 4a는 본 발명의 제2 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 단면도이다.
도 4b는 본 발명의 제2 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 회로도이다.
도 4c는 본 발명의 제2 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 진리표이다.
도 5a는 본 발명의 제3 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 단면도이다.
도 5b는 본 발명의 제3 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 회로도이다.
도 5c는 본 발명의 제3 실시예에 따른 기계적인 스위치와 MOSFET이 결합된 논리회로의 진리표이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : MOSFET
101 : 기판
102 : 소오스
103 : 드레인
104 : 게이트 절연막
105 : 게이트
106 : 절연층
200 : 기계적인 스위치
201 : 제1 전극
202 : 제2 전극
203 : 게이트 전극
204 : 이동전극
205 : 돌출부

Claims (16)

  1. 기판, 상기 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 기판 외부로 노출된 소오스 및 드레인, 상기 기판상에 형성된 게이트 절연막, 및 상기 게이트 절연막상에 형성된 게이트를 포함하는 MOFSET; 및
    상기 소오스와 전기적으로 접속된 제1 전극, 상기 드레인과 전기적으로 접속된 제2 전극, 상기 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 기판에 고정되며 타단이 상기 제2 전극의 상부에 위치하는 이동전극을 포함하는 기계적인 스위치;
    를 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  2. 제1항에 있어서,
    상기 기판과 상기 이동전극의 일단 사이에 배치되고, 상기 이동전극의 일단이 고정되는 절연층을 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  3. 제1항에 있어서,
    상기 이동전극의 타단에 상기 제2 전극을 향해 돌출된 돌출부를 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  4. 제1항에 있어서,
    상기 기계적인 스위치는, 상기 제1 전극과 상기 제2 전극의 사이이자 상기 이동 전극의 하부에 위치하고, 상기 게이트와 전기적으로 접속된 게이트 전극을 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  5. 제1 기판, 상기 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 제1 기판 외부로 노출된 제1 소오스 및 제1 드레인, 상기 제1 기판상에 형성된 제1 게이트 절연막, 및 상기 제1 게이트 절연막상에 형성된 제1 게이트를 포함하는 제1 MOFSET;
    제2 기판, 상기 제2 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 제2 기판 외부로 노출된 제2 소오스 및 제2 드레인, 상기 제2 기판상에 형성된 제2 게이트 절연막, 및 상기 제2 게이트 절연막상에 형성된 제2 게이트를 포함하는 제2 MOFSET;
    상기 제1 소오스와 전기적으로 접속된 제 1-1 전극, 상기 제1 드레인과 전기적으로 접속된 제1-2 전극, 상기 제1 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 제1 기판에 고정되며 타단이 상기 제1-1 전극의 상부에 위치하는 제1 이동전극을 포함하는 제1 기계적인 스위치; 및
    상기 제2 소오스와 전기적으로 접속된 제2-1 전극, 상기 제2 드레인과 전기적으로 접속된 제2-2 전극, 상기 제2 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 제2 기판에 고정되며 타단이 상기 제1 이동전극의 일단 상부에 위치하는 제2 이동전극을 포함하는 제2 기계적인 스위치;
    를 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  6. 제5항에 있어서,
    상기 제1 기판과 상기 제1 이동전극의 일단 사이에 배치되고, 상기 제1 이동전극의 일단이 고정되는 제1 절연층; 및
    상기 제2 기판과 상기 제2 이동전극의 일단 사이에 배치되고, 상기 제2 이동전극의 일단이 고정되는 제2 절연층을 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  7. 제5항에 있어서,
    상기 제1 이동전극의 타단에 상기 제1-1 전극을 향해 돌출된 돌출부; 및
    상기 제2 이동전극의 타단에 상기 제1 이동전극의 일단을 향해 돌출된 돌출부를 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  8. 제5항에 있어서,
    상기 제1 기계적인 스위치는, 상기 제1-1 전극과 상기 제1-2 전극의 사이이자 상기 제1 이동 전극의 하부에 위치하고, 상기 제1 게이트와 전기적으로 접속된 제1 게이트 전극을 더 포함하고
    상기 제2 기계적인 스위치는, 상기 제2-1 전극과 상기 제2-2 전극의 사이이자 상기 제2 이동 전극의 하부에 위치하고, 상기 제2 게이트와 전기적으로 접속된 제2 게이트 전극을 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  9. 제5항에 있어서,
    상기 제1 기계적인 스위치의 제1-1 전극은 상기 제2 기계적인 스위치의 제2-1 전극과 전기적으로 접속되고,
    상기 제1 기계적인 스위치의 제1-2 전극은 상기 제2 기계적인 스위치의 제2-2 전극과 전기적으로 접속된, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  10. 제5항에 있어서,
    상기 제1 기계적인 스위치의 제1-1 전극은 상기 제2 기계적인 스위치의 제2-2 전극과 전기적으로 접속되고,
    상기 제1 기계적인 스위치의 제1-2 전극은 상기 제2 기계적인 스위치의 제2-1 전극과 전기적으로 접속된, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  11. 제1 기판, 상기 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 제1 기판 외부로 노출된 제1 소오스 및 제1 드레인, 상기 제1 기판상에 형성된 제1 게이트 절연막, 및 상기 제1 게이트 절연막상에 형성된 제1 게이트를 포함하는 제1 MOFSET;
    제2 기판, 상기 제2 기판 내부에 서로 이격되어 형성되고 적어도 일부가 상기 제2 기판 외부로 노출된 제2 소오스 및 제2 드레인, 상기 제2 기판상에 형성된 제2 게이트 절연막, 및 상기 제2 게이트 절연막상에 형성된 제2 게이트를 포함하는 제2 MOFSET;
    상기 제1 소오스와 전기적으로 접속된 제1-1 전극, 상기 제1 드레인과 전기적으로 접속된 제1-2 전극, 상기 제1 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 제1 기판에 고정되며 타단이 상기 제1-2 전극의 상부에 위치하는 제1 이동전극을 포함하는 제1 기계적인 스위치; 및
    상기 제2 소오스와 전기적으로 접속된 제2-1 전극, 상기 제2 드레인과 전기적으로 접속된 제2-2 전극, 상기 제2 게이트의 상부에 몸통부의 적어도 일부가 위치하고 일단이 상기 제2 기판에 고정되며 타단이 상기 제1-2 전극의 상부에 위치하는 제2 이동전극을 포함하는 제2 기계적인 스위치;
    를 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  12. 제11항에 있어서,
    상기 제1 기판과 상기 제1 이동전극의 일단 사이에 배치되고, 상기 제1 이동전극의 일단이 고정되는 제1 절연층; 및
    상기 제2 기판과 상기 제2 이동전극의 일단 사이에 배치되고, 상기 제2 이동전극의 일단이 고정되는 제2 절연층을 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  13. 제11항에 있어서,
    상기 제1 이동전극의 타단에 상기 제1-2 전극을 향해 돌출된 제1 돌출부; 및
    상기 제2 이동전극의 타단에 상기 제1-2 전극을 향해 돌출된 제2 돌출부
    를 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  14. 제11항에 있어서,
    상기 제1 기계적인 스위치는, 상기 제1-1 전극과 상기 제1-2 전극의 사이이자 상기 제1 이동 전극의 하부에 위치하고, 상기 제1 게이트와 전기적으로 접속된 제1 게이트 전극을 더 포함하고,
    상기 제2 기계적인 스위치는, 상기 제2-1 전극과 상기 제2-2 전극의 사이이자 상기 제2 이동 전극의 하부에 위치하고, 상기 제2 게이트와 전기적으로 접속된 제2 게이트 전극을 더 포함하는, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  15. 제11항에 있어서,
    상기 제1 기계적인 스위치의 제1-1 전극은 상기 제2 기계적인 스위치의 제2-1 전극과 전기적으로 접속된, 기계적인 스위치와 MOSFET이 결합된 논리회로.
  16. 제11항에 있어서,
    상기 제1 기계적인 스위치의 제1-1 전극은 상기 제2 기계적인 스위치의 제2-2 전극과 전기적으로 접속된, 기계적인 스위치와 MOSFET이 결합된 논리회로.
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KR100810519B1 (ko) 2007-05-23 2008-03-07 한국과학기술원 기계적인 스위치를 이용한 비휘발성 메모리 셀 및 그어레이
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