JP2007180552A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】スタックキャパシタの容量の増大及びパフォーマンスの向上が可能な半導体装置を提供する。
【解決手段】半導体装置は、陥凹ゲートとディープトレンチキャパシタ装置１０２とを有し、陥凹ゲートの突出部１２０とディープトレンチキャパシタ装置１０２の上部とが露出している基板と、上部の側壁と突出部１２０の側壁とに形成されるスペーサと、導電材料から形成され、スペーサ間の空間に形成され、埋設ビットラインコンタクト１３４ａとキャパシタ埋設表面ストラップ１３４ｂとを有する埋設部分と、陥凹ゲートを横切って形成されるワードライン１４０と、埋設ビットラインコンタクト１３４ａ上に位置する上ビットラインコンタクトと、上ビットラインコンタクトに接続され、キャパシタ埋設表面ストラップ１３４ｂを覆わないビットライン１５０と、キャパシタ埋設表面ストラップ１３４ｂと接続し、プラグを有するスタックキャパシタと、を備える。
【選択図】図２０

Description

本発明は、半導体装置及びその製造方法に関し、より詳細には、トレンチキャパシタ（trench capacitor）とスタックキャパシタ（stack capacitor）とを備えた半導体装置及びその製造方法に関する。
本発明の背景技術には、半導体装置及びＤＲＡＭ（Dynamic Random Access Memory）セルが例として記載されているが、本発明の範囲を制限するものではない。
近年、メモリセルのサイズを縮小して集積レベルを増加させ、ＤＲＡＭチップのメモリサイズを増加させる趨勢にある。メモリセルのサイズが減少すると、メモリセルに用いられるキャパシタの容量もそれに対応して減少する。
ＤＲＡＭのメモリセルは、一般的に、ストレージキャパシタ（storage capacitor）とアクセストランジスタ（access transistor）とからなる。組み合わせられたビットライン及びワードラインを介して所望のメモリセルにアクセスする方法により、デジタル情報はキャパシタに記憶され、トランジスタを介してアクセスされる。高密度のＤＲＡＭを合理的なサイズのチップ領域に構築するためには、トランジスタ及びキャパシタ素子が各メモリ素子内で占有する左右の間隔（lateral space）を、従来のＤＲＡＭデザインよりも小さくしなければならない。ＤＲＡＭの小型化に際して、各メモリセルにおいて十分に高い電荷保存を維持するために絶え間ない取り組みが行われている。キャパシタが占有する平面面積のサイズを増加させることなく、キャパシタンスを増加させる取り組みは、三次元キャパシタ構造を構築し、キャパシタの表面面積を増加させることに集中してきている。これにより、セル構造は、従来の平面型キャパシタからトレンチキャパシタ又はスタックキャパシタに変化している。大型の集積ＤＲＡＭ装置の出現により、装置のサイズは縮小し続け、単一のメモリセルの使用可能領域は非常に小さくなった。このことが、キャパシタ領域の減少を招き、結果的にセルキャパシタンスの減少をもたらしている。
前記した問題を解決するため、本発明は、スタックキャパシタの容量の増大及びパフォーマンスの向上が可能な半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、陥凹ゲートとディープトレンチキャパシタ装置とを中に有し、前記陥凹ゲートの突出部と前記ディープトレンチキャパシタ装置の上部とが露出している基板を提供する工程と、前記上部の側壁と前記突出部の側壁とにスペーサを形成する工程と、導電材料の埋設部分を前記スペーサ間の空間に形成する工程と、前記基板、前記スペーサ及び前記埋設部分をパターン化して平行なシャロートレンチを形成することにより、埋設ビットラインコンタクト及びキャパシタ埋設表面ストラップを定義する工程と、誘電材料層を前記シャロートレンチに充填する工程と、ワードラインを前記陥凹ゲートを横切って形成する工程と、前記キャパシタ埋設表面ストラップを覆わずに前記埋設ビットラインコンタクトと電気的に接続するビットラインを形成する工程と、前記キャパシタ埋設表面ストラップと電気的に接続するスタックキャパシタを形成する工程と、を含むことを特徴とする。
前記ビットラインは、前記ワードラインに対して斜めに形成されることが望ましい。
前記ビットラインは、前記ワードラインに対して４５度で斜めに形成されることが望ましい。
前記ビットラインを形成する工程は、前記埋設ビットラインコンタクト上で上ビットラインコンタクトを形成する工程を含むことが望ましい。
前記スタックキャパシタを形成する工程は、プラグを有するスタックキャパシタを形成する工程を含むことが望ましい。
前記ビットラインを形成する工程は、前記ビットライン上にキャップ層を形成する工程を含み、前記キャップ層の上端は、前記キャップ層の底端より広いことが望ましい。
前記スタックキャパシタを形成する工程は、前記ビットライン上に第一誘電材料層を形成する工程と、前記第一誘電材料層をエッチングして前記ビットラインを露出するテーパ状開口を形成する工程と、前記テーパ状開口にエッチング停止層を形成する工程と、前記基板上に第二誘電材料層を形成する工程と、前記第二誘電材料層及び前記第一誘電材料層を貫通する第一ホールを形成して前記キャパシタ埋設表面ストラップを露出する工程と、前記第一ホールより大きい幅の第二ホールを形成し、前記第二誘電材料層から前記エッチング停止層の上表面まで貫通する前記第二ホールが、前記第一ホールと接続される工程と、前記第一ホール内で前記キャパシタ埋設表面ストラップと接続するプラグを形成する工程と、前記第二ホール内で前記プラグと接続するスタックキャパシタを形成する工程と、を含むことが望ましい。
前記スタックキャパシタを形成する工程は、前記ビットラインの上表面にキャップ層を形成する工程と、前記基板上に第一誘電材料層を形成する工程と、前記第一誘電材料層を貫通する第一ホールを形成して前記キャパシタ埋設表面ストラップを露出する工程と、前記第一ホールより大きい幅の第二ホールを形成し、前記第一誘電材料層から前記キャップ層の上表面まで貫通する前記第二ホールが、前記第一ホールと接続される工程と、前記第一ホール内で前記キャパシタ埋設表面ストラップと接続するプラグを形成する工程と、前記第二ホール内で前記プラグと接続するスタックキャパシタを形成する工程と、を含むことが望ましい。
前記陥凹ゲートを横切る前記ワードラインを形成する工程において、前記陥凹ゲートを被覆する少なくとも一つの前記ワードラインが、少なくとも一つの前記陥凹ゲートより狭い幅を有することが望ましい。
前記スペーサは、前記ディープトレンチキャパシタ装置の上部を囲むことが望ましい。
前記ディープトレンチキャパシタ装置の上部は、前記埋設部分により囲まれることが望ましい。
また、本発明の半導体装置は、陥凹ゲートとディープトレンチキャパシタ装置とを中に有し、前記陥凹ゲートの突出部と前記ディープトレンチキャパシタ装置の上部とが上にある基板と、前記上部の側壁と前記突出部の側壁とに形成されるスペーサと、導電材料から形成され、前記スペーサ間の空間に形成され、埋設ビットラインコンタクトとキャパシタ埋設表面ストラップとを有する埋設部分と、前記陥凹ゲートを横切って形成されるワードラインと、前記埋設ビットラインコンタクト上に位置する上ビットラインコンタクトと、前記上ビットラインコンタクトに接続され、前記キャパシタ埋設表面ストラップを覆わないように設けられたビットラインと、前記キャパシタ埋設表面ストラップと接続するプラグを有するスタックキャパシタと、を備えることを特徴とする。
少なくとも一つの前記ワードラインは、前記陥凹ゲートを被覆する被覆部分を有し、少なくとも一つの前記被覆部分は、少なくとも一つの前記陥凹ゲートよりも狭い幅を有することが望ましい。
前記ビットラインは、前記ワードラインに対して斜めに形成されていることが望ましい。
前記ビットラインは、前記ワードラインに対して４５度で斜めに形成されていることが望ましい。
前記ビットラインは、その上にキャップ層を有することが望ましい。
前記キャップ層の上端は、前記キャップ層の底端よりも広いことが望ましい。
さらに、前記ビットラインの側壁と前記キャップ層の側壁とにビットラインスペーサを備えることが望ましい。
前記スペーサは、前記ディープトレンチキャパシタ装置の上部を囲むことが望ましい。
本発明によると、スタックキャパシタの容量が増大し、スタックキャパシタのパフォーマンスが向上する。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下の説明において、同一の構成には同一符号を付し、重複する説明を省略する。
本明細書中、「基板の上（方）」、「層の上（方）」又は「膜上」という表現は、基板、層又は膜の表面に相対する相対位置関係を示すものであり、中間層の存在の有無に無関係である。したがって、これらの表現は、一又は多層の直接接触の状態を示すだけでなく、一又は多層の未接触状態も示す。
図１は、ディープトレンチキャパシタ装置及び陥凹トランジスタを説明するための平面図である。図１に示すように、陥凹トランジスタ（recessed transistor，埋め込み型トランジスタともいう）１１２の形状は、ディープトレンチキャパシタ装置（deep trench capacitor device）１０２とディープトレンチキャパシタ装置１０２の上部側壁のスペーサとを囲むことにより決定される。
図２に示すように、パッド層１０６を上方に有する基板１００が提供される。基板１００は、ディープトレンチキャパシタ装置１０２を内部に有し、ディープトレンチキャパシタ装置１０２の上部１０４は、基板１００の上方に位置する。スペーサ層（図示せず）は、蒸着により、パッド層１０６上とディープトレンチキャパシタ装置１０２の上部１０４上とに形成される。スペーサ層は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、これらの組み合わせ、これらのスタック層、ポリイミド、ＳＯＧ、低Ｋ誘電層（ＦＳＧ、ブラックダイヤモンド、ＳＩＬＫ（登録商標）、ＦＬＡＲＥ（登録商標）、ＬＫＤ、キセロゲル、エーロゲルなど）又はその他の材料である。好ましくは、スペーサは窒化ケイ素から形成される。
続いて、スペーサ層がエッチングされることにより、スペーサ１０８がディープトレンチキャパシタ装置１０２の上部１０４の側壁に形成される。本発明の好ましい実施形態において、エッチング工程は、ＣＨＦ３、ＣＦ４とＯ２との組み合わせまたはＣ２Ｆ６の組み合わせをメインエッチング剤として用いる異方性エッチングであり、スペーサ層が窒化ケイ素である場合には、さらにプラズマにより促進される。スペーサ層が酸化ケイ素である場合には、異方性エッチングは、ＣＨＦ３、ＣＦ４とＯ２との組み合わせ、ＣＦ４の組み合わせ、Ｃ２Ｆ６またはＣ３Ｆ８をメインエッチング剤として用い、さらにプラズマにより促進される。続いて、パッド層１０６と基板１００とがエッチングされることにより、ディープトレンチキャパシタ装置１０２間に自己整合陥凹トレンチ（self-aligned recess trench）１１０が形成される。
続いて、図３に示すように、陥凹トレンチ１１０に隣接する基板１００がドープされることにより、陥凹トレンチ１１０を囲むチャンネル領域１１４が形成される。ゲート誘電層１１６は、好ましくは酸化ケイ素から形成されており、基板１００上の陥凹トレンチ１１０内に形成される。ゲート誘電層１１６は、例えば、熱処理により形成される。続いて、ポリシリコン、タングステン、ケイ化タングステンなどの導電材料が陥凹トレンチ１１０に充填されることにより、陥凹ゲート電極１１８が形成される。ゲート誘電層１１６を形成する熱処理及び／又は後続工程における他の熱処理中に、外拡散領域１２２が形成される。
ディープトレンチキャパシタ装置１０２の上部１０４、スペーサ１０８及び陥凹ゲート電極１１８の上表面が平坦化され、その後スペーサ１０８が選択的ウェットエッチングにより除去されることにより、ディープトレンチキャパシタ装置１０２の上部１０４及び陥凹ゲート電極１１８の突出部１２０が露出される。平坦化方法は、化学機械研磨（ＣＭＰ）工程、ブランケットエッチバック（blanket etching back）工程又は陥凹エッチング（recess etching）工程を含む。陥凹ゲート電極１１８の突出部１２０の上表面は、実質上、ディープトレンチキャパシタ装置１０２の上部１０４と同一平面である。
図４に示すように、スペーサ１２４が上部１０４の側壁及び突出部１２０の側壁に形成されることにより、スペーサ１２４間の空間１２６が自己整合される。スペーサ１２４は、蒸着及びドライエッチバック、好ましくは、ＣＶＤ窒化ケイ素膜により形成される。これにより、スペーサ１２４は、上部１０４と突出部１２０とを囲む。基板１００は、ディープトレンチキャパシタ装置１０２、陥凹トランジスタ１１２及び円形空間１２６外のスペーサ１２４により被覆される。その後、イオン注入が実行されることにより、円形注入領域１２７が形成される。
図５及び図６に示すように、好ましくはドープポリ（doped poly）又は金属である導電材料層が基板１００上に形成されることにより、スペーサ１２４間の空間１２６が充填される。続いて、導電材料層、スペーサ１２４、ディープトレンチキャパシタ装置１０２及び陥凹ゲート１１２が平坦化されることにより、スペーサ１２４間の空間１２６中に埋設部分１３０が形成される。図５及び図６に示すように、埋設部分１３０は、ディープトレンチキャパシタ装置１０２の上部１０４を囲んでいる。平坦化工程は、化学機械研磨（ＣＭＰ）工程、ブランケットエッチバック工程又は陥凹エッチング工程により実行される。
図６は、平坦化工程後のディープトレンチキャパシタ装置の上部、スペーサ、埋設部分及び陥凹トランジスタ１１２の突出部１２０のパターンを示す平面図である。
図６及び図７に示すように、スペーサ１２４、円形注入領域１２７、埋設部分１３０、ディープトレンチキャパシタ装置１０２及び陥凹ゲート１１２がパターン化されることにより、平行なシャロートレンチ（parallel shallow trench）１３２が形成される。パターン化工程は、フォトリソグラフィ工程及びエッチング工程により実行される。パターン化工程では、同時に、アクティブ領域１３６が定義され、絶縁領域が形成されることによりトランジスタが絶縁される。
図７及び図８に示すように、平行なシャロートレンチ１３２は、ディープトレンチキャパシタ装置１０２と陥凹ゲート１１２とのパターン化辺縁領域に隣接する。言い換えると、残りの円形注入領域１２７、残りのスペーサ１２４及び残りの埋設部分１３０は、それぞれ、ディープトレンチキャパシタ装置１０２と陥凹ゲート１１２との側辺の幾つかの領域に分離される。これにより、パターン化された埋設領域１３４ａ，１３４ｂが形成され、パターン化された埋設領域１３４ａは、埋設コンタクト又は埋設ビットラインコンタクトとして機能し、パターン化された埋設領域１３４ｂは、埋設キャパシタ又はキャパシタ埋設表面ストラップとして機能する。また、残りの円形注入領域１２７は、陥凹チャンネル領域１１４の反対側上のソース／ドレイン領域１２８として機能する。
その後、誘電材料層がシャロートレンチ内に形成される。誘電材料は、高密度プラズマ（ＨＤＰ）工程により蒸着された酸化物であり、関連技術によりシャロートレンチ隔離構造が形成される。その結果、誘電材料が平坦化されることにより、上部１０４、スペーサ１２４、パターン化された埋設部分１３４ａ，１３４ｂ及び突出部１２０が露出される。
図８に示すように、導電材料層１３６が基板１００全体上に蒸着される。導電材料は、好ましくは、単純な純金属シリサイド（例えば、ケイ化タングステン（ＷＳｉ））又は金属（例えば、タングステン（Ｗ））から選択される。導電材料層１３６の厚さは、好ましくは６００〜８００Åである。続いて、誘電材料層１３８が導電材料層１３６上に蒸着される。誘電材料１３８は、好ましくは、ＣＶＤ工程により形成されたＳｉＮから選択される。誘電材料層１３８の厚さは、好ましくは８００〜１５００Åである。誘電材料層１３８は、後続工程で形成される上ビットラインコンタクトホールを自己整合するためのエッチング停止層として機能する。
よって、本発明は、純金属又は純金属シリサイドが陥凹ゲート１２０頂部に直接蒸着可能であるという利点を有する。また、ブランケットポリ層（blanket poly layer）が不要である。さらに、純金属又は純金属シリサイドがゲートコンダクタとして用いられる。また、ポリ層がないので、ゲートコンダクタ全体の厚さが減少する。ゲートコンダクタの厚さの減少により、後続のビットラインコンタクトホールエッチング工程の実行が容易になり、ビットラインとワードラインとのカップリングも減少する。
図９に示すように、誘電材料層１３８及び導電材料層１３６は、フォトリソグラフィ工程及びエッチング工程によってパターン化されることにより、ワードライン１４０とゲートキャップ誘電体１４２とが形成される。ワードライン１４０は、ディープトレンチキャパシタ装置１０２の一部を横切って、及び／又は、陥凹ゲート１１２の一部を横切って形成される。
少なくとも一つのワードラインは、陥凹ゲート１２０を被覆する被覆部分を備えている。少なくとも一つの被覆部分は、陥凹ゲート１１２の幅Ｗ２よりも狭い幅Ｗ１を有する。
本発明の実施形態において、ワードラインは平行に配置される。ワードラインの幅は、陥凹ゲート１１２の幅よりも狭い。
図１２に示すように、本発明の実施形態において、少なくとも一つのワードラインは、異なる幅の複数の部分を有する。少なくとも一つの部分は、陥凹ゲート１１２を被覆する。被覆部分は、陥凹ゲート１１２の幅Ｗ２よりも狭い幅Ｗ１を有する。
図１０に示すように、第二スペーサ１４４はワードライン１４０の側壁とゲートキャップ誘電体１４２の側壁とに形成され、好ましくは窒化物で、ＣＶＤ工程及びＲＩＥエッチバック工程により形成される。第二スペーサ（好ましくは、窒化物スペーサ）１４４の厚さは、好ましくは３００〜３０００Åである。
図１１は、図２０のＡ−Ａ’線に沿った断面を示す図である。図１１に示すように、第二誘電材料層１４６が基板上に形成される。第二誘電材料層１４６は、蒸着されたＢＰＳＧを有し、公知の工程によりリフローされる。
図１３に示すように、第二誘電材料層１４６がフォトリソグラフィ工程及びエッチング工程によってパターン化されることにより、ビットラインコンタクトホール１４８が埋設ビットラインコンタクト１３４ａ上に形成され、埋設ビットラインコンタクト１３４ａが露出される。
図１４は、図２０のＡ−Ａ’線に沿った断面を示す図である。図１４に示すように、第二導電材料層が第二誘電材料層１４６上に形成されることにより、ビットラインコンタクトホール１４８が充填され、上ビットラインコンタクトが形成される。続いて、図２０に示すように、金属材料層がパターン化されることにより、キャパシタ埋設表面ストラップ１３４ｂを横切らずにビットライン１５０が形成され、上ビットラインコンタクトと接続される。続いて、第三誘電材料層１４７がビットライン１５０上に形成される。実施形態において、ビットライン１５０はワードラインに対して斜めに形成される。好ましくは、ビットライン１５０は、破線で示されるように、ワードライン１４０に対して４５度で斜めに形成される。
他の実施形態（図示せず）では、ビットライン及び上ビットラインコンタクトは、公知のデュアルダマシン工程により光学的にパターン化される。ビットラインコンタクトホール１４８が選択的自己整合ＲＩＥにより形成されることにより、埋設ビットラインコンタクト１３４ａが露出され、ビットライントレンチは、シンプルＢＰＳＧエッチスルーにより形成される。続いて、金属ライナー（ＣＶＤ又はＰＶＤ Ｔｉ／ＴｉＮ）及びＣＶＤタングステン（Ｗ）ビットラインが蒸着され、ＣＭＰを受けて、キャパシタ埋設表面ストラップ１３４ｂを横切らずに、デュアルダマシン上ビットラインコンタクトとビットラインとが形成される。実施形態において、ビットラインは所定角度で斜めに形成されており、好ましくは、ワードラインに対して４５度である。
図１５は、図２０のＣ−Ｃ’線に沿った断面を示す図である。図１５に示すように、第三誘電材料層１４７がパターン化されることにより、第三誘電材料層１４７内にテーパ状開口２００が形成され、ビットライン１５０が露出される。テーパ状開口２００の上端２０２は、底端２０４よりも広い。テーパ状開口２００は、好ましくはＣＶＤ工程により形成されるＳｉＮから選択された誘電材料により充填され、続いて、化学機械研磨が実行され、エッチング停止層１５２がビットライン上に形成される。
続いて、図１６に示すように、第四誘電材料層１５４が基板上に形成される。第四誘電材料層１５４は、蒸着されたＢＰＳＧから形成されており、後続の公知の工程によりリフローされ、フォトリソグラフィ工程及びエッチング工程によりパターン化され、第二誘電材料層１４６、第三誘電材料層１４７及び第四誘電材料層１５４を貫通する第二ホール１５６が形成され、キャパシタ埋設表面ストラップ１３４ｂが露出される。第二ホール１５６は、好ましくは、エッチング停止層１５２の上端に隣接する。
続いて、図１７に示すように、第二ホール１５６よりも大きい幅であるスタックキャパシタプラグホール１５８が形成される。さらに、スタックキャパシタプラグホール１５８は、第四誘電材料層１５４からエッチング停止層１５２の上表面まで貫通し、第二ホール１５６と連結される。
図１８は、図２０のＣ−Ｃ’線に沿った断面を示す図である。図１８に示すように、第三導電材料層（図示せず）が、第四誘電材料層１５４上に形成されることにより、スタックキャパシタプラグホール１５８が充填され、スタックキャパシタプラグ１６０が形成され、キャパシタ埋設表面ストラップ１３４ｂと接続される。その結果、図２０に示すように、スタックキャパシタプラグ１６０は、ビットライン１５０と交差しないで、公知技術により形成されたスタックキャパシタ（キャパシタ埋設表面ストラップ１３４ｂ）に接続される。
他の実施形態では、図１９に示すように、好ましくはＣＶＤ工程により形成されたＳｉＮから選択された第三誘電材料層１４７が基板上に形成される。続いて、リソグラフィ工程及びエッチング工程が順次実行されて、キャップ層１６４がビットライン１５０の上表面に形成される。続いて、スペーサ層がキャップ層１６４の側壁に形成される。
図２１に示すように、スペーサ層がエッチングされることにより、スペーサ１６６がキャップ層１６４の側壁とビットライン１５０の側壁とに形成される。本発明の好ましい実施形態において、エッチング工程は、ＣＨＦ３、ＣＦ４とＯ２との組み合わせ又はＣ２Ｆ６の組み合わせをメインエッチング剤として用いる異方性エッチングであり、スペーサ層が窒化ケイ素であるときには、さらにプラズマにより促進される。スペーサ層が酸化ケイ素であるときには、異方性エッチングは、ＣＨＦ３、ＣＦ４とＯ２との組み合わせ、ＣＦ４の組み合わせ、Ｃ２Ｆ６又はＣ３Ｆ８をメインエッチング剤として用い、さらにプラズマにより促進される。
図２２に示すように、第四誘電材料層１５４（図示せず）がフォトリソグラフィ工程及びエッチング工程によりパターン化されることにより、第二誘電材料層１４６及び第四誘電材料層１５４を貫通する第二ホール１５６が形成され、キャパシタ埋設表面ストラップ１３４ｂが露出される。第二ホール１５６は、好ましくは、第三スペーサ１６６に隣接する。続いて、図２３に示すように、第四誘電材料層１５４（図示せず）がエッチングされることにより、第二スペーサ１４４と第三スペーサ１６６との間に自己整合スタックキャパシタプラグホール１５８が形成される。続いて、第二ホール１５６よりも大きい幅であるスタックキャパシタプラグホール１５８が形成される。さらに、第四誘電材料層１５４からビットライン１５０の上表面上のキャップ層１６４までを貫通するスタックキャパシタプラグホール１５８は、第二ホール１５６と接続される。
図２４は、図２０のＣ−Ｃ’線に沿った断面を示す図である。図２４に示すように、第三導電材料が第四誘電材料１５４上に形成されることにより、スタックキャパシタプラグホール１５８が充填され、スタックキャパシタプラグ１６０が形成され、キャパシタ埋設表面ストラップ１３４ｂと接続される。その結果、図２０に示すように、スタックキャパシタプラグ１６０は、ビットライン１５０と交差しないで、公知技術により形成されたスタックキャパシタ（キャパシタ埋設表面ストラップ１３４ｂ）に接続される。
図１４、図１８、図２０及び図２４に示すように、本発明は、さらに、陥凹ゲート１１８とディープトレンチキャパシタ装置１０２とを有する基板を備えた半導体装置を開示している。陥凹ゲート１１８の突出部１２０及びディープトレンチキャパシタ装置１０２の上部１０４は、基板上に位置する。スペーサ１２４は、上部１０４の側壁と突出部１２０の側壁とに形成されている。導電材料の埋設部分は、スペーサ１２４間の空間に位置し、埋設部分は、埋設ビットラインコンタクト１３４ａとキャパシタ埋設表面ストラップ１３４ｂとを備えている。ワードライン１４０は、陥凹ゲート１１８を横切って形成されている。上ビットラインコンタクト１４８は、埋設ビットラインコンタクト１３４ａ上に位置する。ビットライン１５０は、埋設ビットラインコンタクト１３４ａ上に接続されている。スタックキャパシタプラグ１６０は、キャパシタ埋設表面ストラップ（スタックキャパシタ）１３４ｂに接続されている。
従来技術と比較して、斜めに配置されたビットラインとスタックキャパシタにより、スタックキャパシタの容量が増大し、スタックキャパシタのパフォーマンスが向上する。したがって、ＲＡＭのキャパシタンスが提供される。さらに、ワードラインの占有空間を小さくすることができる。本発明のワードライン構造はビットラインコンタクトの空間を節約し、上ビットラインコンタクトを形成するウィンドウを拡大する。本発明のワードライン構造の他の利点は、ワードラインＲＣ遅延を改善し、ビットラインとワードラインとのカップリングを減少させることである。
以上、本発明の実施形態について説明したが、本発明は前記実施形態に限定されず、本発明の要旨を逸脱しない範囲で適宜設計変更可能である。したがって、本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
本発明の実施形態に係るディープトレンチキャパシタ装置及び陥凹ゲートの配置を説明するための平面図である。 本発明の実施形態に係る陥凹トレンチを形成する方法を説明するための断面図である。 本発明の実施形態に係る突出部を有する陥凹トランジスタを形成する方法を説明するための断面図である。 本発明の実施形態に係るスペーサにより空間を形成する方法を説明するための断面図である。 本発明の実施形態に係る埋設部分を形成する方法を説明するための断面図である。 本発明の実施形態に係るディープトレンチキャパシタ装置、陥凹ゲート、スペーサ及び埋設部分の配置を説明するための平面図である。 本発明の実施形態に係るシャロートレンチ、パターン化されたディープトレンチキャパシタ装置、パターン化された陥凹ゲート、パターン化されたスペーサ及びパターン化された陥凹部分の配置を説明するための平面図である。 本発明の実施形態に係るワードラインを形成する方法を説明するための断面図である。 本発明の実施形態に係るワードラインを形成する方法を説明するための断面図である。 本発明の実施形態に係るワードラインを形成する方法を説明するための断面図である。 本発明の実施形態に係るビットラインコンタクトを形成する方法を説明するための断面図である。 本発明の実施形態に係るシャロートレンチ、パターン化されたディープトレンチキャパシタ装置、パターン化された陥凹ゲート及びワードラインの配置を説明するための断面図である。 本発明の実施形態に係るビットラインコンタクトを形成する方法を説明するための断面図である。 本発明の実施形態に係るビットラインコンタクトを形成する方法を説明するための図であり、図２０のＡ−Ａ’線に沿った断面図である。 本発明の実施形態に係るビットラインコンタクトの表面上にエッチング停止層を形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。 本発明の実施形態に係るスタックキャパシタを形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。 本発明の実施形態に係るスタックキャパシタを形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。 本発明の実施形態に係るスタックキャパシタを形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。 本発明の実施形態に係るビットラインコンタクトの表面上にエッチング停止層を形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。 本発明の実施形態に係るシャロートレンチ、パターン化されたディープトレンチキャパシタ装置、パターン化された陥凹ゲート、ワードライン、ビットライン及びスタックキャパシタの配置を説明するための平面図である。 本発明の実施形態に係るビットラインの表面上にエッチング停止層を形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。 本発明の実施形態に係るスタックキャパシタを形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。 本発明の実施形態に係るスタックキャパシタを形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。 本発明の実施形態に係るスタックキャパシタを形成する方法を説明するための図であり、図２０のＣ−Ｃ’線に沿った断面図である。
符号の説明
１００ 基板
１０２ ディープトレンチキャパシタ装置
１０４ 上部
１０６ パッド層
１０８ スペーサ
１１０ 陥凹トレンチ
１１２ 陥凹トランジスタ
１１４ チャンネル領域
１１６ ゲート誘電層
１１８ 陥凹ゲート電極
１２０ 突出部
１２２ 外拡散領域
１２４ スペーサ
１２６ ギャップ
１２７ 円形の注入領域
１２８ ソース／ドレイン領域
１３０ 埋設部分
１３２ シャロートレンチ
１３４ａ 埋設コンタクト又は埋設ビットラインコンタクト
１３４ｂ 埋設キャパシタ又はキャパシタ埋設表面ストラップ
１３６ アクティブ領域、導電材料層
１３８ 誘電材料層
１４０ ワードライン
１４２ ゲートキャップ誘電体
１４４ 第二スペーサ
１４６ 第二誘電材料層
１４７ 第三誘電材料層
１４８ ビットラインコンタクトホール
１５０ ビットライン
１５２ エッチ停止層
１５４ 第四誘電材料層
１５６ ホール
１５８ スタックキャパシタプラグホール
１６０ スタックキャパシタプラグ
１６４ キャップ層
１６６ スペーサ
２００ テーパ状開口
２０２ 上端
２０４ 底端
Ａ−Ａ’，Ｃ−Ｃ’ 線
Ｗ１，Ｗ２ 幅

Claims (19)

  1. 陥凹ゲートとディープトレンチキャパシタ装置とを中に有し、前記陥凹ゲートの突出部と前記ディープトレンチキャパシタ装置の上部とが露出している基板を提供する工程と、
    前記上部の側壁と前記突出部の側壁とにスペーサを形成する工程と、
    導電材料の埋設部分を前記スペーサ間の空間に形成する工程と、
    前記基板、前記スペーサ及び前記埋設部分をパターン化して平行なシャロートレンチを形成することにより、埋設ビットラインコンタクト及びキャパシタ埋設表面ストラップを定義する工程と、
    誘電材料層を前記シャロートレンチに充填する工程と、
    ワードラインを前記陥凹ゲートを横切って形成する工程と、
    前記キャパシタ埋設表面ストラップを覆わずに前記埋設ビットラインコンタクトと電気的に接続するビットラインを形成する工程と、
    前記キャパシタ埋設表面ストラップと電気的に接続するスタックキャパシタを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記ビットラインは、前記ワードラインに対して斜めに形成されることを特徴とする請求項１に記載の半導体の製造方法。
  3. 前記ビットラインは、前記ワードラインに対して４５度で斜めに形成されることを特徴とする請求項１に記載の半導体の製造方法。
  4. 前記ビットラインを形成する工程は、前記埋設ビットラインコンタクト上で上ビットラインコンタクトを形成する工程を含むことを特徴とする請求項１に記載の半導体の製造方法。
  5. 前記スタックキャパシタを形成する工程は、プラグを有するスタックキャパシタを形成する工程を含むことを特徴とする請求項１に記載の半導体の製造方法。
  6. 前記ビットラインを形成する工程は、前記ビットライン上にキャップ層を形成する工程を含み、
    前記キャップ層の上端は、前記キャップ層の底端より広いことを特徴とする請求項１に記載の半導体の製造方法。
  7. 前記スタックキャパシタを形成する工程は、
    前記ビットライン上に第一誘電材料層を形成する工程と、
    前記第一誘電材料層をエッチングして前記ビットラインを露出するテーパ状開口を形成する工程と、
    前記テーパ状開口にエッチング停止層を形成する工程と、
    前記基板上に第二誘電材料層を形成する工程と、
    前記第二誘電材料層及び前記第一誘電材料層を貫通する第一ホールを形成して前記キャパシタ埋設表面ストラップを露出する工程と、
    前記第一ホールより大きい幅の第二ホールを形成し、前記第二誘電材料層から前記エッチング停止層の上表面まで貫通する前記第二ホールが、前記第一ホールと接続される工程と、
    前記第一ホール内で前記キャパシタ埋設表面ストラップと接続するプラグを形成する工程と、
    前記第二ホール内で前記プラグと接続するスタックキャパシタを形成する工程と、
    を含むことを特徴とする請求項１に記載の半導体の製造方法。
  8. 前記スタックキャパシタを形成する工程は、
    前記ビットラインの上表面にキャップ層を形成する工程と、
    前記基板上に第一誘電材料層を形成する工程と、
    前記第一誘電材料層を貫通する第一ホールを形成して前記キャパシタ埋設表面ストラップを露出する工程と、
    前記第一ホールより大きい幅の第二ホールを形成し、前記第一誘電材料層から前記キャップ層の上表面まで貫通する前記第二ホールが、前記第一ホールと接続される工程と、
    前記第一ホール内で前記キャパシタ埋設表面ストラップと接続するプラグを形成する工程と、
    前記第二ホール内で前記プラグと接続するスタックキャパシタを形成する工程と、
    を含むことを特徴とする請求項１に記載の半導体の製造方法。
  9. 前記陥凹ゲートを横切る前記ワードラインを形成する工程において、前記陥凹ゲートを被覆する少なくとも一つの前記ワードラインが、少なくとも一つの前記陥凹ゲートより狭い幅を有することを特徴とする請求項１に記載の半導体の製造方法。
  10. 前記スペーサは、前記ディープトレンチキャパシタ装置の上部を囲むことを特徴とする請求項１に記載の半導体の製造方法。
  11. 前記ディープトレンチキャパシタ装置の上部は、前記埋設部分により囲まれることを特徴とする請求項１に記載の半導体の製造方法。
  12. 陥凹ゲートとディープトレンチキャパシタ装置とを中に有し、前記陥凹ゲートの突出部と前記ディープトレンチキャパシタ装置の上部とが上にある基板と、
    前記上部の側壁と前記突出部の側壁とに形成されるスペーサと、
    導電材料から形成され、前記スペーサ間の空間に形成され、埋設ビットラインコンタクトとキャパシタ埋設表面ストラップとを有する埋設部分と、
    前記陥凹ゲートを横切って形成されるワードラインと、
    前記埋設ビットラインコンタクト上に位置する上ビットラインコンタクトと、
    前記上ビットラインコンタクトに接続され、前記キャパシタ埋設表面ストラップを覆わないように設けられたビットラインと、
    前記キャパシタ埋設表面ストラップと接続するプラグを有するスタックキャパシタと、
    を備えることを特徴とする半導体装置。
  13. 少なくとも一つの前記ワードラインは、前記陥凹ゲートを被覆する被覆部分を有し、少なくとも一つの前記被覆部分は、少なくとも一つの前記陥凹ゲートよりも狭い幅を有することを特徴とする請求項１２に記載の半導体装置。
  14. 前記ビットラインは、前記ワードラインに対して斜めに形成されていることを特徴とする請求項１２に記載の半導体装置。
  15. 前記ビットラインは、前記ワードラインに対して４５度で斜めに形成されていることを特徴とする請求項１２に記載の半導体装置。
  16. 前記ビットラインは、その上にキャップ層を有することを特徴とする請求項１２に記載の半導体装置。
  17. 前記キャップ層の上端は、前記キャップ層の底端よりも広いことを特徴とする請求項１６に記載の半導体装置。
  18. さらに、前記ビットラインの側壁と前記キャップ層の側壁とにビットラインスペーサを備えることを特徴とする請求項１６に記載の半導体装置。
  19. 前記スペーサは、前記ディープトレンチキャパシタ装置の上部を囲むことを特徴とする請求項１２に記載の半導体装置。
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