JP2005252282A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】基板上に、一対の不純物拡散領域9とゲート電極4,5とを含む転送トランジスタを形成し、それを覆って第1の絶縁膜13を形成し、第1の絶縁膜13を貫通して、不純物拡散領域の一方に達する第1のコンタクトホールと、不純物拡散領域の他方に達する第2のコンタクトホール15bとを形成し、第1の絶縁膜上13に延在し、第2のコンタクトホール15bを介して他方の不純物拡散領域に接続する導電層を形成し、導電層を選択的にエッチングして、第2のコンタクトホール15b内において凹部を有するビット線22を形成し、ビット線22側壁上および凹部上に第2絶縁膜を残し、一方の不純物拡散領域と電気的に接続し、且つ凹部上に延在する蓄積電極を形成し、蓄積電極表面に誘電体膜を形成し、誘電体膜表面に対向電極を形成する。
【選択図】 図10
Description
近年、キャパシタ容量を確保する方法として、基板に溝を形成し、その中にキャパシタを形成するトレンチ型キャパシタや、キャパシタをMOSFETの上部に3次元的に形成するスタック型キャパシタが提案され、また実際のDRAMに採用されている。さらにスタック型キャパシタには、基板と概ね平行な方向に配置された蓄積電極を複数枚形成し、それぞれの蓄積電極の上下両面をキャパシタとして用いるFIN型キャパシタや、シリンダ状の蓄積電極を用いるシリンダ型キャパシタなどの改良されたセル構造が提案されている。
しかし、トレンチ型キャパシタにおいては、キャパシタ電極に印加される電圧によってトレンチの周囲に形成される空乏層からなる電荷蓄積領域が大きく拡がるために、隣接するキャパシタのトレンチを接近して設けた場合、蓄積電荷のリークを生じて情報が失われるという現象を生じる。そのため、各セル間の分離領域幅、即ちフィールド酸化膜が配設される領域の幅を広くとる必要があり、これによって集積度の向上が妨げられるという問題がある。
微細化されたスタック型キャパシタとして、「A0.29- μm2 MIM−CROWN Cell andProcess Technologies for1−Gigabit DRAMs」1994年, 第 927頁〜第 929頁が報告されている。
ところが、上記シリンダ型キャパシタを採用した場合、微細化とともに、より小さいセル面積で十分なキャパシタ容量を確保するために、キャパシタ部の高さは益々高くする必要がある。そのため、セル部と周辺回路部との高低差、すなわち段差が大きな問題となる。例えば、金属配線をセル部及び周辺回路部上でパターニングする際に、フォトリソグラフィの焦点深度が段差により不足することで寸法精度が低下することになる。
第1の絶縁膜に凹部を形成する工程と、
該凹部を埋め込み、該第1の絶縁膜上に延在する膜厚Tの導電膜と第2の絶縁膜とを積層して形成する工程と、
該第2の絶縁膜および該導電膜をエッチングして、第1の配線パターンを形成する工程と、
該第1の配線パターン上に第3の絶縁膜を形成する工程と、
該第3の絶縁膜を異方性エッチングして、該配線パターン側壁に該第3絶縁膜を残置する工程と、
次いで、前記凹部上に第2の配線パターンを形成する工程と、
を含み、
前記導電膜のエッチングを行う際に、エッチング量を、
T+0.06μm以上、
とする半導体装置の製造方法
が提供される。
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置の製造方法において、
前記基板上に、一対の不純物拡散領域とゲート電極とを含む転送トランジスタを形成する工程と、
該転送トランジスタを覆って基板上に第1の絶縁膜を形成する工程と、
該第1の絶縁膜を貫通して、前記一対の不純物拡散領域の一方に達する第1のコンタクトホールと、前記一対の不純物拡散領域の他方に達する第2のコンタクトホールとを形成する工程と、
該第1の絶縁膜上に延在し、該第2のコンタクトホールを介して該他方の不純物拡散領域に接続する導電層を形成する工程と、
該導電層を選択的にエッチングして、該第2のコンタクトホール内において凹部を有するビット線を形成する工程と、
該ビット線を覆う第2の絶縁膜を形成する工程と、
該第2の絶縁膜を異方性エッチングして、該ビット線側壁上および該凹部上に該第2絶縁膜を残置する工程と、
次いで、前記一方の不純物拡散領域と電気的に接続し、且つ該凹部上に延在する蓄積電極を形成する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と、
を有する半導体装置の製造方法
が提供される。
導電層からなる1つのプラグにより1回のかさ上げをした構造をとっている。つまり、ワード線形成後にかさ上げの為の、蓄積電極の接続用プラグを形成し、SAC(SelfAlignedContact)によりビット線間に蓄積電極を形成しているため、基板表面からのキャパシタ高さを低くすることができる。
[第1実施形態]本発明の第1実施形態は、図1A乃至図2Hに示される。
図中、参照番号1はp型シリコン基板、2はフィールドSiO2 膜、3はゲート酸化膜、4はシリコン層、5はタングステンシリサイド(WSi)層、6はSiO2 膜、7はSiON膜、8はゲート電極(ワード線となる1層目配線)、9はn- 型不純物拡散層、10はサイドウォール、11はSiO2 膜、12はSi3 N4 膜、13はボロホスホシリケートガラス(BPSG)膜、14はSi3 N4 膜、15はコンタクトホール、16は導電性プラグ、17はSiO2 膜、18はシリコン層、19はWSi、20はSiO2 膜、21はSiON膜、22はビット線(2層目配線)、23はサイドウォール、24はSiO2 膜、25はSi3 N4 膜、27は蓄積電極、29はキャパシタ誘電体膜となるTa2 O5 膜、30は対向電極となるTiN、31は層間絶縁膜となるBPSG膜を示している。N1、P1、P2は、それぞれnウェル、pウェル、pウェルを示す。以下、これらのウェルの図示は省略する。
次いで、平坦化膜として全面に厚さ300〜400nmのBPSG膜13を形成し、窒素雰囲気中で800℃程度の熱処理によりBPSG膜13をリフローする。なお、完全に平坦化を行うためには、CMP(ChemicalMechanicalPolishing)により表面を研磨して平坦化を行うことが好ましい。
SiO2 膜11はSi3 N4 膜12を除去する際のストッパ膜となり、Si3N4 膜12はBPSG膜13を除去する際のストッパ膜となる。このとき、Si3 N4 膜12の膜厚を厚くしてしまうと、Si3 N4 膜の誘電率がSiO2 膜に比べて高いために、配線間の容量が増大してしまう。エッチングストッパとしての機能が確保できれば、Si3 N4 膜12の膜厚は薄い方が好ましい。
図2Eを参照して、減圧CVD法により全面に、厚さ20〜60nmのSiO2 膜17を形成する。酸化膜17は緻密な高温酸化膜で形成することが好ましい。このような膜はコンフォーマルな性質を有する。下地表面が平坦化されているため、平坦な膜が形成される。このSiO2 膜17は、必要個所において、プラグ16と2層目配線となるビット線とを絶縁する。次いで、パターニングされたレジストマスク(図示せず)により、SiO2 膜17を選択的に除去して、ビット線のコンタクト部HBを形成する。図中、右側の周辺回路においてもプラグ16と上部配線とのコンタクト部が開口される。次いで、減圧CVD法により全面に厚さ40nmのドープトシリコン層18、厚さ120nmのWSi層19、厚さ120nmのSiO2 膜20、プラズマCVD法により反射防止膜となるSiON膜21を順次形成する。次いで、パターニングされたレジストマスク(図示せず)により、それぞれの層を選択的に除去してビット線22を形成する。周辺回路においても、必要に応じて下のプラグに接続された配線が形成される。
図2Fを参照して、減圧CVD法により全面に、厚さ10〜30nmのSiO2 膜24、厚さ60〜100nmのSi3 N4 膜25を形成する。
本実施形態では、導電層からなるプラグ16により1回のかさ上げをした構造をとっている。つまり、ワード線形成後にかさ上げの為の、接続用プラグ16を形成し、SACによりビット線間に蓄積電極27を形成している。このため、ビット線の配線構造分キャパシタ高さを低くすることができる。
本実施形態において、図1Aに示すように、蓄積電極のコンタクトホールは、ワード線とビット線で囲まれた格子状の領域内に開口している。
例えば、デザインルールが0.2μmの場合、0.2μmで囲まれた領域、すなわち0.2μm平方のコンタクトホール内にサイドウォール等の絶縁膜が片側で0.06μmの厚さで形成されているとすれば、0.08μm□のコンタクトホールになる。このときの問題点は、エッチングであり、このような微細で深いコンタクトホールのエッチングは極めて難しい。
以下、第2実施形態について図面を参照しつつ、具体的に説明する。第2実施形態は図4A乃至図9Iに示される。図中、同一符号は同一のものを示すものとし、図1A〜図3と対応する工程についてはその説明を省略する。
次いで、平坦化膜としてBPSG膜13を形成し、熱処理によりBPSG膜13をリフローする。なお、完全に平坦化を行うためには、CMP法により表面を研磨して平坦化を行うことが好ましい。
図9Gを参照して、図2Gで説明したのと同様な技術を用いて、BPSG膜26を形成し、熱処理によりBPSG膜26をリフローする。なお、完全に平坦化を行うためには、CMP法により表面を研磨して平坦化を行うことが好ましい。
さらに、ドープトシリコン層を形成し、さらに蓄積電極形成用のコンタクトホール内を埋め込むようにレジスト28を塗布した後、CMP法により表面を研磨してBPSG膜26上のシリコン層を除去し、蓄積電極27を形成する。
なお、場合によってはビット線22を形成した後にも、かさ上げの為の、プラグをさらに形成してもよい。この場合、セル部分の高さが第1実施形態に比べて高くなってしまうが、蓄積電極接続用プラグ16のコンタクトホール15a形成は、Levenson型の位相シフト法を用いて行うので、容易にコンタクトホールを形成することができる。
[第3実施形態]次に、第3実施形態について図面を参照しつつ説明する。
周辺回路部において1層目の導電層と2層目の導電層とをコンタクトする為の手法を中心に本実施形態を以下に示す。
本実施形態は、第3実施形態と第4実施形態とを組み合わせたものであり、1層目の導電層と2層目の導電層とをコンタクトする為の手法で、かつ2層目の導電層に金属を適用した場合を示している。
本実施形態によれば、ビット線のコンタクトを形成する際に、周辺回路部のnチャネルトランジスタ領域とpチャネルトランジスタ領域とに同時にコンタクトホールを形成することができ、上部配線でダイレクトに基板とコンタクトをとる必要が減少するので、周辺回路部のレイアウト面積を縮小することができる。
本実施形態は、周辺回路部において、コンタクトホールを形成する方法に関する。層間絶縁膜をエッチングして、不純物拡散層や配線層にコンタクトホールを形成する場合に、層間絶縁膜が複数の酸化膜や複数の窒化膜から構成されていると、コンタクトホールを形成する際のエッチングが複雑になってしまう。
図14は、本実施形態を示す半導体装置の断面図であり、第2実施形態で説明した半導体装置を改良したものである。なお、図中、同一符号は同一のものを示すものとする。
第6実施形態では、1層目配線(ゲート電極)上のSiON膜7、2層目配線(ビット線)上のSiON膜21をそれぞれ除去し、また、対向電極下のSi3N4 膜25を対向電極をマスクとして除去することにより、周辺回路部におけるコンタクトホールの形成を容易にしているが、本実施形態では、さらにコンタクトホールの形成を容易にする方法を提供する。
図15を参照して、本実施形態における半導体装置の製造工程も、第6実施形態と同様に、第2実施形態において図9A〜9Iを用いて説明した製造工程とほぼ同様であり、以下異なる点について説明する。
次に、SACに用いるSi3 N4 膜12を形成後、周辺回路領域のSi3 N4膜12を選択的に除去する。次に、2層目の配線となるビット線をパターニングした後にも、ビット線上のSiON膜21を除去する。さらに、対向電極30のパターニングに続けて、周辺回路部のSACのSi3 N4 膜25、層間絶縁膜であるSiO2 膜24、SACのSi3 N4 膜14を順次除去する。
本実施形態は、第4実施形態とは異なる手段を用いて、周辺回路部において1層目の導電層と2層目の導電層をコンタクトする手法を提供する。
図16Aを参照して、p型シリコン基板1上に公知の技術を用いてLOCOS分離(選択酸化)を行い、厚さ250nmのフィールドSiO2 膜2を形成した後、熱酸化により、厚さ5〜10nmのゲート酸化膜となるSiO2 膜3を形成する。次いで、減圧CVD法により高濃度にP(リン)を含む厚さ50nmのシリコン層4、厚さ120nmのWSi層5、厚さ20nmのSiO2 膜6、厚さ80nmのSi3 N4 膜7’を順次形成する。
図16Gを参照して、減圧CVD法により全面に、厚さ10〜30nmのSiO2 膜24を形成する。次いで、平坦化膜として全面に厚さ1000〜1500nmのBPSG膜26を形成し、窒素雰囲気中で850℃の熱処理によりBPSG膜26をリフローする。なお、完全に平坦化を行うために、CMP法により表面を研磨して平坦化を行うことが好ましい。
本実施形態では、図16Aの工程において、SACに用いるSi3 N4 膜7’を形成後、周辺回路領域のSi3 N4 膜7’を選択的に除去することにより、図16Eの工程においてビット線と基板とのコンタクトホールを開口する際に、同時に第1層目の導電層と第2層目の導電層とのコンタクトを形成することが可能になり、工程数を削減することができる。
ここで、エッチング量をSiO2 膜17と上記サイドウォール用SiO2 膜との膜厚分にすることにより、SiO2 膜17をビット線22およびサイドウォール23の下にのみ残す。これによって、コンタクトホール15a内に充填されたプラグ16の表面を露出させる。
本実施形態では、第1〜8実施形態に比べて、蓄積電極のコンタクトホールを形成する際のストッパ膜となるSi3 N4 膜14を形成していないので、周辺回路部に形成するコンタクトホールを容易に形成できる。
[第10実施形態]本実施形態では、上記位置ずれが生じてもビット線22と蓄積電極27とが接触することのない半導体装置およびその製造方法を提供する。
次に、CVD法により、高濃度のリンを含む厚さ40nmのドープトシリコン層18、厚さ120nmのWSi層19、厚さ160nmのSiO2 膜20を順次形成する。その後、プラズマCVD法により反射防止膜として厚さ30nm程度のSiON膜21を形成する。
0.2μmデバイスの例で説明する。ビット線とその間隔は0.2μmであるが、ビット線コンタクトホール15b直径は0.24μm程度とするのがフォトリソグラフィ上好適である。位置ずれ最大値の典型値は0.1μmである。この位置ずれの数値には、ビット線コンタクトホール15bの寸法、ビット線22の寸法のバラツキも含ませてある。つまり、ビット線コンタクトホール15bが大きめ、ビット線22が細めに出来上がった場合を想定している(各10%で片側づつなのでその半分)。
さらに別の数値例として、本実施形態を基に、カバレジが100%でないためにサイドウォール幅がコンタクトホール15bの部分で60nmになった場合を同様に計算すると、d=0.1μm、t=0.056μmとなり、Δ=0.024μmとなる。再びサイドウォール形成での削れ0.01μm、耐圧確保0.02μmを加えると、凹みの最小値は0.054μmとなる。
図21Dを参照して、さらに、第9実施形態で説明した図18K、18Lと同様にして、キャパシタ絶縁膜29(図示せず), 対向電極30, 層間絶縁膜31、配線層32、33を形成する。
本実施形態では、蓄積電極コンタクト内にビット線コンタクト部分が露出し、ビット線22と蓄積電極27とが接触してしまうという問題に対して、ビット線を加工するエッチングの際に、所定のオーバーエッチを行うことを特徴とする。
図22は、第11実施形態における半導体装置の断面図であり、図中、第9実施形態と同一の符号は同一のものを示す。
[第12実施形態]第10実施形態では、ビット線のコンタクトホール15b とビット線22が位置ずれを起こした場合の、ビット線22と蓄積電極27とのショートを防止する方法について説明した。本実施形態では、同じ問題に対する対策として、別の実施形態について図面を参照しつつ、具体的に説明する。
次に、CVD法により厚さ70nmのSiO2 膜を形成し、異方性エッチングによりサイドウォール23を形成する。このとき、サイドウォール23の異方性エッチングに続けて、プラグ16表面を露出するようにSiO2 膜17をエッチングしてもよい。
[第13実施形態]第1〜第12実施形態においては、蓄積電極27を形成するコンタクトホールの内壁に蓄積電極を残置して王冠形状を得るようなシリンダ型キャパシタについて説明したが、本発明はシリンダ型キャパシタに限定されるものではく、単純なスタックトキャパシタ型やFIN型キャパシタにも適用することができる。
図26は、単純なスタックトキャパシタを有する半導体装置の断面図であり、特に第10実施形態において説明した半導体装置を単純なスタックトキャパシタ型に変形したものである。図中、第1〜第12実施形態において説明した符号と同一の符号は、同一のものを示すものとする。
本実施形態によれば、工程数を大幅に削減できる。なお、本発明では、第1実施形態から第13実施形態をいくつか組み合わせて実施することができる。
本実施形態において、ゲート電極8(ワード線)およびビット線22を形成する際に、それぞれの上に同時に形成しているSiO2 膜6、20をSiN膜に換え、さらにそれぞれのサイドウォール10、23をSiO2 膜からSiN膜に換えておく。ビット線コンタクトホール15b、および蓄積電極形成用のコンタクトホールを形成する際のSACエッチングストッパ膜12、25を、20nm程度の薄いSiN膜とし、間隙を残すようにする。SACを形成するエッチングは間隙に埋め込まれたBPSG膜13、26を除去するようにし、その後、薄いSiN膜を異方性エッチングして除去する。
SACプロセスで鍵となる技術は、エッチングされる絶縁膜と、エッチングを止めるストッパ膜との選択比である。現在のところ、層間絶縁膜として酸化膜を用いた場合、ストッパ膜として窒化膜が有力であるが、ドライエッチングにおけるその選択比は十分とはいえない。
図27Aは、ゲート電極8の肩部においてゲート電極8を覆っているSiO2膜6、10が削れている様子を示している。つまり、層間絶縁膜であるBPSG13が厚く形成されている場合、Si3 N4 膜12がストッパ膜として機能するように、厚く形成する必要がある。しかし、Si3 N4 膜12をエッチングする際に、Si3 N4 膜12が厚いとその下のSiO2 膜6、10が削れてしまい、ゲート電極とコンタクト間の耐圧が低下するという問題がある。
図27Bは、本実施形態の半導体装置の断面図である。図27Bを参照して、ゲート電極8形成後、Si3 N4 膜12a、酸化膜13a、Si3 N4 膜12b、酸化膜13bをCVD法によりそれぞれ10nm、50nm、70nm、300nm形成する。
図27Cを参照して、ゲート電極8形成後、Si3 N4 膜12a、および酸化膜13a(図示せず)をCVD法によりそれぞれ20nm、50nm成膜し、SOG13cを100nm塗布し平坦化する。このとき、絶縁膜を成膜せず、直接SOGを塗布してもよい。また、絶縁膜を600nm成膜しCMPにより500nmポリッシュし平坦化してもよい。
なお、コンタクトホールを形成するエッチングの方法については図27Bで説明したのと同様の技術を用いればよい。
周辺回路領域においては、BPSG膜31を貫通してビット線およびビット線と同一構造により形成された配線層、ワード線およびワード線と同一工程によって形成された配線層、および基板表面の導電領域に達するコンタクトホールが形成され、TiN/Ti積層によるバリア層32、W層33の積層からなる配線が形成される。
5 WSi
6 SiO2 膜
7 SiON膜
8 ゲート電極(ワード線、1層目配線)
9 n- 型不純物拡散層
10 サイドウォール
11 SiO2 膜
12 Si3 N4 膜
13 BPSG
14 Si3 N4 膜
15 コンタクトホール
15a 蓄積電極接続用のコンタクトホール
15b ビット線のコンタクトホール
16 プラグ
17 SiO2 膜
18 シリコン層
19 WSi
20 SiO2 膜
21 SiON膜
22 ビット線
23 サイドウォール
24 SiO2 膜
25 Si3 N4 膜
27 蓄積電極
29 誘電体膜
30 対向電極
Claims (2)
- 第1の絶縁膜に凹部を形成する工程と、
該凹部を埋め込み、該第1の絶縁膜上に延在する膜厚Tの導電膜と第2の絶縁膜とを積層して形成する工程と、
該第2の絶縁膜および該導電膜をエッチングして、第1の配線パターンを形成する工程と、
該第1の配線パターン上に第3の絶縁膜を形成する工程と、
該第3の絶縁膜を異方性エッチングして、該配線パターン側壁に該第3絶縁膜を残置する工程と、
次いで、前記凹部上に第2の配線パターンを形成する工程と、
を含み、
前記導電膜のエッチングを行う際に、エッチング量を、
T+0.06μm以上、
とする半導体装置の製造方法。 - 半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置の製造方法において、
前記基板上に、一対の不純物拡散領域とゲート電極とを含む転送トランジスタを形成する工程と、
該転送トランジスタを覆って基板上に第1の絶縁膜を形成する工程と、
該第1の絶縁膜を貫通して、前記一対の不純物拡散領域の一方に達する第1のコンタクトホールと、前記一対の不純物拡散領域の他方に達する第2のコンタクトホールとを形成する工程と、
該第1の絶縁膜上に延在し、該第2のコンタクトホールを介して該他方の不純物拡散領域に接続する導電層を形成する工程と、
該導電層を選択的にエッチングして、該第2のコンタクトホール内において凹部を有するビット線を形成する工程と、
該ビット線を覆う第2の絶縁膜を形成する工程と、
該第2の絶縁膜を異方性エッチングして、該ビット線側壁上および該凹部上に該第2絶縁膜を残置する工程と、
次いで、前記一方の不純物拡散領域と電気的に接続し、且つ該凹部上に延在する蓄積電極を形成する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と、
を有する半導体装置の製造方法。
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