KR980006318A - 디램 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 디램 소자 및 그 제조방법이 개시된다, 본 발명의 디램은, 교대로 형성된 폴리실리콘막과 희생 산화막이 형성되고, 희생 산화막을 제거한 부분 및 전체 구조를 상부에 셀 플레이트가 형성되어, 하나의 커패시터의 영역에 스토리지 노드 전극, 전극간 절연막 및 플레이트로 구성되는 복수개의 캐패시터가 형성되어 종래의 디램의 용량보다 적어도 한개 이상의 디램 용량이 추가되어 충분한 디램 용량이 확보된다
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a 내지 제3c도는 제2도의 Ⅲ-Ⅲ'선에 따라 절단하여 나타낸 도면으로, 본 발명의 디램 소자의 제조방법을 설명하기 위한 공정도.
Claims (6)
- 트랜지스터를 구비한 반도체 기판: 트랜지스터의 드레인 영역에 형성되고, 정보를 전송하는 비트 라인; 상기 트랜지스터의 소오스 영역에 형성되고 비트라인으로부터 전송된 정보를 저장하는 스토리지 노드 캐피시터 전극; 상기 스토리지 노드 캐패시터 전극 표면에 형성되는 전극간 절연막; 상기 전극간 절연막 상부에 형성되는 셀 플레이트를 포함하며, 상기 스트로지 노드 캐패시터 전극내에는 T자형 홈 및 T자형 홈을 사이에 두고 한쌍의 ㄱ자 홈이 구비되어, 이 홈들 표면에는 전극간 절연막이 형성되고, 셀 플레이트가 형성되는 것을 특징으로 하는 디램 소자.
- 소자와 소자를 분리시키는 소자 분리막과, 트랜지스터와, 캐패시터 전극 형성용 콘택홀이 구비된 반도체 기판을 제공하는 단계; 반도체 기판의 결과물 상부 및 콘택트홀 하단과 접촉하도록 제1폴리실리콘막을 형성하는 단계; 제1폴리실리콘막 상부에 제1희생, 산화막을 순차적을 형성하는 단계; 상기 콘택홀 하단에 형성된 제1폴리실리콘막의 소정 부분이 노출되도록 제1희생 산화막을 식각하는 단계; 전체 구조물 상부 및 노출된 제1 폴리실리콘과 접촉되도록 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상부에 제2 희생 산화막을 형성하는 단계; 상기 제2희생 산화막과 제2폴리실리콘막과, 제1희생 산화막을 상기 콘택홀보다 소정 크기만큼 크도록 패터닝하여 T자형 구조물을 형성하는 단계; 결과물 상부에 제4 폴리실리콘막을 형성하는 단계; 상기 제4 폴리실리콘막과 제1 폴리실리콘막을 상기 T자형 구조물을 감싸도록 패터닝하는 단계; 상기 제1 및 제2희생 산화막을 제거하여 홈을 구비한 스토리지 노드 전극을 형성하는 단계; 상기 홈을 구비한 스토리지 노드 전극의 외부 표면 및 내부 표면에 전극간 절연막을 형성하는 단계; 상기 전극간 절연막 상부 및 스토리지 노드 전극의 홈 내부에 플레이트를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
- 제2항에 있어서, 상기 제1 및 제2희생 산화막은 습식식각율이 폴리실리콘막에 비하여 상대적으로 높은 제조방법.
- 제2항 또는 제3항에 있어서, 상기 제1 및 제2희생 산화막은 PSG막인 것을 특징으로 하는 디램 소자의 제조방법.
- 제2항에 있어서, 상기 제1 및 제2 희생 산화막은 습식 식각에 의하여 제거되는 것을 특징으로 하는 디램 소자의 제조방법.
- 제2항에 있어서, 상기 콘택홀 형성단계와 제1 폴리실리콘막 형성단계 사이에 상기 콘택홀 내벽에 콘택홀 스페이서를 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 디램 소자의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR100233560B1 KR100233560B1 (ko) | 1999-12-01 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1996
- 1996-06-21 KR KR1019960022855A patent/KR100233560B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR100233560B1 (ko) | 1999-12-01 |
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