TW469566B - Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips - Google Patents
Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips Download PDFInfo
- Publication number
- TW469566B TW469566B TW088104034A TW88104034A TW469566B TW 469566 B TW469566 B TW 469566B TW 088104034 A TW088104034 A TW 088104034A TW 88104034 A TW88104034 A TW 88104034A TW 469566 B TW469566 B TW 469566B
- Authority
- TW
- Taiwan
- Prior art keywords
- line
- item
- bit line
- substrate
- area
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims description 42
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000003860 storage Methods 0.000 claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 210000004027 cell Anatomy 0.000 claims description 52
- 239000013078 crystal Substances 0.000 claims description 32
- 230000015654 memory Effects 0.000 claims description 27
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 21
- 238000011049 filling Methods 0.000 claims description 20
- 230000002079 cooperative effect Effects 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 5
- 210000005056 cell body Anatomy 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 4
- 238000010168 coupling process Methods 0.000 claims 4
- 238000005859 coupling reaction Methods 0.000 claims 4
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 230000001086 cytosolic effect Effects 0.000 claims 1
- 210000003195 fascia Anatomy 0.000 claims 1
- 210000003625 skull Anatomy 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 8
- 239000000463 material Substances 0.000 description 49
- 239000004020 conductor Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 239000003989 dielectric material Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910001423 beryllium ion Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001311 chemical methods and process Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000010297 mechanical methods and process Methods 0.000 description 2
- -1 sand鍀 Chemical compound 0.000 description 2
- 241000208140 Acer Species 0.000 description 1
- 241000255789 Bombyx mori Species 0.000 description 1
- 101100493820 Caenorhabditis elegans best-1 gene Proteins 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 241000287828 Gallus gallus Species 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052778 Plutonium Inorganic materials 0.000 description 1
- 208000004350 Strabismus Diseases 0.000 description 1
- 240000002657 Thymus vulgaris Species 0.000 description 1
- 235000007303 Thymus vulgaris Nutrition 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- XEIPQVVAVOUIOP-UHFFFAOYSA-N [Au]=S Chemical compound [Au]=S XEIPQVVAVOUIOP-UHFFFAOYSA-N 0.000 description 1
- TWRSDLOICOIGRH-UHFFFAOYSA-N [Si].[Si].[Hf] Chemical compound [Si].[Si].[Hf] TWRSDLOICOIGRH-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- JPNWDVUTVSTKMV-UHFFFAOYSA-N cobalt tungsten Chemical compound [Co].[W] JPNWDVUTVSTKMV-UHFFFAOYSA-N 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- OYEHPCDNVJXUIW-UHFFFAOYSA-N plutonium atom Chemical compound [Pu] OYEHPCDNVJXUIW-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 239000001585 thymus vulgaris Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Description
4 6 9 56 6 A7 B7 五、發明説明㈠) 經濟部智慧財產局員工消費合作社印製 發明背景 1 , 枝 術 領 域 本 發 明 偽 m 於 種 半 導 m 裝 置 * 尤 其 口 疋 垂 直 裝 置 及 将 其 佈 局 區 域 製 作 在 半 導 體 晶 片 上 之 方 法 0 2 , 相 關 抟 術 m 明 在 半 m 體 工 業 其 優 點 為 減 少 晶 Η 尺 寸 和 增 加 元 件 之 密 度 » 通 常 4 小 型 化 的 焦 點 都 集 中 在 半 導 髏 裝 置 的 二 維 水 平 面 1 對 於 尺 寸 約 小 於 0 . 2 μ ^ .之 裝 置 而 » 減 少 半 導 體 裝 置 之 水 平 尺 寸 産 生 裝 置 操 作 特 性 上 的 問 題 0 為 了 化 解 減 少 尺 寸 與 增 加 元 件 密 度 相 矛 盾 的 趨 勢 1 需 要 存 在 —*. 種 可 以 減 少 半 導 體 裝 置 之 水 平 面 佔 用 面 積 的 垂 直 式 裝 置 J 此 種 裝 置 可 以 緩 和 該 相 矛 盾 的 趨 勢 另 外 its m 需 要 種 半 導 體 裝 置 佈 局 之 胞 元 的 配 置 方 法 * 使 得 可 以 提 高 更 高 密 度 的 胞 元 〇 發 明 摘 要 種 半 導 體 裝 置 包 含 形 成 溝 渠 之 基 板 * 該 溝 m 包 含 ~ 設 置 在 溝 渠 中 之 儲 存 節 點 字 元 線 偽 設 置 在 該 基 板 之 中 且 毗 鄰 部 分 的 基 板 > 該 垂 直 設 置 的 電 晶 髏 被 包 括 於 元 線 之 中 » 作 為 閛 極 蓮 作 t 儲 存 節 點 和 位 元 線 當 作 源 極 和 汲 極 其 中 之 一 使 得 當 被 字 元 線 活 化 時 » 在 儲 存 節 點 和 位 元 線 之 間 的 電 晶 體 -i£Sf 曰 導 通 Ο 在 半 導 體 裝 置 的 另 實 施 例 中 S 可 能 包 含 一 接 點 9 用 以 將 位 元 線 電 氣 連 接 到 電 晶 PHtr 體 該 接 點 可 在 接 觸 區 電 氣 連 接 到 電 晶 體 > 而 此 接 觸 區 可 包 括 金 屬 矽 化 物 和 白 行 對 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(2 i Ο X 297公釐) A7 4 6 9 5 6 6 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(>) I I 齊 矽 化 物 其 中 之 — 1 該 實 施 例 還 可 能 包 含 — 藉由電晶體 I i 用 以 存 取 該 儲 存 節 點 之 埋 入 帶 > 其 中 此 埋 入 帶 之 方 向 大 致 上 疋 垂 直 字 元 線 > 或 疋 大 致 上 平 行 字 元 線 > 該 字 元 線 請 先 I 還 可 包 含 — 導 電 率 比 字 元 線 外 區 高 之 中 心 區 > 該 實 施 例 閱 | 讀 還 可 包 含 一 毗 鄰 字 元 線 之 主 動 區 > 用 以 m 通 位 元 線 和 儲 背 I I 之 I 存 節 點 該 主 動 區 至 少 可 以 由 摘 電 晶 體 使 用 〇 意 I 在f) R A Μ晶 Η 之 記 憶 get B1 胞 元 陣 列 中 » 各 記 億 髀 胞 元 都 包 章 項 I I 再 含 —- 具 有 主 動 區 之 垂 直 設 置 式 電 晶 體 該 主 動 區 % 用 以 填 寫 本 裝 存 取 在 各 記 億 體 胞 元 之 溝 渠 中 的 儲 存 節 點 接 點 % 將 電 頁 I [ 晶 ΗΚίτ m m 合 到 位 元 線 » 其 中 溝 渠 9 主 動 區 和 接 點 都 具 有 相 I I 似 之 形 狀 以 改 善 D R A Μ 晶 片 之 製 程 〇 I | 在 另 實 施 例 中 j 記 億 體 胞 元 最 好 是 以 六 邊 形 圏 案 配 I 訂 置 » 位 兀 線 可 以 1 字 形 圖 案 配 置 t 對 角 線 圖 案 配 置 或 垂 I 肓 字 元 線 配 置 ί 各 記 憶 體 胞 元 之 胞 元 面 積 約 為 4 F 2 > 其 I I 中 F 為 D R A Μ 晶 片 之 取 小 待 徽 尺 寸 0 I I 一 種 具 有 垂 直 配 向 電 晶 體 之 半 導 體 晶 片 的 製 造 方 法 包 I I 含 具 有 溝 渠 形 成 在 其 中 和 儲 存 節 點 佈 置 在 各 溝 渠 中 之 I 基 板 的 製 作 步 驟 } 在 基 板 中 形 成 字 元 線 之 步 驟 » 使 得 字 I I 元 線 之 垂 直 側 m 合 到 部 份 的 基 板 t 及 將 部 份 基 板 的 電 氣 I I m 合 到 儲 存 節 點 和 位 元 線 之 步 驟 3 使 得 當 字 元 線 活 化 時 I I 允 許 電 流 在 儲 存 節 點 和 位 元 線 之 間 流 動 〇 I I 對 於 一 方 法 1 形 成 字 元 線 之 步 驟 可 包 含 形 成 導 電 率 1 高 於 宇 元 線 外 部 之 字 元 線 中 心 部 分 的 步 驟 i 電 氣 m 合 步 \ 驟 可 包 含 摻 雜 該 部 份 的 基 板 > 該 摻 雜 步 驟 可 由 離 子 植 入 1 4 1 ! 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 4 6 9 5 6 6 A7 B7 經濟部智慧財產局負工消費合作社印製 五、發明説明 (^ ) 1 1 或 白 m 雜 區 向 外 擴 散 9 如 自 儲 存 節 點 利 用 回 火 的 方 式 實 1 j 行 該 另 一 方 法 還 可 包 含 在 該 部 分 的 基 板 上 > 沈 積 一 1 1 閘 極 氧 化 物 之 步 驟 9 將 該 部 分 基 板 之 電 氣 耦 a 到 儲 存 節 V 請- it ! 先 1 點 和 位 元 線 的 步 驟 可 包 含 連 接 部 分 基 板 到 位 元 線 之 接 閱 讀 1 點 的 形 成 步 驟 該 連 接 部 分 基 板 到 位 元 線 之 接 點 的 形 成 背 © I 之 1 步 驟 可 包 含 在 接 點 和 部 分 基 板 之 間 提 供 金 屬 矽 化 物 注 意 事 t 和 自 行 對 齊 矽 化 物 其 中 之 f 以 改 m 電 性 該 部 分 基 項 1 再 板 包 含 一 主 動 區 > 且 還 有 形 成 電 晶 HW 體 之 步 分 享 該 主 動 填 寫 本 裝 區 〇 頁 、_><· 1 I 種 具 有 溝 渠 j 垂 直 佈 置 式 主 動 區 和 位 元 線 接 點 之 半 1 1 導 體 晶 片 的 另 一 製 造 方 法 包 含 製 作 相 同 形 狀 之 溝 渠 9 1 1 主 動 區 和 位 元 線 接 點 的 步 驟 及 對 溝 渠 » 主 動 區 和 位 元 1 訂 線 接 點 j 都 使 用 相 同 撒 影 製 程 光 罩 之 溝 渠 t 主 動 區 和 位 1 元 線 接 點 的 形 成 步 驟 ·> 二 擇 其 ^__. 地 t 該 方 法 可 用 圓 形 9 1 l 該 形 成 步 驟 可 包 含 使 用 相 同 微 影 製 程 光 罩 形 成 溝 渠 1 1 , 主 動 區 和 位 元 線 接 點 之 步 驟 〇 1 1 m 由 下 面 參 考 附 圖 詳 逑 之 實 施 例 * 本 發 明 這 和 其 他 I 的 巨 的 » 特 獻 和 優 點 更 明 顯 〇 1 圖 簡 acr 早 說 明 1 1 現 在 將 參 考 下 面 各 圖 詳 述 下 面 各 優 選 實 施 例 * 其 中 1 I 第 1 圖 為 第 2 圖 所 圖 示 之 根 據 本 發 明 而 具 有 垂 直 式 電 1 1 晶 體 和 大 致 垂 直 字 元 線 設 置 之 埋 入 帶 的 D R A Μ 晶 Η 7 沿 其 1 區 域 線 1 - 1之横截面圖 1 第 2 圖 為 根 據 本 發 明 而 具 5 有 大 致 相 同 形 狀 之 元 件 的 第 ,: 1 1 1 1 i 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 4 6 9 56 6 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明(4 ) ' 1圖,其DRAM晶Μ的上視圖; 第3 _為具有根據本發明形成和镇充之溝渠的D R A Μ晶 Η橫截面圖; 第4圖為根據本發明,第3圖之D R A Μ晶片形成淺*絶綠 溝渠後之橫截面圖; 第5圖為根據本發明,第4圖之DRAM晶片蝕刻埋入式 字元線之位置後的横截面圖; 第6圖為根據本發明,第5圖之D R A Μ晶Η的蝕刻位置 用導電材料镇充,而形成埋入式字元線後的镄截面圖; 第7圖為根據本發明,第6圖之DRAM晶片沈積一導電 材料在字元線之中的横截面圖; 第8圖為根據本發明,第7圖之DRAM晶Η沈積一介電 層到埋入式字元線和形成後績製程用之表面的横截面圖; 第9圖為根據本發明,第2圖之DRAM晶片的接點區沈 積一額外的導電材料以增強性能的上視圔; 第1〇Α_為根據本發明,具有排成Z字形圖案之位元線 的記憶體胞元,其六邊形画案之DRAM上視圖; 苐1〇Β_為根據本發明,具有斜視圖案配置之位元線 的記億體胞元,其六邊形圖案之DRAM上視圖; 第10C圖為根據本發明,具有大致垂直字元線配置之 位元線的記憶體胞元,其六邊形圖案之DRAM上視圖; 第11圖為第}2圖所圖示之根據本發明而具有垂直式電 晶體之D R A Μ晶Η的另一實施例,取其沿區域線1 1 - 1 1之 橫截而圖,其中該垂直式電晶體之埋入帶大致上偽平行 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) d 6 9 56 6 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明(i ) 字元線設置; 第12圖為根據本發明,具有大致相同形狀巨沿字元線 移位之組件的第1 1圖D R A Μ晶片上視圖; 第13圖為第12圖所圖示之根據本發明而具有垂直式電 晶體之DRAM晶Η,取其沿區域線13-13之横截面圖,其中 詼垂直式電晶體之埋入谭大致上平行字元線而設置; 第〗4圖為第12圔所圖示之根據本發明而具有垂直式電 晶體之D R A Η晶片,取其沿區域線14 - 1 4之橫截面圖,其 中該垂直式電晶體之埋入帶大致上平行字元線而設置; 第15圖為根據本發明,將第12_之DRAM晶片另一實施 例形成和填充溝渠的橫截面围; 第1 <3圖為根據本發明,將第1 g圖之D R A Μ晶片形成淺絶 緣溝渠之横截面圖; 第17圖為根據本發明,將第1&_之DRAM晶Η形成埋入 式位元線之蝕刻位置的橫截面画; 第18圖為根據本發明,將第17圖之DRAM晶片用導電材 料《充轴刻位置而形成埋入式宇元線之橫截面圖; 第19圖為根據本發明,將第18圖之DRAM晶Η在字元線 之中沈積一高導電材料的橫截面圔; 第20_為根據本發明,將第19圖之DRAM晶Μ沈積一介 電層,以埋入字元線且形成一用於後續製程之表面的橫 截面圖; 第21Α阍為根據本發明,將DRAM另一賁施例具有位元 線之記憶體胞元的六邊形圖案排列成"Z字形H _案之平 --------裝-- - - (請先閲讀背面之注意事項再填寫本頁) 本紙張尺走適用中國國家橾準(CNS ) A4規格(210X297公釐) 經濟部智慧財產局員工消費合作社印製 4. 6 9 5 6 6 A7 B7五、發明説明(t ) 而圖; 第2 1 B圓為根據本發明,將D R A Μ另一實施例具有位元 線之記憶體胞元的六邊形圖案排列成斜線圖案之平面圖; 第21C圖為根據本發明,將DRAH另一實施例具有字元線 之記憶體胞元的六邊形圖案排列成大致垂直字元線之平 而圖; 第22圖為根據本發明之DRAM另一實施例,其分配主動 區和字元線接點之垂莨式電晶體的平面圖;及 第2 3圖為根據本發明之DRAM另一實施例,其分配主動 直和位元線接點之垂直式電晶體的平面圖。 傻-翟審掄例詳秫 本發明傺關於一種半導體裝置,尤其是一種將其佈局 區域製作在半導體晶片上之垂直式裝置,此種垂直式装 置特別是用在溝渠型動態隨機存取記憶體(DRAM)晶Μ , 而且本發明將参考DRAMS詳細說明,但是,本發明可更 廣為應用到其他包含埋入式DRAMs,恃殊用途積體電路 (ASICs)等之半導體裝置。 参考DRAMs之本發明包含具有深溝渠電容器之記億體 裝置胞元,該溝渠電容器包含支撐在其側壁上之垂直式 裝置的埋入式字元線,該垂直式裝置可為一用以存取溝 渠電容器儲存節點之存取電晶體,該裝置之優點為與溝 渠分隔,而可以減少漏電流,因為裝置是垂直的 > 所以 實際上沒有裝置長度的限制,裝置可以藉由更深入基板 而作的更大,此外,因為裝置係垂直偏向(平行溝渠的 —8 — (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 4 69 56 6 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明(^ ) 深度),所以溝渠,裝置之主動區和位元線接點有用相 同的微影製程圖形製造之優點,此可以簡化製程。 在本發明之一方向中,可實行開口位元線结構,此包 含一用於各垂直式裝置或記憶體胞元之膣別的主動區, 此可以減少各胞元在操作時,周圍裝置之任何衝擊,對 於本發明之另一方向,係要製造兩個面對面以分享主動 之裝置。 現在詳細參考根據本發明之部分DRAM晶片10的第1圖 横截而圖,其為取第2圖之區域線1-1,而圖式中相同 的參考數字表示相似或相同的元件,D R AM晶片1 0包含用 以存取溝渠電容器16之儲存節點14的垂直電晶體12,儲 存節點14傜藉由將溝渠18蝕刻進入基板20形成,基板20 一般傜由矽製成5但是也可以使用其他適當的材料,溝 渠1 8偽由镇充材料2 2填滿,其中以多晶矽為佳,溝渠1 & 還有一形成在各溝渠18上部且璟嬈各溝渠18内壁之套環 24,—薄介電質19會形成在介於基板2 0和儲存節點14之 間的各溝渠下部,套環2 4傜由介電質材料構成,以氣化 物為佳,如二氣化矽,氮化矽或二者之組合,薄介電層 和套環24會防止電荷從儲存節點14漏到基板20,及在 儲存電容器的内部和外部之間放電,溝渠18的底部還有 一介電層,以絶緣在溝渠1 8下端之儲存節點1 4。 埋入帶2G會將儲存節點14之電氣繙合到垂直電晶體12 ,埋入帶26最好包含多晶矽,甚至還包含由回火所形成 之向外擴散區8,淺絶緣溝渠28(STI)係要將儲存節點14 -9 - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 4 69 56 6 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明(# ) 和埋入帶2 G與主動區,其他裝置和金屬線絶緣,S Τ I 2 8 包含一介電質材料,以氣化物為佳,如二氧化矽,字元 線30會延伸通過DRAH晶片10,圖示之字元線30傺埋在基 板2Q的上表面32之下,宇元線3G偽當作垂直電晶體12之 閘體導體(G C ),字元線3 0以側壁3 0與基板2 ϋ相鄰,字元 線30最好包含一較導電之中心部分36,在本實施例中, 中心部分包含一金屬矽化物,如砂化鍀,或自行排列矽 化物,如自行排列矽化鏡,字元線3 0偽由最好和S Τ I 2 8 之介電質材料相同的介電層4 〇封住。 位元線接點42傺形成在介電層44之中,位元線接點42 最好包含鎢,鋁或其他適當的接觸金Μ,位元線接點俗 在接觸區46耩合到垂直電晶體12,在本實施例中,接觸 區4 6可包含一額外的材料以增加導電性,如接觸區4 6可 包含一沈積當作自行排列矽化物之矽化物(矽化鷄,矽化 鈷,矽化鈦等等),在本實施例中,位元線接點42可與 支搜接點(未顯示)同時形成,支撐接點會包含用於埋入 式DRAM或其他電路之邏輯電路的接點,如接點需要將字 元線3 〇連接到較高的金屬層,位元線接點4 2偽將位元線 4 8之電氣連接到垂直電晶體1 2。 當垂肓電晶體1 2由字元線3 0致能時就會導通,位元線 4 當作源楝(或汲極),而儲存節點1 4則當作汲極(或 源極),當電荷要儲存在儲存節點14時,如在寫入操作 時,源搦14會因供應電源而變到低電位(未圖示),字元 線3 β和位元線4 2則被活化,而垂直電晶體1 2會在位元線 -1 0 - (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐> 4 69 56 6 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 9 ) 1 1 4 2和 儲 存 節 點 14 之 間導通(通過埋入帶2 6 ) 使 儲 存 節 點 充 1 I 電 9 埋 入 帶 2 6與 字 元 線 3 0 正 交 » 此 處 ^Ssr & 詳 述 本 發 明 之 垂 1 I 電 晶 am 體 12 的 摻 雜 和 性 能 0 請 1 先 1 參 考 第 2 圖 ♦ 其 為 DR AM 晶 片 1 0之 平 面 圖 9 其 圖 示 許 多 閲 — 1 1 記 憶 att 胞 元 5 2 之 溝 渠 1 8 1 定 義 垂 直 電 晶 ΗΜ» 體 1 2之 主 動 區 5 0 背 ώ 1 I 之 1 和 埋 入 帶 2 6 (第] 圖)及 位 元 線 接 點 4 2 其 中 也 有 圖 示 字 注 意 事 1 元 線 3 0 , 溝 渠 1 8 主 動 區 5 0 和 位 元 線 接 點 4 2 之 形 狀 大 致 相 項 ! 同 t 就 此 而 古 * 其 胞 元 面 積 可 達 到 約 4 F 2 或 更 小 其 中 填 寫 本 裝 F 為 最 小 待 徵 尺 寸 1 因 此 可 以 打 算 有 較 大 的 胞 元 面 積 9 頁 、- 1 | 為 了 要 逹 到 曰 取 大 的 記 億 體 胞 元 5 2密 度 應 製 造 邊 形 的 圖 1 1 案 9 但 是 也 可 使 用 其 他 種 的 圄 案 i 溝 渠 1 8 ϊ 主 動 區 5 0和 1 1 位 元 線 接 點 4 2的 形 狀 大 致 相 同 所 以 允 許 DRAM 晶 Η 1 0 之 1 -^τ 製 程 有 相 同 的 微 影 製 程 形 狀 9 因 此 » 可 以 簡 化 製 程 和 降 1 低 成 本 , 在 優 選 實 施 例 中 » 溝 渠 1 8 主 動 區 5 0和 位 元 線 1 I 接 點 4 2 之 形 狀 fei» yu 全 相 同 » 所 以 可 以 使 用 相 同 的 光 罩 去 形 1 1 成 所 有 的 形 狀 > 由 於 使 用 完 全 相 同 的 形 狀 和 對 準 擦 記 去 1 1 形 成 連 缋 的 各 層 1 卽 溝 蕖 層 i 主 動 區 層 和 位 元 線 接 點 層 I 只 用 道 光 罩 9 所 以 此 造 成 徹 影 製 程 的 公 差 可 以 m 格 1 I 很 多 1 和 覆 蓋 最 理 想 等 本 質 上 的 優 點 〇 1 1 如 第 2 圖 所 示 9 各 記 憶 體 胞 元 都 包 含 其 本 身 自 己 形 成 1 I 開 位 7C 線 架 構 之 主 動 區 5 0 » 此 種 架 構 可 提 供 其 與 相 鄰 \ 1 之 記 憶 am 體 胞 元 主 動 區 絶 m > 因 而 可 以 減 少 任 何 來 g 於 相 1 1 鄰 記 憶 體 胞 元 主 動 區 之 衝 擊 > 後 面 mi 參 考 第 2 2 圖 説 明 具 1 有 垂 直 電 晶 體 優 點 之 其 他 架 構 〇 i I -1 1 - 1 1 1 本紙張尺度適用中國國家標隼(CNS>A4規格(210X297公釐) Λ 6 9 56 6 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明( 0 ) f 1 棼 考 第 3 圖 其 圖 示 一 種 具 有 已 蝕 刻 之 溝 渠 18 * 已 有 1 I I m 介 電 質 1 9和 套 環 24形 成 及 已 有. 镇 充 材 料 2 2沈 積 在 基 1 1 板 2 0 中 之 結 構 » 在 蝕 刻 溝 渠 18 之 前 1 先 要 在 基 板 2 0 之 上 請 r 先 1 形 成 __- 熱 層 54的 墊 層 5 6 t 熱 墊 層 a 4 曰 取 好 是 在 高 溫 下 » 閱 讀 1 錯 由 m 矽 基 板 2 0 曝 露 在 氣 的 環 境 下 所 形 成 之 二 氣 化 矽 » 背 面 1 之 1 m 層 5 6 曰 取 好 為 氮 化 矽 * 墊 層 56 其 中 之 — 的 功 能 偽 田 作 遮 注 意 孝 1 罩 如 習 知 技 術 中 的 那 技 巧 y 傺 要 選 擇 性 刻 基 板 2 0 中 項 1 之 溝 m 1 8 » 了一 額 外 的 硬 遮 罩 層 可 用 以 形 成 溝 渠 1 8 > 例 如 填 % 本 裝 習 知 技 術 中 的 那 些 技 巧 偽 使 用 硼 矽 酸 玻 璃 (BS G ), 之 頁 S_> 1 I 後 沈 積 最 奸 包 含 多 晶 矽 或 摻 雜 型 多 晶 矽 之 填 充 材 〆 料 2 2和 1 1 套 環 2 4 使 得 埋 入 帶 2 Π "Sr 由 於 雜 質 白 多 晶 向 外 擴 散 進 1 1 入 棊 板 2 0而 形 成 連 接 9 溝 渠 18完 金 由 位 在 填 充 材 料 2 2之 1 訂 上 的 介 電 質 材 料 5 8填 滿 例 如 > 介 電 質 材 料 58包 含 氣 1 化 物 (溝渠頂部氣化物) 〇 1 | 參 考 第 4 圖 * 使 用 一 撤 影 製 程 遮 罩 定 義 主 動 區 5 0 (參 1 1 見 第 2 圖 ), 例如, 再利用度應離子蝕刻( R I E ) 3 移 除 一 I 1 部 分 的 基 板 2 0 9 套 環 2 4 » 填 充 物 2 2, 熱 墊 層 5 4和 墊 層 56 I > 妖 後 在 其 中 沈 積 ST I 28 S T I 2 8和 介 電 質 材 料 58為 相 ! 同 的 材 料 而 以 —11 氣 化 矽 為 佳 » 最 後 再 完 成 ST I 2 8之 頂 I i 部 表 面 G 0和 基 板 2 0之 頂 部 表 面 32有 相 同 之 準 位 〇 1 I 參 考 第 5 圖 » 在 移 除 塾 層 56之 後 > 在 DR A Μ晶 Η 1 0 之 上 1 1 沈 積 第 二 S 層 G 2 9 第 墊 層 G 2 之 材 料 和 塾 層 5 6相 同 9 最 1 好 為 相 對 於 氣 化 矽 可 選 擇 蝕 刻 之 氮 化 矽 > 接 製 作 第 二 1 I 墊 層 G 2 之 圖 案 » 並 a 將 其 刻 成 圖 案 取 後 刻 S Τ I 28 1 1 -1 2 - 1 1 1 本紙張尺度適用中國國家標準(CNS ) Α4規格(2丨ΟΧ 297公釐) 6 9 56 6 A7 B7 經濟部智慧財產局員工消費合作社印製
五、發明説明 ( ) i I 和 基 板 2 0 的 部 分 6 4以 形 成 拽 刻 位 置 68 〇 ! J 部 分 G4 偽 用 硼 9 m f δφ 或 其 他 適 田 的 半 導 體 摻 雜 材 料 I I 作 植 入 * 部 分 0 4 最 好 是 利 用 習 知 技 術 中 的 那 離 子 植 入 ,、 請 I 製 程 技 巧 植 入 j 植 入 之 離 子 的 型 式 和 劑 量 決 定 垂 直 電 聞 ik I 晶 體 12 (第1 圖)之 持 性 , 裝 置 型 式 和 臨 界 電 壓 * 因 此 這 背 I 之 I 都 可 以 作 調 整 〇 注 意 # I I Wtt 鄰 部 分 64所 形 成 之 蝕 刻 位 置 6 8傺 要 將 字 元 線 3 Π 埋 在 聿 項 I I 再 其 中 1 閘 極 介 電 質 0 G 偽 形 成 在 蝕 刻 時 曝 露 之 部 分 6 4 上 填 % 本 裝 (基板2 0之部分6 4的倒壁) , 在 優 £Β m W 施 例 中 9 閛 極 介 電 頁 I | 質 為 一 沈 積 的 或 熱 氣 化 的 氣 化 物 * 或 氪 化 物 » 或 兩 者 之 I I m Λ Γ"7Τ 〇 I I 參 考 第 α 圖 例 如 藉 由 沈 積 » 使 蝕 刻 位 置 68填 滿 導 I 訂 電 材 料 7 0 » 如 多 晶 矽 t 並 且 挖 槽 到 低 於 基 板 2 0之 表 面 3 2 i s 該 沈 積 之 導 電 材 料 偽 要 形 成 字 兀 線 3 0 0 I ] 参 考 第 ? 圖 9 在 優 選 實 施 例 中 ♦ 所 形 成 之 凹 槽 7 2 進 I I I 入 有 最 好 由 化 物 或 氮 化 物 構 成 之 間 隔 物 6 1 輔 肋 的 導 電 I I 材 料 7 0 之 後 會 在 其 中 沈 積 高 導 電 材 料 7 4 9 材 料 7 4 之 功 I 能 偽 要 藉 由 增 加 字 元 線 3 0 之 導 電 性 ) 以 改 善 其 性 能 材 I I 料 74可 包 含 金 靥 砂 化 物 » 如 矽 化 鎮 4 白 行 對 齊 矽 化 物 I I 如 i 行 對 齊 矽 化 鋳 , 或 其 他 適 當 的 材 料 * 材 料 7 4 最 好 係 I | m 由 沈 積 和 挖 槽 製 程 製 作 〇 I I 參 考 第 8 圖 * 一 起 移 除 間 隔 物 6 1 和 墊 層 62 9 就 此 而 言 I I > 其 優 點 為 其 偽 以 巨 ·> 刖 狀 態 (曝露之平坦的基板表面) I 兀 成 基 板 2 0 之 製 程 » 例 如 Ϊ 在 埔 入 式 D R A Μ晶 Η 中 > 平 坦 I -1 3 - I I I 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 6 9 5 6 6 a? B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 卜) 1 1 製 程 可 在 基 板 上 完 成 > 以 形 成 邏 輯 裝 置 > 介 電 質 材 I 料 之 沈 積 和 平 坦 化 j 或 沈 積 和 挖 凹 槽 9 兩 者 都 要 到 逹 基 1 板 2 0 > 形 成 材 料 和 ST I 2 8相 同 之 層 4 ϋ > 其 中 該 材 料 最 好 - 請 1 先 1 是 氧 化 物 介 電 層 4 0 俗 要 埋 m 字 元 線 3 0 (字元線之氣化 閲 讀 1 物 頂 層 ), 二擇其- -地, 在沈積介電質之後, 可以藉由 背 面 I 之 1 機 械 的 或 化 學 的 製 程 1 例 如 化 學 機 槭 研 m (CMP ), 或兩 注 意 1 者 之 組 合 方 式 去 除 墊 層 6 2和 熱 Μ 層 5 4 > 如 此 就 可 製 備 和 事 項 1 1 再 開 奸 用 以 形 成 接 點 之 頂 部 表 而 32 〇 填 % 本 裝 再 次 黎 考 第 1 圖 > 沈 積 介 電 層 4 4 並 且 將 其 製 作 成 圖 頁 、_-· 1 I 案 » 使 在 其 中 使 用 接 受 位 τη 線 接 點 4 2 之 材 料 ί 位 元 線 接 1 1 點 4 2係 形 成 在 介 電 層 4 4之 中 > 而 位 元 線 接 點 4 1 之 材 料 最 1 I 好 包 含 鋪 S 鋁 或 其 他 適 當 的 接 觸 材 料 t 位 元 線 接 點 4 2偽 1 訂 口 耦 合 到 位 在 接 觸 區 4 6 之 垂 直 電 晶 體 1 2 , 在 本 實 施 例 中 1 > 接 ££ 觸 區 4 6可 包 含 額 外 的 材 料 以 增 加 導 電 性 > 例 如 接 ] 1 觸 區 4 6可 包 含 金 屬 砂 化 物 或 白 行 對 齊 矽 化 物 ) 如 鎢 鈷 1 1 7 欽 等 1 位 元 線 接 點 4 2偽 將 位 元 線 48 電 氣 連 接 到 垂 直 電 1 1 晶 體 12 t 因 為 垂 直 電 晶 1 2 係 與 溝 渠 18各 白 形 成 的 * 所 I 以 可 以 避 免 溝 渠 18内 部 製 程 負 何 過 大 » 因 此 本 發 明 可 以 1 1 防 止 在 傳 統 製 程 中 所 發 生 的 很 多 連 續 挖 槽 步 驟 〇 1 1 如 第 9 圖 所 示 其 為 DRAM 跟 接 觸 區 4 6相 關 之 溝 渠 18 > 1 I 主 動 區 5 0 1 字 元 線 30 和 位 元 線 接 點 4 2的 平 商 圖 y 參 考 第 1 1 1 0 A- c圖, 其為本發明之ί) R A Μ 晶 Η 1 〇的位元線組態, 如 1 | 第 3 0 A_所示, 位元線8 〇連接用於記億體胞元5 2之位元線 接 點 4 2 1 由 於 Μ 憶 體 胞 元 5 2 為 邊 形 圖 案 » 所 以 位 元 線 1 -1 4 - 1 1 1 本纸浪尺度適用中國國家標準(CNS ) A4規格(2[0X297公釐) Λ 6 9 56 6 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明(θ ) H(1之方位的Z字形福案,如第MB圖所示,位元線82連 接用於記憶體胞元5 2之位元線接點4 2 ,位元線8 2育斜斜 地延伸越過DRAM胞元10,位元線82與字元線30保持橫向 行進,但益不需要與字元線3 D正交,如第1 0 C圖所示, 位元線8 4連接用於記憶體胞元5 2之位元線接點4 2 ,位元 線8 4垂直字元線;ί 0延伸越過1) R A Μ晶片1 0 ,相鄰列(或行) 之位元線接點4 2也會連接到相同的位元線8 4。 蓊考第Η圖,其為本發明之另一實施例,其包含具有 埋入式字元線1 3 0之[丨R A Μ晶Η 1 〇 〇,其中垂直電晶髏1 1 2 具有埋在方位平行字元線130之溝渠118中的埋入帶126, 第11圃為本發明之部分DRAM晶片100取第12圖之區域線 1 1 - I 1的横截面圖,D R A Μ晶Η 1 0 〇包含用於存取溝渠電容 器1 1 6之儲存節點U 4的垂直電晶體U 2 ,儲存節點1 1 4傺 利用將溝渠]】8蝕刻進入基板1 2 G而形成的,基板1 2 0 — 般傜由矽製成,但是也可以用其他適當的材料,溝渠1 1 8 俗由《充材料1 2 2镇滿,其較佳之材料為多晶矽,溝蕖 U8也有一形成在其中之套環124和薄介電質119,它們 傺環嬈延伸在溝渠Π 8的内壁,套環1 2 4係由介電質材料 形成,其較佳之材料為氣化物,如二氣化砂,薄介電質 1 1 3和套環1 2 4可防止電荷自儲存節點U 4漏到基板1 2 0。 埋入帶1 2 G可將儲存節點1 2 4耦合到垂直電晶體1 1 2 , 如第} 1 _所示,埋入帶]2 6偽平行字元線1 ;} 0延伸,埋入 帶1 2 (5最奸包含多晶矽或有摻雜的多晶矽,埋入帶包含 一沿转字元線ί 3 η制壁延伸到電晶體通道之向外擴散區 *-15- (讀先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ29*?公釐) ^69566 A7 經濟部智慧財度局員工消費合作社印製 B7五、發明説明() 108(雜質向外擴散會形成較佳之連接),淺絶緣溝渠128 (STI)偽將儲存節點114和埋人帶126與主動區,其他裝 置和金屬線電氣絶緣,STI 128包含一介電質材料,該 材料以氣化物為佳,如二氣化矽,字元線1 3 0會延伸貢 穿DRAM晶H 10D,圖示之字元線130傜埋在基板120的頂 部表面132之下,字元線13Q的功用偽當作垂直電晶體112 之閘掻導體(GC),字元線130毗鄰在倒壁134上之基板120 (參見第14圖)β 位元線接點142俗形成介電層144之中,位元線接點 142最好包含鎢,鋁或其他適當的接觸金屬,位元線接 點142會在接觸區146耦合到垂直電晶體112(參見第13圖) ,在本實施例中,接觸區14 6可包含一額外的材料以增 加導電性,例如,接觸材料可包含金靥矽化物或自行對 齊矽化物(如钛,鈷或鎢),位元線接點14 2傜將位元線 148之電訊號連接到垂直電晶體112,在本實施例中,位 元線接點142傷與上逑之支撐接點同時形成。 當垂直電晶體112由字元線130致能畤就會導通,而字 元線142僳當作源極(或汲棰),而儲存節點114則是當作 汲極(或源極),當電荷要儲存在儲存節點114時,如在寫 入操作時儲存節點114之供應電源就會變到低電位(未圖 示),字元線130和位元線148會活化 > 而垂直電晶體112 則在位元線148和儲存節點114導通(通過埋人帶126),使 電荷進入儲存節點114,埋入帶126平行字元線13Q,且 包含一有雜質在其中之向外擴散區,此處會詳細說明本 發明之垂直電晶體U 2的摻雜和形成。 (讀先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公嫠) /1^9 56 6 A7 經濟部智慧財產局員工消費合作社印製 B7 五、發明説明(<) 蠶考第12圃,其為DRAM晶H l〇fl之平而画,其圖示許 多記憶體胞元1 5 2之溝渠1 1 8 ,用於垂直電晶體1 1 2之主 動區1 5 0 (第1 1圖)和位元線接點1 4 2,其中也有圖示字元 線]3 0 ,溝渠1 1 8 ,主動區1 5 0和字元線接點1 4 2的形狀大 致丄柑同,因此,胞元面積可達到約4 F 2甚或更低,其 中F為最小特徴尺寸(以方塊” /T表示),若要打算製作 較大的跑元商積;也可以作的很奸,溝渠1 1 8 ,主動區 1 5 η和接點1 4 2偽沿箸位元線1 3 0移位,而形狀大致相同 之溝渠118,主動區15G和位元線接點142,允許在製造 DRAM晶HlOtJ時,可以有相同的撤影形狀,因而可以簡 化製程和降低成本,在較佳實施例中,俗使用相同的撒 影光軍形成溝渠1 1 8 ,主動區1 5 0和位元線接點1 4 2 ^ 如第12圖所示,各記億體胞元都包含本身形成開口位 元線結構之主動區1 5 fl ,此結構可使其與相鄰的記億體 胞元主動區絶綠,因而可以降低任何來自相鄰記億體胞 元主動區的衝擊,後面將參考第2 2圖說明具有此種結構 之垂直電晶體優點的其他結構。 蓉考第1 3 其圖示D R A Μ晶Η 1 〇 〇沿區域線1 3 - 1 3之橫 截商圖,區域線13-13為字元線130之外側 > 可更詳細圖 示垂直電晶體1 1 2。 蓼考第14圖,其圖示第12圖之DRAM晶片100取區域線 14-14之横截面,與第1圖之實施例相較,第14圖顯示 字元線】.:Π)橫切之方向不同,根據本發明之實施例,還 以透視圖法表示埋入帶1 2 6之方向,元件之通道毗鄰字 -17- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) Λ 6 9 56 6 Α7 經濟部智慧財產局員工消費合作社印製 Β7五、發明説明(4 ) 元線】3 0之側荜,字元線1 3 〇最奸包含一更高導電性之中 央部分1 3 6 ,在本實施例中,中央部分1 3 6包含金屬矽化 物,如矽化銪,或自行對齊矽化物,如Θ行對齊砂化鍚 ,字元線].3 0傺由最好和S ΐ I ] 2 8之介電質材料相同的介 電層t 4 0封口,閘極介電質1 6 6傜毗鄰字元線1 3 0之侧壁 1 3 4 ,宇元線1 3 G之功用為當作活化垂直電晶髏U 2之閘 極導體。 棼考第}5圖,其圖示的結構具有已蝕刻之溝渠118, 已形成之套璟1 2 4和薄介電層η 9 ,及已沈積在基板1 2 0 中之镇充材料1 2 2,其還有圖示埋入帶1 2 6和向外擴散區 ]2 7,在蝕刻溝渠1 1 8之前,要先在基板1 2 0之上形成一 熱熱層1EU和一墊層15 6,該熱墊層154最好是由曝露之 阽基板ΐ 2 [1在高溫卞氣化而形成之二氣化矽,墊層1 5 (3最 奸包含氮化矽,塾層1 5 6的功用其中之一是:以習知技 Μ中的那些技巧選擇性蝕刻基板1 2 (I中之溝渠1 1 8時當作 遮罩。 參考第1 β圖,溝渠U 8的頂部完全是由介電質材料1 5 8 堪滿,如氣化物(溝渠頂部氣化物),使用主動區遮罩, 移除部分的基板120,套環!24,填充物122,熱塾層154 和墊層1 5 G, Η.在其中沈積S Τ ί 1 2 δ , S Τ 1 1 2 8和介電質 材料1 5 8之材料最好相同,如二氣化矽,S Τ I 1 2 8之頂部 表而1 G (1要和基板1 2 0之頂部表面1 3 2的準位大致相同。 參考第1 7圖,在移除墊層1 5 6之後,可在D H A Μ晶Η 1 [) 0 f:沈積第二墊層〗G 2,以最佳化後續之字元線的形成, -1 8 - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐> 469566 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(π ) 第二Μ層1 G 2之材料和墊層1 5 G —樣,最好為可相對於氧 化矽作選擇性_刻之氮化矽,將第二塾層1 β 2製作成圖 菜並且蝕刻該國案,接箸蝕刻S ΤΙ 2 8和接板U Q的一部 分]6 4 ,以形成蝕刻位置1 G 8。 然後該部分基板1 6 4用硼,磷,砷或其他適當的半缚 _撂雜材料植入,該部分基板164最奸用習知技藉中的 離子植入製程技巧植入,垂直電晶體η 2之臨界電壓和 型式(第11圖)偽由離子之塱式和劑量決定。 毗鄰部分基板1 G 4之蝕刻位置1 6 8的形成偽要將字元線 ;3 0埋在其中,然後在於姓刻時曝露之部分基板1 6 4上, 形成閛栩介電質l(i 6 ,在較桂實施例中,閛極介電質1 6 6 為沈積的氣化矽材料,或熱氣化物,或氮化物,或其組 合材料。 籙考第1 8圏,用一種導電材料】7 0,如多晶矽,槙充 蝕刻位置1 G 8 ,然後再挖到低於表而1_ 3 2 ,該導電材料之 沈積係要形成字元線1 3 0。 參考第19,在較佳實施例中,在該具有間隔物161輔 助之導電材料1 71)中,形成凹槽1 7 2 ,其所形成之材料最 奸為氣化物或氮化物,之後再在凹槽172中沈積一高導 電件材料1 7 4 ,材料1 7 4之功用僳要藉由增加其導電性, 以改善字元線1 3 0之性能,材料1 7 4可包含金屬矽化物 (如利用沈積和挖槽製程之沈積),如砂化鎮,自行對齊 矽化物,如自行對齊矽化鎢或其他適當的材料。 棼考第2 I)圖,移除間隔物]f; 1和墊層1 6 2,接箸先沈積 -1 9 - (請先鬩讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X29"7公釐〉 Λ 6 9 56 6 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明(1) 介霄質材料再平m化,或是先沈積再挖槽,但是兩者皆 要使結構降到表而1 3 2 ,而形成材料同於S Τ ϊ 1 2 8之層14 0 ,其中該材科最好為氣化物,介電層1 4 0偽要埋藏字元線 1 3 0 ,二擇其一地,可利用機械的或化學的製程,如化學 機械研磨(C Μ P ),去除墊層1 6 2和熱墊層1 5 4,如此便可製 備用於形成接點之頂部表面1 3 2。 再次棼考第1 4圃,沈積介電層1 4 4 ,並且將其製成圖案 ,使在其中可以容納位元線接點1 4 2之材料,之後在介 電層]4 4之中形成位元線接點1 4 2 ,位元線接點1 4 2最好 包含鎢,鋁或適當的接觸材料,如前面第i圖中之說明 ,位元線接點1 4 2傺在接觸區耦合到垂t電晶體1 1 2,位 元線接點1 4 2傜將位元線1 4 8之電訊號連接到_直電晶體 1 ] 2 ,因為奉首電晶體Π 2稱與溝渠1 ]. 8各自形成,所以 避免在溝渠Π 8内部之製程步驟過多,即溝渠不會過處 理。 参考第21A-C圖,其圖示本發明之DRAM晶片100的位元線 組態,如第21A圖,位元線18(3偽與記億體胞元152之位 元線接點1 4 2連接,記憶體胞元1 5 2排成六邊形之圖案, 以增加D R A Μ晶Η 1 〇 〇之胞元密度,由於記億體胞元1 5 2為 六邊形阃案,所以位元線1 8 0之方位為Ζ字形圖形,如 第2 1. Β圖所示,位元線〗8 2傺與記億體1 5 2之位元線接點 1. 4 2連接,位元線1 8 2係斜斜地延伸穿越丨)R AJ1晶Μ 1 〇 〇, 位元線1 8 2仍然横著字元線1 3 Q ,但是並不需要與字元線 1 3 0 ίΗ交,如第2 1 C圃所示,位元線1 8 4係與記傯體咆元 -2 0 - (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(2丨Ο X 297公釐) a a 9 5 6 6 A7 經濟部智慧財產局員工消費合作社印紫 B7五、發明説明(、?) 15 2之位元線接點142連接,位元線ΙίΜ垂直字元線130延 伸穿越〇 R A Η晶Η 1 〇 〇。 参考第22圖,其圖示DRAM晶片200和具有垂直字元線30 之埋入帶26的垂直装置12(參見第1圖),有用的接觸區 2 0 2和位元線接點2 0 4分配在記憶體胞元2 0 6之間,接觸 區21U偽直接位在接點204之下,根據木發明,記億體胞 元2 0 fi包含溝渠2 0 8和垂直電晶體,位元線2 1 0之組態為 育接在接點2 [) 4之上通行,而Η基本上與字元線2 1 4正交 ,該圖也圖示主動區2 1 2 ,且分配在相鄰的垂寅裝置之 間,使用示於第2 2闺組態之記憶體胞元2 ϋ ϋ ,其胞元而 積約為4 2/3 F 2 ,以方塊” fT表示,其中F為晶Η之最 小特徽尺寸,第2 2圖圖示之組態中,埋入帶2 6傺垂直字 元線2 ] 4 ,但是,可能有類似之組態,如第2 3圖所示, 其為具有平行字元線2 ί 4之埋入帶1 2 6的垂直裝置紐態, 唯一的不同點為沿著字元線2 1 4移置溝渠2 0 8。 雖然前而已掲露垂直裝置和半導體晶Η製造方法之較 佳實施例(其中只是為了圖示,而不是限定 >,但是其修 iF.例和變化例可藉由熟知上述技術之技巧的人十完成, 因牝,吾人應當明暸改變本發明所掲露之特定實施例仍 在本發明所附之申謓專利範圍的範圍和精神之中,本發 明應專利法詳實之要求敘述,所以申請專利範圍所敍逑 之要求希望受到專利證書的保護。 -2 1 - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) Α7 五、發明説明(^ )符號之説明 經濟部智慧財產局員工消費合作社印製 8........向外擴散區 10.......DRAM 晶 Η 1. 2.......S育電品體 14.......儲存節點 16.......溝渠電容器 1 8.......溝渠 19.......薄介電質 2 G.......基板 22.......擯充材料 24.......套環 2 6.......埋入帶 2 8.......淺絶線溝渠 30.......字元線 32.......頂部表面 34.......側壁 3 0.......中央部分 4 1).......介電層 4 2.......位元線接點 4 4.......介電質 46.......接觸區 48.......位元線 5 0.......牛:動區 5 2.......記憶體胞元 -22- 本纸张尺度適用中國國家標準(CNS ) Α4規格(2[ΟΧ297公釐) (請先閲讀背面之注意事項再填寫本頁) ^ 69 56 6 A7 五、發明説明(州) 經濟部智慧財產局員工消費合作社印製 5 4…… m 層 5 f)...... • Μ 層 58...... •介 電 質 材 料 G η...... .頂 部 表 而 0 ]...... •間 隔 物 G2...... •第 m 層 β 4...... 部 分 G ί;...... 閘 極 介 電 質 Γ> 8...... .蝕 刻 位 置 7 0...... •導 電 材 料 7 2...... .Β 擠 7 4...... .高 導 电 性 材 80,82,84 • * ' .位元線 1 0 0..... .D R A Η 晶 Η 1 08..... •向 外 擴 散 區 112..... 垂 直 電 m 1 1 4..... 存 節 點 1 1 {]..... •溝 蕖 電 容 器 118..... .溝 渠 119..... .薄 介 電 質 1 2 0..... •基 板 12 2..... .填 充 材 料 1 2 4......套璟120......埋入帶 -23- 本紙張尺度適用中國國家操準(CNS ) A4規格(210 X 297公釐) ^1' ^^^1 ^^^1 I - nn n^i . . 士^^^1 n^— -l^i --.5J ('請先聞讀背面之注意事項再填寫本頁) A7 4 69 56 6 五、發明説明(0 ) 127......向外擴散區 1 2 8......袭絶緣溝渠 13 0......字元線 1 32......頂部表面 1 3 4......侧壁 13 6......中央部分 1 42......位元線接點 1 4 4......介電質 1 4 G......接觸區 148......連接位元線 15 0......牛:動區 152......_肓電晶體 154......熱塾層 15 6......塾層 16 1......間隔物 16 2......第二墊層 164......部分 106......閘極介電質 1 fi 8......位置 經濟部智慧財產局員工消費合作社印製 17 0......導電材料 t 7 2......凹槽 17 4......中央材料 1 8 0 , 1 8 2 , 1 8 4 ....位元線 2 Π 0......IJRAm 晶片 -24- 本紙張尺度適用中國國家標準(CNS ) Α4規格(2Ι〇Χ:297公釐) 4 6 9 5 6 6 A7 B7 五、發明説明(4 ) 2 0 2 ......接觸區 ο 點元 接胞線體 線區線 元憶渠元動元 位記溝位 ΐ 字 (請先鬩讀背面之注意事項再填寫本頁) 裝-
、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CMS ) Α4規格(210 X 297公釐)
Claims (1)
- A 6 9 56 6 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印f 六、申請專利範圍 1 1 1 1 . 一 棟: 半 導 OM 體 裝 置 f 包 含 ; 1 1 一 形 成 溝 蕖 之 基 板 » 該 溝 渠 包 含 » 設 置 在 其 中 之 儲 1 1 存 節 點 ^—S I 先 1 設 置 在 基 板 表 商 之 下 巨 毗 鄰 部 分 基 板 之 字 元 線 y 閲 讀 1 及 背. 面 1 1 之 1 一 垂 直 設 置 之 電 晶 體 其 中 m 字 元 線 係 當 作 閘 極 9 V王· 意 1 1 事 1 儲 存 節 點 和 位 元 線 分 別 當 作 源 極 和 汲 極 之 __* 使 得 當 項 再 1 被 字 元 線 活 化 時 t 電 晶 體 在 儲 存 節 點 和 位 元 線 之 間 填 寫 本 裝 導 通 〇 頁 •w· 1 | 2 .如 中 請 專 利 範 圍 第 1 項 之 半 導 體 裝 置 > 更 包 含 一 將 位 1 1 元 線 電 氣 連 接 到 電 晶 體 之 接 點 〇 1 1 3 ·如 申 m 專 利 範 圍 第 2 項 之 半 導 PBtr 體 裝 置 J 其 中 該 接 點 偽 1 訂 在 接 觸 區 電 氣 連 接 到 電 晶 p,Btr 體 t 而 該 接 觸 區 包 含 金 35 矽 1 化 物 和 行 對 齊 矽 化 物 其 中 之 — 〇 1 1 4 .如 申 專 利 範 圍 第 1 項 之 半 導 ctite m 裝 置 i 更 包 含 可 藉 1 I 由 該 電 晶 體 存 取 儲 存 節 點 之 埋 入 帶 y 其 中 該 埋 入 帶 之 1 1 方 位 基 木 上 是 垂 直 該 宇 元 線 之 長 度 方 向 〇 | 5 .如 Φ 請 專 利 範 rart 圍 第 1 項 之 半 導 體 fJSfc 裝 置 » 更 包 含 一 可 m 1 r 由 該 電 晶 體 Π a 存 取 儲 存 節 點 之 埋 入 帶 其 中 該 埋 入 帶 之 1 1 方 位 棊 本 上 疋 平 行 該 字 元 線 之 長 度 方 向 〇 1 I fi .如 專 利 範 阐 第 1 項 之 半 導 體 裝 置 i 其 中 該 字 元 線 1 1 1 還 包 .含 相 對 於 字 元 線 外 制 區 而 具 有 較 Ία' m 導 電 性 之 中 1 1 央 區 C I 7 如 甲 m 專 利 範 園 第 ]. 項 之 半 導 OM m 裝 置 > 更 包 含 __. 毗 鄰 ί -2 C)- f Γ 1 1 本紙張尺度適用中國國家標率(CMS ) A4規格(210 X 29^公釐) 4 6 9 56 6 AS Β8 C8 D8 申請專利範圍 之區 點動 節-干-存該 儲中 和其 線’ 元 置 位裝 在體 一 導 成半 形之 會項 其 7 , 第 區 。圍 動道範 主通利 之的專 線通談 一ΤΠ導申 字間如 8 包 都元 胞 體 憶 記 各 dnj 歹 陣 元 。胞 用體 使億 髏記 晶之 電 Η 一 晶 f Μ 兩 A R 可 少榫至一 區都 tt¾ 主節 該存 中儲 其各 ,而 體 ’ 晶道 電通 之之 置點 配節 直存 垂儲 a取 區存 動以 主用 有成 具形 : 一 育 4C 倦 形 之 點 接 該 中 其 點 ; 接 中之 渠線 溝元 之位 元到 胞合 體耦 億體 記晶 各電 在將 置一 配 善 改 以 可 此 (請先閱讀背面之注意事項再填寫本頁) 案 圖 形 邊 同1 六 柑g 成 第 區 KW tfiMK 範 主 q 偽 ί專-兀 渠I胞 溝 1 體 與 π 憶 狀如記 程 製 之 Η 晶 該 中 其 列 陣 元 胞 體 億 記 之 項 列 i·. " 元 胞 髏 憶 記 之 項 ο 第 圍 範 利 專 謓 串 如 含 包 更 中 其 線 元 位 的 元 胞 _ 億 記 之 中 案 _ 形 邊 六 該 到 接 中 其 線 元 位 的 元 胞 <億f n=n—J 圖 _ 記 之 形I之 項 字0B中;:v置 形E ^ ^ 線★該 元38到 申 位 接 該5Γ連 含 包 更 列 元 胞 陰 ΑΠ» 經濟部智慧財產局員工消費合作社印製 中 其 線 J 元 歹i i.. Ji 0. 元的 。胞一冗 線 胞 一兀iril 字gf億 1 ^ ^ 之 S項2 上0¾中 致ί案 置M形 範^ ^ 0之Μ六 專 ^ ^ ^ • J *0ήί 元 Ϊ 到 申 位e接 該.連 含 包 5 5 之為 項约 元 積 字 urs K ^ S 對ΐ胞 mHTC ί 專 5τ,φήρ 位1憶 灰热己 -n.---11 配 線 對 成 置 遵 ΚΗπ 憶 己 ^_.~π 胄胞甘( 案 _ 線::中 列 元 各 中 其 Η 本紙珉尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 4 經濟部智慧財產局員工消費合作社印製 6 9 5 6 6 as BS C8 D8六、申請專利範圍 之最小特徵尺寸。 1 5 .如申誚專利範圍第9項之記億體胞元陣列,其中可 以使用相同的撤影光罩形成溝渠,主動區和接點的至 少其中之二。 1 G . —種製造具有垂直方位電晶體之半導體晶片的方法, 其包含之步驟有: 提供一某板,其具有在其中形成的溝渠,以及一 儲存節點設置於每一個溝渠之中; 在該某板中形成一字元線,使得該字元線之一垂直 側商耦合到部分的基板;及 將該部分的棊板之電氣耩合到該儲存節點和位元線 ,使得當活化該字元線時,可以允許電流在儲存節點 和位元線之間流動。 1 7 .如申請專利範圍第1 6項之方法,其中該形成字元線 之步驟包含形成該字元線中央區之步驟,而中央區之 導電件高於該字元線之外緣區。 1 8 .如申請專利範圍第1 6項之方法,其中該電氣耦合之 步驟包含摻雜該部分的基板。 1 3 .如申謓專利範圍第1 8項之方法,其中該揍雜步驟傜 由離子檀入完成。 2 ».如申請專利範圍第1 6項之方法,更包含在該部分之 基板上,形成閘掻氣化物之步驟。 2 1 .如申請專利範圍第1 6項之方法,其中該將部分基板 之電氣耦合到該儲存節點和位元線的步驟,包含形成 -2 8 - (請先閱讀背面之注意事項再填寫本頁) 本紙故尺度適用中國國家標隼(CNS > A4規格(210X297公釐) Δ69 56 6 8 8 8 8 ABCD 六'申請專利範圍 一將該部分基板連接到該位元線之接點。 2 2 .如申譆專利範圍第2 1項之方法,其中該形成將該部 分袪板連接到位元線之該接點的步驟,包含在該接點 和該部分基板之間提供金屬矽化物及自行對齊矽化物 其中之一,以改善導電件。 2 3 .如申詰專利範圍第1 項之方法,其中該部分基板包含 一年:動區,而a 含形成該電晶體以分享該主動區之步驟。 丨 μΐ袋 2 4 . —榑製造具有溝牛動區和位元線接點之半導髖 晶Μ的方法,包驟有: 提供柑冏形狀之+^^,主動區和位元線接點;及 使用柙同的微影光罩,至少要形成溝渠,主動區和 位元線接點的其中之二。 2 5 .如申請專利範圍第2 4項之方法,其中該形狀為圓形c 2 6 .如申讅專利範圍第2 4項之方法,其中該形成之步驟 包含使用相同的撤影光罩形成該溝渠,該主動區和該 位元線接點。 n n^l -fm ^^^1 1 n^— n^i TJ 芽-5 • - - (諳先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/095,793 US6091094A (en) | 1998-06-11 | 1998-06-11 | Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips |
Publications (1)
Publication Number | Publication Date |
---|---|
TW469566B true TW469566B (en) | 2001-12-21 |
Family
ID=22253610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088104034A TW469566B (en) | 1998-06-11 | 1999-03-16 | Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips |
Country Status (6)
Country | Link |
---|---|
US (2) | US6091094A (zh) |
EP (1) | EP0964448A3 (zh) |
JP (1) | JP2000031422A (zh) |
KR (1) | KR100641943B1 (zh) |
CN (1) | CN1143393C (zh) |
TW (1) | TW469566B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI708320B (zh) * | 2019-10-29 | 2020-10-21 | 南亞科技股份有限公司 | 半導體結構及其形成方法 |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5977579A (en) | 1998-12-03 | 1999-11-02 | Micron Technology, Inc. | Trench dram cell with vertical device and buried word lines |
US6218696B1 (en) * | 1999-06-07 | 2001-04-17 | Infineon Technologies North America Corp. | Layout and wiring scheme for memory cells with vertical transistors |
US6566177B1 (en) * | 1999-10-25 | 2003-05-20 | International Business Machines Corporation | Silicon-on-insulator vertical array device trench capacitor DRAM |
DE10008814B4 (de) * | 2000-02-25 | 2006-06-29 | Mosel Vitelic Inc. | Aufbau eines Drams mit vertikalem Transistor und dessen Herstellung |
US6538270B1 (en) * | 2000-05-16 | 2003-03-25 | Advanced Micro Devices, Inc. | Staggered bitline strapping of a non-volatile memory cell |
DE10027912A1 (de) * | 2000-05-31 | 2001-12-13 | Infineon Technologies Ag | Speicherzellenanordnung |
KR100652370B1 (ko) * | 2000-06-15 | 2006-11-30 | 삼성전자주식회사 | 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 |
US6794242B1 (en) * | 2000-09-29 | 2004-09-21 | Infineon Technologies Ag | Extendible process for improved top oxide layer for DRAM array and the gate interconnects while providing self-aligned gate contacts |
US6498061B2 (en) * | 2000-12-06 | 2002-12-24 | International Business Machines Corporation | Negative ion implant mask formation for self-aligned, sublithographic resolution patterning for single-sided vertical device formation |
DE10111755C1 (de) * | 2001-03-12 | 2002-05-16 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers |
KR100506944B1 (ko) * | 2003-11-03 | 2005-08-05 | 삼성전자주식회사 | 지지층 패턴들을 채택하는 복수개의 커패시터들 및 그제조방법 |
US6548344B1 (en) * | 2001-11-16 | 2003-04-15 | Infineon Technologies Ag | Spacer formation process using oxide shield |
US6727540B2 (en) * | 2002-08-23 | 2004-04-27 | International Business Machines Corporation | Structure and method of fabricating embedded DRAM having a vertical device array and a bordered bitline contact |
DE10243380A1 (de) * | 2002-09-18 | 2004-04-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer integrierten Halbleiterschaltung |
US7399671B2 (en) | 2005-09-01 | 2008-07-15 | Micron Technology, Inc. | Disposable pillars for contact formation |
TWI278068B (en) * | 2005-11-03 | 2007-04-01 | Nanya Technology Corp | Growth controlled vertical transistor |
TWI300975B (en) * | 2006-06-08 | 2008-09-11 | Nanya Technology Corp | Method for fabricating recessed-gate mos transistor device |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
JP5623005B2 (ja) * | 2008-02-01 | 2014-11-12 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及びその製造方法 |
KR100979243B1 (ko) * | 2008-04-29 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
US20090302421A1 (en) * | 2008-06-09 | 2009-12-10 | Altera Corporation | Method and apparatus for creating a deep trench capacitor to improve device performance |
US8030635B2 (en) | 2009-01-13 | 2011-10-04 | Macronix International Co., Ltd. | Polysilicon plug bipolar transistor for phase change memory |
JP2011023389A (ja) * | 2009-07-13 | 2011-02-03 | Toshiba Corp | 半導体装置及びその製造方法 |
KR102111738B1 (ko) * | 2013-06-05 | 2020-05-15 | 삼성전자주식회사 | 메모리 장치, 메모리 시스템 및 이의 동작 방법 |
KR102237700B1 (ko) * | 2013-11-27 | 2021-04-08 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
US9018733B1 (en) | 2014-03-10 | 2015-04-28 | Inotera Memories, Inc. | Capacitor, storage node of the capacitor, and method of forming the same |
CN106158777B (zh) * | 2015-04-23 | 2019-09-03 | 旺宏电子股份有限公司 | 半导体结构及其制造方法 |
CN114188321A (zh) * | 2020-09-14 | 2022-03-15 | 长鑫存储技术有限公司 | 半导体结构和半导体结构的制造方法 |
CN114496929B (zh) * | 2020-11-12 | 2023-10-31 | 长鑫存储技术有限公司 | 具有埋入式位线的半导体装置及其制备方法 |
CN113053896B (zh) * | 2021-03-04 | 2022-07-08 | 长鑫存储技术有限公司 | 存储器及其制备方法 |
US11877441B2 (en) | 2021-03-04 | 2024-01-16 | Changxin Memory Technologies, Inc. | Memory and fabricating method thereof |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4959698A (en) * | 1986-10-08 | 1990-09-25 | Mitsubishi Denki Kabushiki Kaisha | Memory cell of a semiconductor memory device |
JPH01253956A (ja) * | 1988-04-04 | 1989-10-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置及びその製法 |
US5103276A (en) * | 1988-06-01 | 1992-04-07 | Texas Instruments Incorporated | High performance composed pillar dram cell |
US5162250A (en) * | 1989-06-30 | 1992-11-10 | Texas Instruments, Incorporated | Method for interconnecting a filament channel transistor with a wordline conductor |
US5160987A (en) * | 1989-10-26 | 1992-11-03 | International Business Machines Corporation | Three-dimensional semiconductor structures formed from planar layers |
JP3322936B2 (ja) * | 1992-03-19 | 2002-09-09 | 株式会社東芝 | 半導体記憶装置 |
JPH07130871A (ja) * | 1993-06-28 | 1995-05-19 | Toshiba Corp | 半導体記憶装置 |
US5593912A (en) * | 1994-10-06 | 1997-01-14 | International Business Machines Corporation | SOI trench DRAM cell for 256 MB DRAM and beyond |
US5770874A (en) * | 1994-11-14 | 1998-06-23 | Nippon Steel Corporation | High density semiconductor memory device |
JPH1079482A (ja) * | 1996-08-09 | 1998-03-24 | Rai Hai | 超高密度集積回路 |
US6034389A (en) * | 1997-01-22 | 2000-03-07 | International Business Machines Corporation | Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array |
US5905670A (en) * | 1997-05-13 | 1999-05-18 | International Business Machines Corp. | ROM storage cell and method of fabrication |
US5831301A (en) * | 1998-01-28 | 1998-11-03 | International Business Machines Corp. | Trench storage dram cell including a step transfer device |
-
1998
- 1998-06-11 US US09/095,793 patent/US6091094A/en not_active Expired - Lifetime
- 1998-09-02 US US09/145,623 patent/US6699750B1/en not_active Expired - Fee Related
-
1999
- 1999-03-11 EP EP99103997A patent/EP0964448A3/en not_active Withdrawn
- 1999-03-16 TW TW088104034A patent/TW469566B/zh not_active IP Right Cessation
- 1999-05-11 CN CNB991064607A patent/CN1143393C/zh not_active Expired - Fee Related
- 1999-06-03 KR KR1019990020381A patent/KR100641943B1/ko not_active IP Right Cessation
- 1999-06-11 JP JP11165690A patent/JP2000031422A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI708320B (zh) * | 2019-10-29 | 2020-10-21 | 南亞科技股份有限公司 | 半導體結構及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0964448A3 (en) | 2003-08-13 |
JP2000031422A (ja) | 2000-01-28 |
CN1143393C (zh) | 2004-03-24 |
KR100641943B1 (ko) | 2006-11-02 |
EP0964448A2 (en) | 1999-12-15 |
US6699750B1 (en) | 2004-03-02 |
CN1248065A (zh) | 2000-03-22 |
US6091094A (en) | 2000-07-18 |
KR20000005862A (ko) | 2000-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW469566B (en) | Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips | |
US6184549B1 (en) | Trench storage dynamic random access memory cell with vertical transfer device | |
TWI412086B (zh) | 用於絕緣層上覆半導體溝渠裝置之自我對準體接點及其製造方法 | |
US5528062A (en) | High-density DRAM structure on soi | |
KR100587782B1 (ko) | 에피 매설층을 갖는 병 형상의 트렌치 커패시터 | |
KR100798159B1 (ko) | 트렌치 캐패시터의 내부 플레이트로의 전기적 연결부 형성 방법, 트렌치 캐패시터의 내부 플레이트와 수직 트렌치 트랜지스터의 터미널 사이의 전기적 연결부 형성 방법 및 dram 집적 회로 형성 방법 | |
US6172390B1 (en) | Semiconductor device with vertical transistor and buried word line | |
KR100403066B1 (ko) | 반도체 메모리 셀 어레이 구조물 형성 방법 | |
US7564086B2 (en) | Self-aligned, silicided, trench-based DRAM/eDRAM processes with improved retention | |
JPH0430573A (ja) | 半導体記憶装置 | |
KR20080036202A (ko) | 측면 및 상부 게이트가 형성된 판독 트랜지스터를 가진듀얼 포트 게인 셀 | |
US6010933A (en) | Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices | |
JP2011155064A (ja) | 半導体装置およびその製造方法 | |
US6605838B1 (en) | Process flow for thick isolation collar with reduced length | |
TW441095B (en) | DRAM-cells arrangement and its production method | |
KR0151012B1 (ko) | 매몰 비트라인 디램 셀 및 제조방법 | |
TW464871B (en) | 6 1/4 f2 DRAM cell structure with four nodes per bitline-stud and two topological wordline levels | |
US5156993A (en) | Fabricating a memory cell with an improved capacitor | |
TWI223442B (en) | DRAM cell array and its manufacturing method | |
US6451648B1 (en) | Process for buried-strap self-aligned to deep storage trench | |
US7332390B2 (en) | Semiconductor memory device and fabrication thereof | |
US6756626B2 (en) | Trench capacitor having an insulation collar | |
KR980012541A (ko) | 반도체 칩 및 dram 제조방법 | |
TW409407B (en) | DRAM structure and its manufacture method | |
US6627940B1 (en) | Memory cell arrangement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |