JPH11289069A - ステップ移動素子を含むトレンチ記憶ｄｒａｍセル及びそれを形成する方法 - Google Patents
ステップ移動素子を含むトレンチ記憶ｄｒａｍセル及びそれを形成する方法Info
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- JPH11289069A JPH11289069A JP11015277A JP1527799A JPH11289069A JP H11289069 A JPH11289069 A JP H11289069A JP 11015277 A JP11015277 A JP 11015277A JP 1527799 A JP1527799 A JP 1527799A JP H11289069 A JPH11289069 A JP H11289069A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 電荷移動素子の短チャネル効果による劣化に
遭遇することなく、既知のメモリ素子よりも小サイズの
メモリ・セルを提供することである。 【解決手段】 メモリ・セルが、基板と、基板内の少な
くとも１つの深いトレンチ・コンデンサと、少なくとも
１つの深いトレンチ・コンデンサの少なくとも一部上に
配置される、基板内の少なくとも１つのＦＥＴと、少な
くとも１つのＦＥＴを取り囲み、少なくとも１つのＦＥ
Ｔよりも大きな深さを有する、基板内の少なくとも１つ
の絶縁領域とを含む。少なくとも１つのＦＥＴが、少な
くとも１つの深いトレンチ・コンデンサの少なくとも一
部上に配置されるゲートと、ゲートの側部に隣接し、絶
縁層によりゲートから分離されて形成されるドープ領域
とを含む。
遭遇することなく、既知のメモリ素子よりも小サイズの
メモリ・セルを提供することである。 【解決手段】 メモリ・セルが、基板と、基板内の少な
くとも１つの深いトレンチ・コンデンサと、少なくとも
１つの深いトレンチ・コンデンサの少なくとも一部上に
配置される、基板内の少なくとも１つのＦＥＴと、少な
くとも１つのＦＥＴを取り囲み、少なくとも１つのＦＥ
Ｔよりも大きな深さを有する、基板内の少なくとも１つ
の絶縁領域とを含む。少なくとも１つのＦＥＴが、少な
くとも１つの深いトレンチ・コンデンサの少なくとも一
部上に配置されるゲートと、ゲートの側部に隣接し、絶
縁層によりゲートから分離されて形成されるドープ領域
とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）素子を含む半導体
メモリ素子に関して、特に、新たなＤＲＡＭ素子構造及
び該ＤＲＡＭ素子を形成する方法に関する。
ダム・アクセス・メモリ（ＤＲＡＭ）素子を含む半導体
メモリ素子に関して、特に、新たなＤＲＡＭ素子構造及
び該ＤＲＡＭ素子を形成する方法に関する。
【０００２】
【従来の技術】大規模モノリシック・ダイナミック・ラ
ンダム・アクセス・メモリの開発は、多くの問題に遭遇
している。例えば、１つの主要な問題は、チップ上によ
り多くのセルを詰め込むために、蓄積電荷の保存時間を
低下させることなく、ＤＲＡＭセル・サイズを縮小する
ことである。
ンダム・アクセス・メモリの開発は、多くの問題に遭遇
している。例えば、１つの主要な問題は、チップ上によ
り多くのセルを詰め込むために、蓄積電荷の保存時間を
低下させることなく、ＤＲＡＭセル・サイズを縮小する
ことである。
【０００３】大規模ＤＲＡＭはシリコン・ベースであ
る。各ＤＲＡＭセルは通常、単一のＭＯＳ電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）及び電荷移動素子を含み、そ
のソース／ドレイン拡散の一方が記憶コンデンサに接続
される。ＭＯＳＦＥＴのソース／ドレイン拡散の他方
は、通常、ビット・ラインに接続される。ゲートは通
常、ワード・ラインに接続される。
る。各ＤＲＡＭセルは通常、単一のＭＯＳ電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）及び電荷移動素子を含み、そ
のソース／ドレイン拡散の一方が記憶コンデンサに接続
される。ＭＯＳＦＥＴのソース／ドレイン拡散の他方
は、通常、ビット・ラインに接続される。ゲートは通
常、ワード・ラインに接続される。
【０００４】ＤＲＡＭセルは、論理１において電荷をコ
ンデンサに蓄積し、論理０において電荷を蓄積しないこ
とにより動作する。安定な回路動作を維持するために、
キャパシタンスは十分に大きくなければならず、電荷移
動素子は蓄積電荷を保持し、十分な信号対雑音比を生成
しなければならない。
ンデンサに蓄積し、論理０において電荷を蓄積しないこ
とにより動作する。安定な回路動作を維持するために、
キャパシタンスは十分に大きくなければならず、電荷移
動素子は蓄積電荷を保持し、十分な信号対雑音比を生成
しなければならない。
【０００５】ＤＲＡＭセルは、１ギガ・ビットの世代を
越えたチップ・サイズ要求に合致するようにスケールさ
れるので、基板面上の電荷移動素子のチャネル長は、も
はやサブしきい値リーク要求または保存時間要求を低下
させることなしにスケールされ得ない。
越えたチップ・サイズ要求に合致するようにスケールさ
れるので、基板面上の電荷移動素子のチャネル長は、も
はやサブしきい値リーク要求または保存時間要求を低下
させることなしにスケールされ得ない。
【０００６】
【発明が解決しようとする課題】本発明は、深いトレン
チ・コンデンサの隣にステップ移動素子を集積化するこ
とにより、前述の問題を克服するメモリ・セルを提供す
る。本発明のメモリ・セルは、電荷移動素子の短チャネ
ル効果による劣化に遭遇することなく、類似の既知のメ
モリ素子よりも、サイズが約３０％小さい。
チ・コンデンサの隣にステップ移動素子を集積化するこ
とにより、前述の問題を克服するメモリ・セルを提供す
る。本発明のメモリ・セルは、電荷移動素子の短チャネ
ル効果による劣化に遭遇することなく、類似の既知のメ
モリ素子よりも、サイズが約３０％小さい。
【０００７】
【課題を解決するための手段】従って、本発明の１態様
は、基板と、基板内の深いトレンチ・コンデンサと、深
いトレンチ・コンデンサの少なくとも一部上に配置され
る基板内のＦＥＴとを含む、メモリ・セルを提供する。
ＦＥＴは、深いトレンチ・コンデンサの少なくとも一部
上に配置されるゲートと、ゲートの側部に隣接し、絶縁
層によりゲートから分離されて形成される拡散領域また
はドープ領域とを含む。基板内の絶縁領域がＦＥＴを取
り囲み、ＦＥＴよりも大きな深さを有する。
は、基板と、基板内の深いトレンチ・コンデンサと、深
いトレンチ・コンデンサの少なくとも一部上に配置され
る基板内のＦＥＴとを含む、メモリ・セルを提供する。
ＦＥＴは、深いトレンチ・コンデンサの少なくとも一部
上に配置されるゲートと、ゲートの側部に隣接し、絶縁
層によりゲートから分離されて形成される拡散領域また
はドープ領域とを含む。基板内の絶縁領域がＦＥＴを取
り囲み、ＦＥＴよりも大きな深さを有する。
【０００８】本発明の他の態様は、こうしたメモリ・セ
ルを形成する方法を提供する。
ルを形成する方法を提供する。
【０００９】本発明の他の目的及び利点は、当業者であ
れば、以下の説明から容易に理解できよう。以下では、
単に本発明を実現するための最善のモードを例証するた
めに、本発明の好適な実施例だけが示される。しかしな
がら、本発明は他の異なる実施例も可能であり、その幾
つかの詳細は、様々な点で、本発明から逸脱すること無
く変更可能である。従って、添付の図面及び以下の説明
は、本発明の例証と見なされるべきであり、本発明を制
限するものではない。
れば、以下の説明から容易に理解できよう。以下では、
単に本発明を実現するための最善のモードを例証するた
めに、本発明の好適な実施例だけが示される。しかしな
がら、本発明は他の異なる実施例も可能であり、その幾
つかの詳細は、様々な点で、本発明から逸脱すること無
く変更可能である。従って、添付の図面及び以下の説明
は、本発明の例証と見なされるべきであり、本発明を制
限するものではない。
【００１０】
【発明の実施の形態】本発明は、ステップ移動ゲート及
びサブリソグラフィ自己整合型トレンチ間分離を含む素
子構造を提供する。本発明の素子構造は、ステップ移動
ゲート構造の使用により、サブしきい値素子リークを低
減する。更に、本発明の自己整合型トレンチ分離は、低
減されたセル・サイズを可能にする。
びサブリソグラフィ自己整合型トレンチ間分離を含む素
子構造を提供する。本発明の素子構造は、ステップ移動
ゲート構造の使用により、サブしきい値素子リークを低
減する。更に、本発明の自己整合型トレンチ分離は、低
減されたセル・サイズを可能にする。
【００１１】本発明は素子性能の低下無しに、前述の構
造を提供する。本発明はまた、基板面上の所与のゲート
寸法に対して、チャネル長の増加を可能にし、それによ
りサブしきい値リークを低減する。本発明のメモリ・セ
ル構造の別の利点は、３次元プロセス制御が完成される
ときに、完全に垂直の移動素子を有する次世代サイズに
発展し得ることである。
造を提供する。本発明はまた、基板面上の所与のゲート
寸法に対して、チャネル長の増加を可能にし、それによ
りサブしきい値リークを低減する。本発明のメモリ・セ
ル構造の別の利点は、３次元プロセス制御が完成される
ときに、完全に垂直の移動素子を有する次世代サイズに
発展し得ることである。
【００１２】図１は、従来の平坦な移動素子を含む既知
の併合型分離／ノード・トレンチ・セル（ＭＩＮＴ：Me
rged Isolation and Node Trench Cell）を示す。図１
に示される素子は、深いトレンチ・コンデンサ１と、浅
いトレンチ分離領域２と、ビット・ライン・コンタクト
３と、ワード・ラインまたは移動素子ゲート５と、ゲー
ト酸化物７と、ｎ＋ソース／ドレイン領域９及び１１と
を含む。埋め込みストラップ１２は、深いトレンチ・コ
ンデンサ記憶ノード１を、移動素子のソース／ドレイン
拡散１１に接続する。
の併合型分離／ノード・トレンチ・セル（ＭＩＮＴ：Me
rged Isolation and Node Trench Cell）を示す。図１
に示される素子は、深いトレンチ・コンデンサ１と、浅
いトレンチ分離領域２と、ビット・ライン・コンタクト
３と、ワード・ラインまたは移動素子ゲート５と、ゲー
ト酸化物７と、ｎ＋ソース／ドレイン領域９及び１１と
を含む。埋め込みストラップ１２は、深いトレンチ・コ
ンデンサ記憶ノード１を、移動素子のソース／ドレイン
拡散１１に接続する。
【００１３】図２は、本発明に従うＤＲＡＭセルの実施
例を示す。図１及び図２の比較からわかるように、本発
明のＤＲＡＭセルは、従来のＤＲＡＭセルよりもコンパ
クトである。もちろん、半導体業界でのコンポーネント
設計の主な動機づけ要因の１つは、メモリ・セルのサイ
ズを低減することにより、１チップ内に配置されるメモ
リ・セル数を増加させ、より小さな素子構造を含むあら
ゆる素子のサイズを低減することである。本発明はこの
動機づけ要因に応えるものである。
例を示す。図１及び図２の比較からわかるように、本発
明のＤＲＡＭセルは、従来のＤＲＡＭセルよりもコンパ
クトである。もちろん、半導体業界でのコンポーネント
設計の主な動機づけ要因の１つは、メモリ・セルのサイ
ズを低減することにより、１チップ内に配置されるメモ
リ・セル数を増加させ、より小さな素子構造を含むあら
ゆる素子のサイズを低減することである。本発明はこの
動機づけ要因に応えるものである。
【００１４】図２に示される本発明に従うＤＲＡＭセル
の実施例は、深いトレンチ・コンデンサ１３と、分離領
域１５と、移動素子ゲート１７と、埋め込みストラップ
１９と、ゲート酸化物２１と、ｎ＋拡散領域２３と、ビ
ット・ライン・コンタクト２５とを含む。図２に示され
るように、分離領域１５が少なくとも部分的に、深いト
レンチ・コンデンサ１３上に形成される。更に、ゲート
酸化物２１がＬ字形に形成される。
の実施例は、深いトレンチ・コンデンサ１３と、分離領
域１５と、移動素子ゲート１７と、埋め込みストラップ
１９と、ゲート酸化物２１と、ｎ＋拡散領域２３と、ビ
ット・ライン・コンタクト２５とを含む。図２に示され
るように、分離領域１５が少なくとも部分的に、深いト
レンチ・コンデンサ１３上に形成される。更に、ゲート
酸化物２１がＬ字形に形成される。
【００１５】図２に示されるＤＲＡＭセルの実施例で
は、移動素子が深いトレンチ・コンデンサ１３の隣に形
成される。移動素子ゲートを少なくとも部分的に、深い
トレンチ・コンデンサ上に形成することは、ＤＲＡＭセ
ル・サイズの低減に貢献する。図２に示される実施例で
は、ゲート幅の約半分が深いトレンチ・コンデンサ上に
形成される。また、ゲート１７の下に形成される埋め込
みストラップ１９またはｎ＋拡散も、ＤＲＡＭセルの幅
の低減に貢献する。
は、移動素子が深いトレンチ・コンデンサ１３の隣に形
成される。移動素子ゲートを少なくとも部分的に、深い
トレンチ・コンデンサ上に形成することは、ＤＲＡＭセ
ル・サイズの低減に貢献する。図２に示される実施例で
は、ゲート幅の約半分が深いトレンチ・コンデンサ上に
形成される。また、ゲート１７の下に形成される埋め込
みストラップ１９またはｎ＋拡散も、ＤＲＡＭセルの幅
の低減に貢献する。
【００１６】図２に示されるセルの構造は、深いトレン
チ・コンデンサ開口のために準最小寸法（sub-minimum
dimension）を使用し、また下側にボトル形状のトレン
チ・ノードを形成することにより、ノード・キャパシタ
ンスを回復することにより、更にサイズを低減し得る。
チ・コンデンサ開口のために準最小寸法（sub-minimum
dimension）を使用し、また下側にボトル形状のトレン
チ・ノードを形成することにより、ノード・キャパシタ
ンスを回復することにより、更にサイズを低減し得る。
【００１７】図８、図１６及び図１７は、本発明に従う
ＤＲＡＭセルの実施例の様々な視点から見た詳細図を示
す。図８は、図１６に示される線８−８に沿うセル・レ
イアウトの断面図を示す。図１６及び図１７に示される
セル・レイアウトは、図８に示される実施例を用いて構
成されるセル・レイアウトの２つの例を示す。
ＤＲＡＭセルの実施例の様々な視点から見た詳細図を示
す。図８は、図１６に示される線８−８に沿うセル・レ
イアウトの断面図を示す。図１６及び図１７に示される
セル・レイアウトは、図８に示される実施例を用いて構
成されるセル・レイアウトの２つの例を示す。
【００１８】図８に示される本発明の実施例は、側壁上
に形成されるノード誘電体２５を有する深いトレンチ・
コンデンサ２７を含む。ｎ＋領域２９及び３１が埋め込
み記憶プレートとして、深いトレンチ・コンデンサに隣
接して基板内に形成される。基板内のｎ＋領域２９及び
３１上には、ｐドープ領域３３及び３５が形成される。
に形成されるノード誘電体２５を有する深いトレンチ・
コンデンサ２７を含む。ｎ＋領域２９及び３１が埋め込
み記憶プレートとして、深いトレンチ・コンデンサに隣
接して基板内に形成される。基板内のｎ＋領域２９及び
３１上には、ｐドープ領域３３及び３５が形成される。
【００１９】深いトレンチ・コンデンサの上部と基板と
の境界部分には、カラー（collar）酸化物３７が形成さ
れる。カラー酸化物３７は、埋め込みプレート２９、３
１と埋め込みストラップ４５との間の寄生素子リークを
抑制するために形成される。深いトレンチ自身は、ｎ＋
ドープ多結晶質シリコンにより充填される。
の境界部分には、カラー（collar）酸化物３７が形成さ
れる。カラー酸化物３７は、埋め込みプレート２９、３
１と埋め込みストラップ４５との間の寄生素子リークを
抑制するために形成される。深いトレンチ自身は、ｎ＋
ドープ多結晶質シリコンにより充填される。
【００２０】ｐ領域３３上の、少なくとも部分的に深い
トレンチ・コンデンサ２７上に、浅いトレンチ分離（Ｓ
ＴＩ）領域３９が設けられる。移動素子ゲート４１が、
深いトレンチ・コンデンサ２７の残りの部分上に形成さ
れる。２つの対向する活性素子領域が、図１６に示され
るようにＳＴＩにより囲まれる。
トレンチ・コンデンサ２７上に、浅いトレンチ分離（Ｓ
ＴＩ）領域３９が設けられる。移動素子ゲート４１が、
深いトレンチ・コンデンサ２７の残りの部分上に形成さ
れる。２つの対向する活性素子領域が、図１６に示され
るようにＳＴＩにより囲まれる。
【００２１】移動素子ゲート４１の３つの側部は、分離
領域３９と接触する。移動素子ゲート４１は、ｎ＋多結
晶質シリコンから成る。ゲート酸化物層４３は、移動素
子ゲート４１とｐタイプ基板領域３５との境界に形成さ
れる。
領域３９と接触する。移動素子ゲート４１は、ｎ＋多結
晶質シリコンから成る。ゲート酸化物層４３は、移動素
子ゲート４１とｐタイプ基板領域３５との境界に形成さ
れる。
【００２２】図２に示される実施例の場合同様、図８に
示される実施例は、Ｌ字形のゲート酸化物４３を含む。
Ｌ字形ゲート酸化物４３の角部は、丸められるかまたは
直角である。図８に示される本発明に従うＤＲＡＭセル
の実施例は、深いトレンチ・コンデンサ２７の内部に配
置される記憶ノードを、移動素子４６のソース／ドレイ
ン拡散に接続する、埋め込みｎ＋拡散ストラップ４５を
含む。こうしたストラップは、自己整合型埋め込みスト
ラップ（ＢＥＳＴ）を含む既知のＤＲＡＭセルにおいて
典型的である。これについては、例えば、Nesbitらによ
る"A 0.6μm2 256Mb Trench DRAM Cell With Self-Alig
ned Buried Strap（BEST）"、IEEE（1993）を参照され
たい。
示される実施例は、Ｌ字形のゲート酸化物４３を含む。
Ｌ字形ゲート酸化物４３の角部は、丸められるかまたは
直角である。図８に示される本発明に従うＤＲＡＭセル
の実施例は、深いトレンチ・コンデンサ２７の内部に配
置される記憶ノードを、移動素子４６のソース／ドレイ
ン拡散に接続する、埋め込みｎ＋拡散ストラップ４５を
含む。こうしたストラップは、自己整合型埋め込みスト
ラップ（ＢＥＳＴ）を含む既知のＤＲＡＭセルにおいて
典型的である。これについては、例えば、Nesbitらによ
る"A 0.6μm2 256Mb Trench DRAM Cell With Self-Alig
ned Buried Strap（BEST）"、IEEE（1993）を参照され
たい。
【００２３】埋め込みｎ＋拡散ストラップ４５は、移動
素子ゲート４１の下側に形成される。移動素子４６の他
のソース／ドレイン拡散領域、すなわちビット・ライン
拡散４７は、移動素子ゲート４１に隣接して配置され
る。移動素子ゲート４１は、移動素子ゲート４１上の酸
化物５９及び窒化物５７内に形成されるワード・ライン
・コンタクト５０（能動ワード・ライン）及び５２（受
動ワード・ライン）を通じて、図１６に示されるよう
に、ワード・ライン導体に接続される。
素子ゲート４１の下側に形成される。移動素子４６の他
のソース／ドレイン拡散領域、すなわちビット・ライン
拡散４７は、移動素子ゲート４１に隣接して配置され
る。移動素子ゲート４１は、移動素子ゲート４１上の酸
化物５９及び窒化物５７内に形成されるワード・ライン
・コンタクト５０（能動ワード・ライン）及び５２（受
動ワード・ライン）を通じて、図１６に示されるよう
に、ワード・ライン導体に接続される。
【００２４】誘電材料６５がワード・ライン間の空間を
充填する。この位置において使用され得る誘電材料の１
例は、リン・ドープ・ガラス（ＰＳＧ）である。別の誘
電材料６７がワード・ラインの上部を覆う。この位置に
おいて使用され得る誘電材料の例は、無ドープ・ガラス
である。もちろん、多くの誘電材料が知られており、そ
れらがこれらの位置のいずれかにおいて使用され得る。
当業者であれば、本開示を参考に、不要な実験無しに、
これらの位置において使用され得る誘電材料を決定でき
よう。
充填する。この位置において使用され得る誘電材料の１
例は、リン・ドープ・ガラス（ＰＳＧ）である。別の誘
電材料６７がワード・ラインの上部を覆う。この位置に
おいて使用され得る誘電材料の例は、無ドープ・ガラス
である。もちろん、多くの誘電材料が知られており、そ
れらがこれらの位置のいずれかにおいて使用され得る。
当業者であれば、本開示を参考に、不要な実験無しに、
これらの位置において使用され得る誘電材料を決定でき
よう。
【００２５】ビット・ライン・コンタクト４９は、移動
素子４６のソース／ドレイン拡散４７を、誘電層６７上
を走るビット・ライン６３に接続する。ビット・ライン
・コンタクト４９は、ｎ＋拡散領域４７上に提供され
る。窒化物スペーサ５１、５３及び窒化物層５７、６１
が、ビット・ライン・コンタクト４９を移動素子ゲート
４１とボーダレス（borderless）に形成するために提供
される。
素子４６のソース／ドレイン拡散４７を、誘電層６７上
を走るビット・ライン６３に接続する。ビット・ライン
・コンタクト４９は、ｎ＋拡散領域４７上に提供され
る。窒化物スペーサ５１、５３及び窒化物層５７、６１
が、ビット・ライン・コンタクト４９を移動素子ゲート
４１とボーダレス（borderless）に形成するために提供
される。
【００２６】図１６は、本発明に従うメモリ・セルの上
面図を示す。図１６に示される実施例では、ワード・ラ
イン導体が、折りたたみビット・ライン・セルを生成す
るためのスペーサ・ワード・ラインまたはハイブリッド
・レジスト・フォトリソグラフィなどの、サブリソグラ
フィック・パターニング技術を用いて形成される。或い
は、図８に示されるメモリ・セルの実施例により、図１
７に示されるようなオープン・ビット・ライン・セル
が、通常のリソグラフィ技術により画定されるワード・
ラインと共に構成される。
面図を示す。図１６に示される実施例では、ワード・ラ
イン導体が、折りたたみビット・ライン・セルを生成す
るためのスペーサ・ワード・ラインまたはハイブリッド
・レジスト・フォトリソグラフィなどの、サブリソグラ
フィック・パターニング技術を用いて形成される。或い
は、図８に示されるメモリ・セルの実施例により、図１
７に示されるようなオープン・ビット・ライン・セル
が、通常のリソグラフィ技術により画定されるワード・
ラインと共に構成される。
【００２７】図１５は図１８と共に、本発明に従うＤＲ
ＡＭセルの別の詳細な実施例を示す。図１５は、図１８
に示される線１５−１５に沿うセル・レイアウトの断面
図を示す。
ＡＭセルの別の詳細な実施例を示す。図１５は、図１８
に示される線１５−１５に沿うセル・レイアウトの断面
図を示す。
【００２８】図１５及び図１８に示される実施例は、ゲ
ート７３を含む。ゲートはｎ＋ポリシリコンから成る。
ゲート酸化物７１は、ゲート７３と基板７７間の側部
と、ゲート７３と基板７７間のゲート７３の底面に隣接
して提供される。ゲート分離絶縁体７２は、ゲート酸化
物７１とは反対側のゲート７３間に提供される。ゲート
分離絶縁体７２は窒化物から成り、深いトレンチ・コン
デンサに自己整合される。
ート７３を含む。ゲートはｎ＋ポリシリコンから成る。
ゲート酸化物７１は、ゲート７３と基板７７間の側部
と、ゲート７３と基板７７間のゲート７３の底面に隣接
して提供される。ゲート分離絶縁体７２は、ゲート酸化
物７１とは反対側のゲート７３間に提供される。ゲート
分離絶縁体７２は窒化物から成り、深いトレンチ・コン
デンサに自己整合される。
【００２９】ゲート７３上には、図１５に示されるよう
に、ワード・ライン導体７４が延びる。ワード・ライン
導体７４はＷまたはＷＳｉxから成る。ワード・ライン
７４間のスペース、及びワード・ラインとビット・ライ
ン・コンタクト８０間のスペースは、絶縁材料８２によ
り充填される。任意の好適な絶縁材料が、絶縁材料８２
として使用される。
に、ワード・ライン導体７４が延びる。ワード・ライン
導体７４はＷまたはＷＳｉxから成る。ワード・ライン
７４間のスペース、及びワード・ラインとビット・ライ
ン・コンタクト８０間のスペースは、絶縁材料８２によ
り充填される。任意の好適な絶縁材料が、絶縁材料８２
として使用される。
【００３０】ワード・ライン７４及び絶縁材料８２は、
絶縁体８３により覆われる。任意の好適な絶縁材料が、
絶縁材料８３として使用される。
絶縁体８３により覆われる。任意の好適な絶縁材料が、
絶縁材料８３として使用される。
【００３１】ゲート７３間の領域には、ｎ＋拡散７５が
基板７７上に形成される。基板は典型的なｐタイプ・シ
リコン基板である。窒化物スペーサ７６がゲート分離絶
縁体７２に隣接して、ゲート７３の一部上に形成され
る。窒化物スペーサ７６はまた、ｎ＋拡散７５上にも、
少なくとも部分的に延びる。窒化物スペーサ７６とｎ＋
拡散７５の上面との間に、薄い酸化物層が存在し得る。
基板７７上に形成される。基板は典型的なｐタイプ・シ
リコン基板である。窒化物スペーサ７６がゲート分離絶
縁体７２に隣接して、ゲート７３の一部上に形成され
る。窒化物スペーサ７６はまた、ｎ＋拡散７５上にも、
少なくとも部分的に延びる。窒化物スペーサ７６とｎ＋
拡散７５の上面との間に、薄い酸化物層が存在し得る。
【００３２】ビット・ライン・コンタクト８０がｎ＋拡
散７５上に形成され、ビット・ライン８１と、ｎ＋拡散
と、究極的にはＤＲＡＭセルとの間の接続を提供する。
散７５上に形成され、ビット・ライン８１と、ｎ＋拡散
と、究極的にはＤＲＡＭセルとの間の接続を提供する。
【００３３】本発明に従う図１５に示されるメモリ・セ
ルの実施例はまた、ｎ＋埋め込みストラップ７８を含
む。こうしたストラップは、自己整合型埋め込みストラ
ップ（ＢＥＳＴ）を含む既知のトレンチＤＲＡＭセルに
おいて典型的である。これについては、例えば、前述し
たNesbitらによる"A 0.6μm2 256Mb Trench DRAM CellW
ith Self-Aligned Buried Strap（BEST）"、IEEE（199
3）を参照されたい。埋め込みストラップ７８は、ゲー
ト７３の一部及び下側のゲート酸化物層７１の下に形成
される。更に、埋め込みストラップ７８は図１５に示さ
れるように下方に延び、以下で詳述されるように、深い
トレンチを囲むカラー酸化物８４と接触する。
ルの実施例はまた、ｎ＋埋め込みストラップ７８を含
む。こうしたストラップは、自己整合型埋め込みストラ
ップ（ＢＥＳＴ）を含む既知のトレンチＤＲＡＭセルに
おいて典型的である。これについては、例えば、前述し
たNesbitらによる"A 0.6μm2 256Mb Trench DRAM CellW
ith Self-Aligned Buried Strap（BEST）"、IEEE（199
3）を参照されたい。埋め込みストラップ７８は、ゲー
ト７３の一部及び下側のゲート酸化物層７１の下に形成
される。更に、埋め込みストラップ７８は図１５に示さ
れるように下方に延び、以下で詳述されるように、深い
トレンチを囲むカラー酸化物８４と接触する。
【００３４】図１５に示されるように、本発明に従うＤ
ＲＡＭセルのこの実施例は、ｎ＋埋め込み記憶ノード・
プレート７９を含む。ｎ＋埋め込み記憶ノード・プレー
トは、基板７７内に深いトレンチの側部に隣接して形成
される。
ＲＡＭセルのこの実施例は、ｎ＋埋め込み記憶ノード・
プレート７９を含む。ｎ＋埋め込み記憶ノード・プレー
トは、基板７７内に深いトレンチの側部に隣接して形成
される。
【００３５】前述のように、埋め込みプレート７９は深
いトレンチの側部に隣接して形成される。深いトレンチ
は、ｎ＋ポリシリコン充填材８５を含む。カラー酸化物
８４がｎ＋ポリシリコン充填材８５を取り囲む。図１５
に示される実施例では、カラー酸化物８４が、ｎ＋埋め
込みストラップ７８の最も深い位置から下方に、埋め込
みプレート７９の頂部まで延びる。
いトレンチの側部に隣接して形成される。深いトレンチ
は、ｎ＋ポリシリコン充填材８５を含む。カラー酸化物
８４がｎ＋ポリシリコン充填材８５を取り囲む。図１５
に示される実施例では、カラー酸化物８４が、ｎ＋埋め
込みストラップ７８の最も深い位置から下方に、埋め込
みプレート７９の頂部まで延びる。
【００３６】図１５に示されるＤＲＡＭセルは、ｎ＋ポ
リシリコン充填材８５を取り囲むノード誘電体８６を含
む。ノード誘電体８６は、カラー酸化物８４の下方にお
いて、ｎ＋多結晶質シリコン充填材８５と基板７７との
間に形成される。
リシリコン充填材８５を取り囲むノード誘電体８６を含
む。ノード誘電体８６は、カラー酸化物８４の下方にお
いて、ｎ＋多結晶質シリコン充填材８５と基板７７との
間に形成される。
【００３７】図１５に示されるように、ビット・ライン
８１はビット・ライン・コンタクト８０及び絶縁材料８
３の上に横たわる。
８１はビット・ライン・コンタクト８０及び絶縁材料８
３の上に横たわる。
【００３８】本発明に従うメモリ・セルは、好適には、
少なくとも基板と、基板内の深いトレンチ・コンデンサ
と、基板内に深いトレンチ・コンデンサの少なくとも一
部上に配置されるＦＥＴと、隣接する分離領域とを含
む。ＦＥＴは、深いトレンチ・コンデンサの少なくとも
一部上に配置されるゲートと、ゲートの側部に隣接して
形成され、絶縁層によりゲートから分離される拡散とを
含む。分離領域はＦＥＴを取り囲んで基板内に配置さ
れ、ＦＥＴよりも大きな深さを有する。
少なくとも基板と、基板内の深いトレンチ・コンデンサ
と、基板内に深いトレンチ・コンデンサの少なくとも一
部上に配置されるＦＥＴと、隣接する分離領域とを含
む。ＦＥＴは、深いトレンチ・コンデンサの少なくとも
一部上に配置されるゲートと、ゲートの側部に隣接して
形成され、絶縁層によりゲートから分離される拡散とを
含む。分離領域はＦＥＴを取り囲んで基板内に配置さ
れ、ＦＥＴよりも大きな深さを有する。
【００３９】分離領域は、ＦＥＴにより覆われない深い
トレンチ・コンデンサの一部上に配置される。更に、隣
接して拡散が形成されるＦＥＴのゲートの側部が交差
し、角部を形成する。角部は拡散の間を基板内に延び
る。更に、拡散の一方がゲートに隣接して形成され、こ
れがビット・ライン・コンタクトを介して、ビット・ラ
インに接続される。
トレンチ・コンデンサの一部上に配置される。更に、隣
接して拡散が形成されるＦＥＴのゲートの側部が交差
し、角部を形成する。角部は拡散の間を基板内に延び
る。更に、拡散の一方がゲートに隣接して形成され、こ
れがビット・ライン・コンタクトを介して、ビット・ラ
インに接続される。
【００４０】本発明に従うメモリ・セルは更に、深いト
レンチ記憶ノードを移動ＦＥＴ素子のソース／ドレイン
拡散の一方に接続する、拡散ストラップを含む。
レンチ記憶ノードを移動ＦＥＴ素子のソース／ドレイン
拡散の一方に接続する、拡散ストラップを含む。
【００４１】隣接して拡散が形成されるＦＥＴのゲート
の側部が交差し、角部を形成する実施例では、一方の拡
散が深いトレンチ・コンデンサに隣接して、実質的にＦ
ＥＴのゲートの側部の交差に対応する位置に形成され
る。
の側部が交差し、角部を形成する実施例では、一方の拡
散が深いトレンチ・コンデンサに隣接して、実質的にＦ
ＥＴのゲートの側部の交差に対応する位置に形成され
る。
【００４２】更に、ＦＥＴにより覆われない深いトレン
チ・コンデンサの一部上に分離領域が配置される、本発
明に従うメモリ・セルの実施例では、ＦＥＴの拡散の一
方が深いトレンチに隣接して形成され、拡散ストラップ
により深いトレンチ・コンデンサ記憶ノードに接続され
る。こうした実施例では、分離領域が基板内に拡散スト
ラップよりも深く形成される。
チ・コンデンサの一部上に分離領域が配置される、本発
明に従うメモリ・セルの実施例では、ＦＥＴの拡散の一
方が深いトレンチに隣接して形成され、拡散ストラップ
により深いトレンチ・コンデンサ記憶ノードに接続され
る。こうした実施例では、分離領域が基板内に拡散スト
ラップよりも深く形成される。
【００４３】前述のように、本発明はまた、前述の実施
例のようなメモリ・セルを形成する方法を含む。図３乃
至図８は、メモリ・セルを形成するための本発明に従う
方法の実施例の様々なステージを示す。もちろん、図
２、図８及び図１５に示される構造を形成するために、
他の方法も使用可能である。
例のようなメモリ・セルを形成する方法を含む。図３乃
至図８は、メモリ・セルを形成するための本発明に従う
方法の実施例の様々なステージを示す。もちろん、図
２、図８及び図１５に示される構造を形成するために、
他の方法も使用可能である。
【００４４】図３乃至図８に示される方法は、シリコン
基板１１０のようなｐタイプ基板を提供することにより
開始する。基板の上面に、最初に材料が付着される。例
えば、標準のパッド酸化物１１２、パッド窒化物１１
４、及び酸化物層１１６が基板１１０の表面上に形成さ
れる。酸化物層１１６は化学蒸着により形成される。基
板１１０上に付着される材料は、深いトレンチ１３６を
形成するためのマスクとして使用される。
基板１１０のようなｐタイプ基板を提供することにより
開始する。基板の上面に、最初に材料が付着される。例
えば、標準のパッド酸化物１１２、パッド窒化物１１
４、及び酸化物層１１６が基板１１０の表面上に形成さ
れる。酸化物層１１６は化学蒸着により形成される。基
板１１０上に付着される材料は、深いトレンチ１３６を
形成するためのマスクとして使用される。
【００４５】基板を提供し、任意の材料を基板上に付着
した後、深いトレンチ・コンデンサ開口１１８が基板内
に形成される。開口１１８は図３に示されるように、大
きすぎる開口である。深いトレンチ・コンデンサ開口の
深さは、形成される構造に応じて変化する。本方法の１
実施例では、深いトレンチ・コンデンサ開口１１８は、
約０．２μｍ乃至約０．３μｍの深さに形成される。
した後、深いトレンチ・コンデンサ開口１１８が基板内
に形成される。開口１１８は図３に示されるように、大
きすぎる開口である。深いトレンチ・コンデンサ開口の
深さは、形成される構造に応じて変化する。本方法の１
実施例では、深いトレンチ・コンデンサ開口１１８は、
約０．２μｍ乃至約０．３μｍの深さに形成される。
【００４６】深いトレンチ開口１１８を形成後、薄い酸
化膜１２０が基板の露出部分上に成長される。薄い酸化
膜１２０を形成するために、様々な方法が使用され得
る。例えば、薄い酸化膜１２０が熱的に成長される。薄
い酸化膜１２０の厚さも変化し得る。１実施例によれ
ば、薄い酸化膜１２０は約５ｎｍ以下である。
化膜１２０が基板の露出部分上に成長される。薄い酸化
膜１２０を形成するために、様々な方法が使用され得
る。例えば、薄い酸化膜１２０が熱的に成長される。薄
い酸化膜１２０の厚さも変化し得る。１実施例によれ
ば、薄い酸化膜１２０は約５ｎｍ以下である。
【００４７】薄い酸化膜１２０を形成後、窒化物層１２
２が薄い酸化膜上、及び基板の露出表面上、または基板
上に付着される任意の材料上に付着される。例えば、図
３に示されるように、窒化物層１２２は薄い酸化膜１２
０上、及び酸化物層１１２、窒化物層１１４及び酸化物
層１１６上に付着される。窒化物層１２２を形成するた
めに、様々な方法が使用され得る。１例では、窒化物層
１２２を形成するために化学蒸着が使用される。更に、
窒化物層の厚さが変化し得る。１例によれば、窒化物層
は１０ｎｍ以下である。
２が薄い酸化膜上、及び基板の露出表面上、または基板
上に付着される任意の材料上に付着される。例えば、図
３に示されるように、窒化物層１２２は薄い酸化膜１２
０上、及び酸化物層１１２、窒化物層１１４及び酸化物
層１１６上に付着される。窒化物層１２２を形成するた
めに、様々な方法が使用され得る。１例では、窒化物層
１２２を形成するために化学蒸着が使用される。更に、
窒化物層の厚さが変化し得る。１例によれば、窒化物層
は１０ｎｍ以下である。
【００４８】本方法を続けると、酸化物が深いトレンチ
・コンデンサ開口１１８内に付着される。酸化物は約
０．１μｍの厚さである。次に酸化物がエッチングさ
れ、スペーサ１２４及び１２６が形成される。開口１１
８のサイズ、従って開口内に形成されるスペーサ１２４
及び１２６のサイズは、深いトレンチ及び埋め込みスト
ラップの位置に対して、移動素子ゲートの位置決めをす
る役目をする。開口の形成、従って対応するサイズのス
ペーサは、前述の構造に関する深いトレンチの正しい位
置決めを自動的に生成するために使用され、他の構造を
自己整合させる。
・コンデンサ開口１１８内に付着される。酸化物は約
０．１μｍの厚さである。次に酸化物がエッチングさ
れ、スペーサ１２４及び１２６が形成される。開口１１
８のサイズ、従って開口内に形成されるスペーサ１２４
及び１２６のサイズは、深いトレンチ及び埋め込みスト
ラップの位置に対して、移動素子ゲートの位置決めをす
る役目をする。開口の形成、従って対応するサイズのス
ペーサは、前述の構造に関する深いトレンチの正しい位
置決めを自動的に生成するために使用され、他の構造を
自己整合させる。
【００４９】スペーサをマスクとして使用することによ
り、深いトレンチが更にエッチングされる。このステー
ジにおいて、深いトレンチが適切な深さに部分的にエッ
チングされる。１実施例によれば、深いトレンチが部分
的に、約０．８μｍ乃至約１μｍの深さにエッチングさ
れる。
り、深いトレンチが更にエッチングされる。このステー
ジにおいて、深いトレンチが適切な深さに部分的にエッ
チングされる。１実施例によれば、深いトレンチが部分
的に、約０．８μｍ乃至約１μｍの深さにエッチングさ
れる。
【００５０】次に、深いトレンチ及びスペーサの表面、
及び他の露出表面が、ＣＶＤ酸化物及びＣＶＤ窒化物に
より覆われる。複合酸化物／窒化物ライナ１２９が、埋
め込みプレート７９の形成の間にドープ・マスクとして
使用される。結果の構造が図４に示される。
及び他の露出表面が、ＣＶＤ酸化物及びＣＶＤ窒化物に
より覆われる。複合酸化物／窒化物ライナ１２９が、埋
め込みプレート７９の形成の間にドープ・マスクとして
使用される。結果の構造が図４に示される。
【００５１】窒化物の付着の後、深いトレンチが更にエ
ッチングされる。
ッチングされる。
【００５２】深いトレンチの完全なエッチングの後、ｎ
＋埋め込みコンデンサ・プレート１３０及び１３２が基
板内に形成される。埋め込みコンデンサ・プレートは、
深いトレンチ１３６を砒素ドープ・ガラス（ＡＳＧ）に
より充填し、酸化物／窒化物ライナ１２９により覆われ
ないトレンチ壁から、砒素を基板内に拡散することによ
り形成される。ＡＳＧを除去した後、ノード誘電体が形
成される。
＋埋め込みコンデンサ・プレート１３０及び１３２が基
板内に形成される。埋め込みコンデンサ・プレートは、
深いトレンチ１３６を砒素ドープ・ガラス（ＡＳＧ）に
より充填し、酸化物／窒化物ライナ１２９により覆われ
ないトレンチ壁から、砒素を基板内に拡散することによ
り形成される。ＡＳＧを除去した後、ノード誘電体が形
成される。
【００５３】次に、深いトレンチ１３６が、ｎ＋ドープ
多結晶質シリコンの第１の層により充填される。多結晶
質シリコンは第１のレベルまで引っ込められる。次に、
カラー酸化物１３４が付着され、エッチングされる。
多結晶質シリコンの第１の層により充填される。多結晶
質シリコンは第１のレベルまで引っ込められる。次に、
カラー酸化物１３４が付着され、エッチングされる。
【００５４】ｎ＋ドープ・ポリシリコンの第２の層が、
ｎ＋ポリシリコンの第１の層上に付着され、大きすぎる
トレンチ頂部の周囲の酸化物スペーサ１２４の下の、第
２のレベルまで引っ込められる。次に、露出されたカラ
ー酸化物及びノード誘電体の一部が除去され、埋め込み
ストラップ１４２のための開口が生成される。ノード誘
電体の除去の間に、薄い損傷防止層１２９も除去され
る。
ｎ＋ポリシリコンの第１の層上に付着され、大きすぎる
トレンチ頂部の周囲の酸化物スペーサ１２４の下の、第
２のレベルまで引っ込められる。次に、露出されたカラ
ー酸化物及びノード誘電体の一部が除去され、埋め込み
ストラップ１４２のための開口が生成される。ノード誘
電体の除去の間に、薄い損傷防止層１２９も除去され
る。
【００５５】次に、多結晶質シリコンの第３の層が付着
され、図５に示されるレベルまで引っ込められる。続く
プロセス・ステップの間にｎ＋ドーパントが熱サイクル
により開口から拡散され、埋め込みストラップ１４２が
形成される。
され、図５に示されるレベルまで引っ込められる。続く
プロセス・ステップの間にｎ＋ドーパントが熱サイクル
により開口から拡散され、埋め込みストラップ１４２が
形成される。
【００５６】次に、移動素子ゲートが深いトレンチ１３
６の頂部に形成される。
６の頂部に形成される。
【００５７】酸化物１２４、１１６、窒化物１２２、及
び酸化物１２０が除去された後、露出されたシリコン基
板及び多結晶質シリコン表面上に、犠牲酸化物が成長さ
れる。次に犠牲酸化物がエッチングされる。これはゲー
ト酸化物を成長する以前に、シリコン表面の損傷を除去
するためである。必要に応じて、犠牲酸化物を除去する
以前に、素子チャネル領域が打ち込まれる。
び酸化物１２０が除去された後、露出されたシリコン基
板及び多結晶質シリコン表面上に、犠牲酸化物が成長さ
れる。次に犠牲酸化物がエッチングされる。これはゲー
ト酸化物を成長する以前に、シリコン表面の損傷を除去
するためである。必要に応じて、犠牲酸化物を除去する
以前に、素子チャネル領域が打ち込まれる。
【００５８】犠牲酸化物を除去した後、露出された基板
上にゲート酸化物１４３、通常、シリコンが成長され
る。ゲート酸化の間に、より厚い酸化物がドープ多結晶
質シリコン１３６上に成長される。
上にゲート酸化物１４３、通常、シリコンが成長され
る。ゲート酸化の間に、より厚い酸化物がドープ多結晶
質シリコン１３６上に成長される。
【００５９】ゲート酸化物１４３の形成後、深いトレン
チ上の開口領域がｎ＋ドープ多結晶質シリコンにより充
填される。素子の上面が平坦化される。次にポリシリコ
ンが引っ込められる。生成されるくぼみは、ＳｉＯ2１
３９により充填される。くぼみ内に付着されるＳｉＯ2
は、化学蒸着（ＣＶＤ）により付着される。付着後、Ｓ
ｉＯ2が平坦化される。結果の構造が図６に示される。
チ上の開口領域がｎ＋ドープ多結晶質シリコンにより充
填される。素子の上面が平坦化される。次にポリシリコ
ンが引っ込められる。生成されるくぼみは、ＳｉＯ2１
３９により充填される。くぼみ内に付着されるＳｉＯ2
は、化学蒸着（ＣＶＤ）により付着される。付着後、Ｓ
ｉＯ2が平坦化される。結果の構造が図６に示される。
【００６０】本プロセスのこの実施例に従う次のステッ
プは、素子内に分離領域１４０を形成する。分離領域１
４０の実施例が図７に示される。分離領域は浅いトレン
チ分離（ＳＴＩ）領域である。更に、分離領域はＳｉＯ
2のＣＶＤにより充填され、平坦化される。もちろん、
素子内に分離領域を形成するために、他の方法及び材料
も使用可能である。当業者であれば、不要な実験無し
に、素子内に分離領域を形成する他の材料及び方法を代
用することができよう。
プは、素子内に分離領域１４０を形成する。分離領域１
４０の実施例が図７に示される。分離領域は浅いトレン
チ分離（ＳＴＩ）領域である。更に、分離領域はＳｉＯ
2のＣＶＤにより充填され、平坦化される。もちろん、
素子内に分離領域を形成するために、他の方法及び材料
も使用可能である。当業者であれば、不要な実験無し
に、素子内に分離領域を形成する他の材料及び方法を代
用することができよう。
【００６１】図７に示されるように、分離領域１４０は
少なくとも部分的に、深いトレンチ１３６とオーバラッ
プする。好適には、分離領域１４０は埋め込み拡散スト
ラップ１４２よりも深く、基板内に延びる。埋め込み拡
散ストラップ１４２は、ゲート酸化物の形成及びＳＴＩ
プロセスの間に、トレンチ充填材の多結晶質シリコン１
３６からの、ｎタイプ・ドーパントの外方拡散により形
成される。分離領域を埋め込み拡散ストラップよりも深
く基板内に延びるように形成することにより、あるセル
内の埋め込みストラップを、隣接セル内の埋め込みスト
ラップから分離することができる。埋め込みストラップ
ｎ＋拡散は、移動素子１４５のソース／ドレイン拡散と
なる。素子の平坦化の後、図６に示される窒化物層１１
４が除去され、露出されたシリコン基板がイオン打ち込
みによりドープされ、移動素子１４５の他のｎ＋ソース
／ドレイン拡散１４４が形成される。
少なくとも部分的に、深いトレンチ１３６とオーバラッ
プする。好適には、分離領域１４０は埋め込み拡散スト
ラップ１４２よりも深く、基板内に延びる。埋め込み拡
散ストラップ１４２は、ゲート酸化物の形成及びＳＴＩ
プロセスの間に、トレンチ充填材の多結晶質シリコン１
３６からの、ｎタイプ・ドーパントの外方拡散により形
成される。分離領域を埋め込み拡散ストラップよりも深
く基板内に延びるように形成することにより、あるセル
内の埋め込みストラップを、隣接セル内の埋め込みスト
ラップから分離することができる。埋め込みストラップ
ｎ＋拡散は、移動素子１４５のソース／ドレイン拡散と
なる。素子の平坦化の後、図６に示される窒化物層１１
４が除去され、露出されたシリコン基板がイオン打ち込
みによりドープされ、移動素子１４５の他のｎ＋ソース
／ドレイン拡散１４４が形成される。
【００６２】移動素子のソース／ドレイン形成の後、ア
レイ領域が窒化物層（図示せず）により覆われ、支持回
路ＣＭＯＳ素子を形成するプロセス・ステップが実施さ
れる。支持回路ＣＭＯＳ素子形成の詳細な説明はここで
は省略するが、当業者であれば、不要な実験無しに、支
持回路ＣＭＯＳ素子を形成するプロセス・ステップを統
合することができよう。
レイ領域が窒化物層（図示せず）により覆われ、支持回
路ＣＭＯＳ素子を形成するプロセス・ステップが実施さ
れる。支持回路ＣＭＯＳ素子形成の詳細な説明はここで
は省略するが、当業者であれば、不要な実験無しに、支
持回路ＣＭＯＳ素子を形成するプロセス・ステップを統
合することができよう。
【００６３】支持回路ＣＭＯＳ素子を形成するプロセス
・ステップの後、窒化物層がアレイ領域から除去され、
酸化物１１２がエッチングされる。窒化物層が次に付着
されて、エッチングされ、ｎ＋拡散１４４の周囲にスペ
ーサ１４８が形成される。スペーサの形成後、窒化物１
４６が付着される。ポリシリコン・ゲート領域１３８上
の窒化物スペーサ１４８及び窒化物層１４６は、後のプ
ロセスにおいて、ビット・ライン・コンタクトをゲート
とボーダレスにするために形成される。結果の構造が図
７に示される。
・ステップの後、窒化物層がアレイ領域から除去され、
酸化物１１２がエッチングされる。窒化物層が次に付着
されて、エッチングされ、ｎ＋拡散１４４の周囲にスペ
ーサ１４８が形成される。スペーサの形成後、窒化物１
４６が付着される。ポリシリコン・ゲート領域１３８上
の窒化物スペーサ１４８及び窒化物層１４６は、後のプ
ロセスにおいて、ビット・ライン・コンタクトをゲート
とボーダレスにするために形成される。結果の構造が図
７に示される。
【００６４】次のステップでは、リン・ドープ・ガラス
（ＰＳＧ）６５などの絶縁材料が付着される。次に、ワ
ード・ライン・トレンチが、ＰＳＧ６５内を窒化物５７
及び６１の頂部までエッチングされ、フォトレジストが
非ワード・ライン領域を覆う。フォトレジストが非ワー
ド・ライン・コンタクト領域を覆うが、ワード・ライン
・トレンチの底部の窒化物５７、６１及び酸化物５９
は、ゲート４１とのワード・ライン・コンタクトを形成
するために、開口をエッチングされる。次に、ワード・
ライン・トレンチ及びコンタクト・ホールが、タングス
テンなどの導体材料により充填され、平坦化される。更
にＣＶＤ酸化物が付着され、ビット・ライン・コンタク
ト４９が開口される。次にビット・ライン・コンタクト
が、タングステン、ｎ＋ドープ多結晶質シリコン、また
は他の好適な導電材料により充填され、平坦化される。
最後に、金属ビット・ライン６３が、ビット・ライン・
コンタクト４９上に形成される。結果の構造が図８に示
される。
（ＰＳＧ）６５などの絶縁材料が付着される。次に、ワ
ード・ライン・トレンチが、ＰＳＧ６５内を窒化物５７
及び６１の頂部までエッチングされ、フォトレジストが
非ワード・ライン領域を覆う。フォトレジストが非ワー
ド・ライン・コンタクト領域を覆うが、ワード・ライン
・トレンチの底部の窒化物５７、６１及び酸化物５９
は、ゲート４１とのワード・ライン・コンタクトを形成
するために、開口をエッチングされる。次に、ワード・
ライン・トレンチ及びコンタクト・ホールが、タングス
テンなどの導体材料により充填され、平坦化される。更
にＣＶＤ酸化物が付着され、ビット・ライン・コンタク
ト４９が開口される。次にビット・ライン・コンタクト
が、タングステン、ｎ＋ドープ多結晶質シリコン、また
は他の好適な導電材料により充填され、平坦化される。
最後に、金属ビット・ライン６３が、ビット・ライン・
コンタクト４９上に形成される。結果の構造が図８に示
される。
【００６５】図１６及び図１７は、本発明の構造により
生成され得る２つの可能なレイアウトを示す。図１６
は、７．５平方の折りたたみビット・ライン・セルのレ
イアウトの実施例であり、その１単位セル面積は２．５
フィーチャ長×３フィーチャ長、すなわち７．５平方フ
ィーチャ・サイズである。図１６に示される７．５平方
セル・アレイを構成するために、スペーサ画像転写また
はハイブリッド・フォトリソグラフィなどの、サブリソ
グラフィック画像処理技術が使用され、１フィーチャ長
以下の幅のワード・ライン・トレンチを形成する。図１
７は、４．５平方のオープン・ビット・ライン・セルの
実施例のレイアウトを示し、その１単位セル面積は２．
２５フィーチャ長×２フィーチャ長、すなわち４．５平
方フィーチャ・サイズである。７．５平方セルは、折り
たたみビット・ライン・アーキテクチャにより、より優
れた耐雑音性を提供する一方、４．５平方セルは密度的
な利点を提供する。
生成され得る２つの可能なレイアウトを示す。図１６
は、７．５平方の折りたたみビット・ライン・セルのレ
イアウトの実施例であり、その１単位セル面積は２．５
フィーチャ長×３フィーチャ長、すなわち７．５平方フ
ィーチャ・サイズである。図１６に示される７．５平方
セル・アレイを構成するために、スペーサ画像転写また
はハイブリッド・フォトリソグラフィなどの、サブリソ
グラフィック画像処理技術が使用され、１フィーチャ長
以下の幅のワード・ライン・トレンチを形成する。図１
７は、４．５平方のオープン・ビット・ライン・セルの
実施例のレイアウトを示し、その１単位セル面積は２．
２５フィーチャ長×２フィーチャ長、すなわち４．５平
方フィーチャ・サイズである。７．５平方セルは、折り
たたみビット・ライン・アーキテクチャにより、より優
れた耐雑音性を提供する一方、４．５平方セルは密度的
な利点を提供する。
【００６６】図９乃至図１５は、本発明に従うＤＲＡＭ
セルを形成する方法の別の実施例の様々なステージを示
す。図９は、プロセスの開始点を示す。プロセスはシリ
コン基板１５０を提供することにより開始する。ｎ＋ソ
ース／ドレイン拡散１５２が基板１５０内に形成され
る。
セルを形成する方法の別の実施例の様々なステージを示
す。図９は、プロセスの開始点を示す。プロセスはシリ
コン基板１５０を提供することにより開始する。ｎ＋ソ
ース／ドレイン拡散１５２が基板１５０内に形成され
る。
【００６７】酸化物層１５４が、基板のｎ＋拡散領域１
５２上に形成される。窒化物層１５６が酸化物層１５４
上に付着される。次に、別の酸化物層１５８が、窒化物
層１５６上に形成される。酸化物層１５８、窒化物層１
５６及び酸化物層１５４は、"パッド"構造と呼ばれる。
５２上に形成される。窒化物層１５６が酸化物層１５４
上に付着される。次に、別の酸化物層１５８が、窒化物
層１５６上に形成される。酸化物層１５８、窒化物層１
５６及び酸化物層１５４は、"パッド"構造と呼ばれる。
【００６８】図９に示される構造の形成後、パッド及び
基板がエッチングされ、図１０に示される構造が形成さ
れる。シリコン内のトレンチ１６０のエッチングの深さ
は、移動素子の鉛直成分を決定する。
基板がエッチングされ、図１０に示される構造が形成さ
れる。シリコン内のトレンチ１６０のエッチングの深さ
は、移動素子の鉛直成分を決定する。
【００６９】トレンチ１６０の形成後、凹所の各々に酸
化物が付着される。酸化物が次にエッチングされ、酸化
物スペーサ１６２がトレンチの垂直壁から延びる。これ
らの酸化物スペーサが、水平ステップ寸法を決定する。
換言すると、形成されるスペーサのサイズが、深いトレ
ンチ及び埋め込みストラップの位置に対して、移動素子
ゲートの位置決めをする役目をする。開口の形成、従っ
て対応するサイズのスペーサが、前述の構造において、
深いトレンチの正しい位置決めを自動的に生成するため
に使用され、他の構造を自己整合させる。
化物が付着される。酸化物が次にエッチングされ、酸化
物スペーサ１６２がトレンチの垂直壁から延びる。これ
らの酸化物スペーサが、水平ステップ寸法を決定する。
換言すると、形成されるスペーサのサイズが、深いトレ
ンチ及び埋め込みストラップの位置に対して、移動素子
ゲートの位置決めをする役目をする。開口の形成、従っ
て対応するサイズのスペーサが、前述の構造において、
深いトレンチの正しい位置決めを自動的に生成するため
に使用され、他の構造を自己整合させる。
【００７０】酸化物スペーサの形成後、トレンチの残り
の部分にポリシリコンが付着される。次にポリシリコン
がエッチングされ、酸化物スペーサ１６２の垂直面から
延びるスペーサ１６４が形成される。ポリシリコン・ス
ペーサ１６４の領域、及びポリシリコン・スペーサ１６
４の下方の基板領域は、深いトレンチが形成される領域
である。
の部分にポリシリコンが付着される。次にポリシリコン
がエッチングされ、酸化物スペーサ１６２の垂直面から
延びるスペーサ１６４が形成される。ポリシリコン・ス
ペーサ１６４の領域、及びポリシリコン・スペーサ１６
４の下方の基板領域は、深いトレンチが形成される領域
である。
【００７１】スペーサの形成後、図１１に示される構造
の表面が、化学機械式平坦化（ＣＭＰ）により平坦化さ
れる。
の表面が、化学機械式平坦化（ＣＭＰ）により平坦化さ
れる。
【００７２】次に、シリコン基板が２重のスペーサをマ
スクとして用いてエッチングされ、トレンチ１６６があ
る寸法の素子分離として形成される。他の寸法の素子分
離（断面図では示されない）を形成するために、トレン
チ１６６はフォトレジストを付着する以前に、構造を平
坦化するために充填される。トレンチがポリマにより充
填される。次に、トレンチ１６６に直交する分離線がパ
ターニングされる。
スクとして用いてエッチングされ、トレンチ１６６があ
る寸法の素子分離として形成される。他の寸法の素子分
離（断面図では示されない）を形成するために、トレン
チ１６６はフォトレジストを付着する以前に、構造を平
坦化するために充填される。トレンチがポリマにより充
填される。次に、トレンチ１６６に直交する分離線がパ
ターニングされる。
【００７３】分離線のパターニングに続き、パッド構造
１５４、１５６及び１５８、及びシリコン基板１５０
が、トレンチ１６６と同一のレベルにエッチングされ
る。フォトレジスト及びポリマ材料の除去後、薄い酸化
物が露出されたシリコン基板及びポリシリコン表面上に
成長され、トレンチが窒化物により充填され、平坦化さ
れる。結果の構造が図１２に示される。
１５４、１５６及び１５８、及びシリコン基板１５０
が、トレンチ１６６と同一のレベルにエッチングされ
る。フォトレジスト及びポリマ材料の除去後、薄い酸化
物が露出されたシリコン基板及びポリシリコン表面上に
成長され、トレンチが窒化物により充填され、平坦化さ
れる。結果の構造が図１２に示される。
【００７４】プロセスにおける次のステップは、トレン
チ記憶ノードの形成である。深いトレンチが、多結晶質
シリコン・スペーサ１６４が配置される位置においてエ
ッチングされる。エッチングは、窒化物領域１６８及び
酸化物１５８をマスクとして使用し実施される。多結晶
質シリコン・スペーサ１６４のエッチングから得られる
構造が図１３に示される。
チ記憶ノードの形成である。深いトレンチが、多結晶質
シリコン・スペーサ１６４が配置される位置においてエ
ッチングされる。エッチングは、窒化物領域１６８及び
酸化物１５８をマスクとして使用し実施される。多結晶
質シリコン・スペーサ１６４のエッチングから得られる
構造が図１３に示される。
【００７５】深いトレンチの完成後、ｎ＋埋め込みコン
デンサ・プレート７９が基板内に形成される。埋め込み
プレート７９は、トレンチを砒素ドープ・ガラス（ＡＳ
Ｇ）により充填することにより形成される。ＡＳＧが次
に適切な深さに引っ込められる。次に、砒素がトレンチ
壁から基板内に拡散される。ＡＳＧの除去後、ノード誘
電体が次に形成される。
デンサ・プレート７９が基板内に形成される。埋め込み
プレート７９は、トレンチを砒素ドープ・ガラス（ＡＳ
Ｇ）により充填することにより形成される。ＡＳＧが次
に適切な深さに引っ込められる。次に、砒素がトレンチ
壁から基板内に拡散される。ＡＳＧの除去後、ノード誘
電体が次に形成される。
【００７６】ノード誘電体の形成後、ｎ＋ドープ多結晶
質シリコンの第１の層が付着され、トレンチを充填す
る。ウエハ面が次に平坦化される。多結晶質シリコンが
第１のレベルまで引っ込められ、カラー酸化物１３４が
形成される。
質シリコンの第１の層が付着され、トレンチを充填す
る。ウエハ面が次に平坦化される。多結晶質シリコンが
第１のレベルまで引っ込められ、カラー酸化物１３４が
形成される。
【００７７】次に、ｎ＋ドープ・ポリシリコンの第２の
層が、第１のポリシリコン層上に付着され、平坦化さ
れ、酸化物スペーサ１６２の下の第２のレベルまで引っ
込められる。露出されたカラー酸化物及びノード誘電体
が次に除去され、埋め込みストラップ１４２のための開
口が生成される。多結晶質シリコンの第３の層が次に付
着され、図１４に示されるレベルまで引っ込められる。
続くプロセス・ステップの間に、ｎ＋ドーパントが熱サ
イクルにより開口から拡散され、埋め込みストラップが
形成される。
層が、第１のポリシリコン層上に付着され、平坦化さ
れ、酸化物スペーサ１６２の下の第２のレベルまで引っ
込められる。露出されたカラー酸化物及びノード誘電体
が次に除去され、埋め込みストラップ１４２のための開
口が生成される。多結晶質シリコンの第３の層が次に付
着され、図１４に示されるレベルまで引っ込められる。
続くプロセス・ステップの間に、ｎ＋ドーパントが熱サ
イクルにより開口から拡散され、埋め込みストラップが
形成される。
【００７８】プロセスにおける次のステップは、移動素
子ゲートの形成である。酸化物スペーサ１６２が除去さ
れた後、露出されたシリコン基板及び多結晶質シリコン
表面上に犠牲酸化物が成長され、次にエッチングされ
る。これはゲート酸化物を成長する以前に、シリコン表
面の損傷を除去するためである。
子ゲートの形成である。酸化物スペーサ１６２が除去さ
れた後、露出されたシリコン基板及び多結晶質シリコン
表面上に犠牲酸化物が成長され、次にエッチングされ
る。これはゲート酸化物を成長する以前に、シリコン表
面の損傷を除去するためである。
【００７９】必要に応じて、犠牲酸化物を除去する以前
に、素子チャネル領域が打ち込まれる。犠牲酸化物を除
去後、露出されたシリコン基板上にゲート酸化物７１が
成長される。ゲート酸化の間に、より厚い酸化物が、露
出されたドープ多結晶質シリコン上に成長される。
に、素子チャネル領域が打ち込まれる。犠牲酸化物を除
去後、露出されたシリコン基板上にゲート酸化物７１が
成長される。ゲート酸化の間に、より厚い酸化物が、露
出されたドープ多結晶質シリコン上に成長される。
【００８０】ゲート酸化物７１の形成後、深いトレンチ
上の開口領域がｎ＋ドープ多結晶質シリコンにより充填
される。素子の上面が平坦化される。ポリシリコンが次
に引っ込められる。窒化物が次に付着されて、エッチン
グされ、図１５に示されるスペーサ７６がポリシリコン
・ゲート開口の周囲に形成される。
上の開口領域がｎ＋ドープ多結晶質シリコンにより充填
される。素子の上面が平坦化される。ポリシリコンが次
に引っ込められる。窒化物が次に付着されて、エッチン
グされ、図１５に示されるスペーサ７６がポリシリコン
・ゲート開口の周囲に形成される。
【００８１】ワード・ライン・コンタクトの形成後、ワ
ード・ライン、ビット・ライン・コンタクト及びビット
・ラインが前述のように形成される。
ード・ライン、ビット・ライン・コンタクト及びビット
・ラインが前述のように形成される。
【００８２】本発明の方法及び素子の両者は、２つの実
施例に関連して述べられてきたが、当業者であれば、前
述の多くのステップが変更、消去或いは置換され得、本
発明の趣旨及び範囲から逸脱することなしに、ドーパン
ト種及びタイプの代用、並びに他の材料の代用が自由に
可能であることが理解されよう。
施例に関連して述べられてきたが、当業者であれば、前
述の多くのステップが変更、消去或いは置換され得、本
発明の趣旨及び範囲から逸脱することなしに、ドーパン
ト種及びタイプの代用、並びに他の材料の代用が自由に
可能であることが理解されよう。
【００８３】例えば、基板の極性が変更され得る。１実
施例では、ｎタイプ基板がｐ＋拡散及びｐ＋ポリシリコ
ンと共に使用され得る。
施例では、ｎタイプ基板がｐ＋拡散及びｐ＋ポリシリコ
ンと共に使用され得る。
【００８４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００８５】（１）基板と、前記基板内の少なくとも１
つの深いトレンチ・コンデンサと、前記少なくとも１つ
の深いトレンチ・コンデンサの少なくとも一部上に配置
されるゲートと、前記ゲートの側部に隣接し、絶縁層に
より前記ゲートから分離されて形成されるドープ領域と
を含む、前記少なくとも１つの深いトレンチ・コンデン
サの少なくとも一部上に配置される、前記基板内の少な
くとも１つのＦＥＴと、前記少なくとも１つのＦＥＴを
取り囲み、前記少なくとも１つのＦＥＴよりも大きな深
さを有する、前記基板内の少なくとも１つの絶縁領域と
を含む、メモリ・セル。 （２）前記分離領域が、前記少なくとも１つのＦＥＴに
より覆われない前記少なくとも１つの深いトレンチ・コ
ンデンサの部分上に配置される、前記（１）記載のメモ
リ・セル。 （３）前記ドープ領域が隣接して形成される、前記少な
くとも１つのＦＥＴの前記ゲートの側部が交差し、前記
ドープ領域間を前記基板内に延びる角部を形成する、前
記（１）記載のメモリ・セル。 （４）前記ドープ領域の１つが、前記少なくとも１つの
深いトレンチ・コンデンサに隣接して形成される、前記
（１）記載のメモリ・セル。 （５）前記少なくとも１つの深いトレンチ・コンデンサ
を前記ドープ領域の１つに接続する拡散ストラップを含
む、前記（４）記載のメモリ・セル。 （６）前記ドープ領域の１つが、前記少なくとも１つの
深いトレンチ・コンデンサに隣接して、前記少なくとも
１つのＦＥＴの前記ゲートの前記側部の前記交差に対応
する位置に形成される、前記（３）記載のメモリ・セ
ル。 （７）前記ドープ領域の１つが、前記少なくとも１つの
深いトレンチ・コンデンサに隣接して形成され、前記少
なくとも１つの深いトレンチ・コンデンサに拡散ストラ
ップにより接続され、前記少なくとも１つの分離領域が
前記基板内に前記拡散ストラップよりも大きな深さに形
成される、前記（２）記載のメモリ・セル。 （８）前記深いトレンチ上に少なくとも部分的に配置さ
れる前記ＦＥＴの前記ゲートが、前記深いトレンチ自己
整合される、前記（１）記載のメモリ・セル。 （９）メモリ・セルを形成するプロセスであって、基板
を提供するステップと、前記基板内に深いトレンチ・コ
ンデンサの少なくとも１つの深いトレンチを形成するス
テップと、前記少なくとも１つの深いトレンチの少なく
とも一部上に配置される少なくとも１つのＦＥＴを、前
記基板内に形成するステップと、前記少なくとも１つの
深いトレンチの少なくとも一部上に配置される、前記少
なくとも１つのＦＥＴのゲートを形成するステップと、
前記ゲートの側部に隣接し、絶縁層により前記ゲートか
ら分離されて形成される前記少なくとも１つのＦＥＴの
ドープ領域を形成するステップと、前記少なくとも１つ
のＦＥＴを取り囲み、前記少なくとも１つのＦＥＴより
も大きな深さを有する少なくとも１つの絶縁領域を、前
記基板内に形成するステップとを含む、プロセス。 （１０）前記深いトレンチを形成する以前に、該トレン
チに対して前記ＦＥＴの前記ゲートの位置決めをする開
口を、前記基板内に形成するステップと、酸化物を前記
開口内に付着するステップと、前記深いトレンチを形成
する以前に、前記開口内に酸化物スペーサを形成するス
テップとを含む、前記（９）記載のプロセス。 （１１）メモリ・セルを形成するプロセスであって、ｎ
＋ドープ多結晶質シリコンにより充填される深いトレン
チ・コンデンサの少なくとも１つの深いトレンチと、前
記少なくとも１つの深いトレンチを充填する前記ｎ＋ド
ープ多結晶質シリコンの一部と基板との間に形成される
カラー酸化物と、前記カラー酸化物の下方において、前
記少なくとも１つの深いトレンチを充填する前記ｎ＋ド
ープ多結晶質シリコンの一部と前記基板との間に形成さ
れるノード誘電体と、前記基板内に形成される埋め込み
ｎ＋コンデンサ・プレートとを有する基板を提供するス
テップと、前記カラー酸化物及びノード誘電体の一部を
除去することにより、少なくとも１つの埋め込みストラ
ップのための少なくとも１つの開口を形成するステップ
と、熱サイクルにより、前記少なくとも１つの深いトレ
ンチ開口からドーパントを拡散し、前記埋め込みストラ
ップを形成するステップと、前記基板の露出された表面
上にゲート酸化物を形成するステップと、前記深いトレ
ンチ上の開口領域にｎ＋ドープ多結晶質シリコンを充填
するステップと、前記素子の上面を平坦化するステップ
と、前記少なくとも１つの深いトレンチを少なくとも部
分的にオーバラップし、前記少なくとも１つの埋め込み
ストラップよりも深く延びる、少なくとも１つの分離領
域を、前記素子内に形成するステップと、露出されたシ
リコン基板をドープし、前記メモリ・セルの移動素子の
ｎ＋ソース／ドレイン拡散を形成するステップと、少な
くとも１つの支持回路ＣＭＯＳ素子を形成するステップ
と、少なくとも１つのワード・ライン・トレンチ及び少
なくとも１つのコンタクト・ホールを形成し、それらを
導電材料により充填するステップと、少なくとも１つの
ビット・ライン・コンタクトを形成し、それを導電材料
により充填するステップと、少なくとも１つのビット・
ライン・コンタクト上に少なくとも１つのビット・ライ
ンを形成するステップとを含む、プロセス。 （１２）前記深いトレンチを形成する以前に、該トレン
チに対して前記ＦＥＴの前記ゲートの位置決めをする開
口を、前記基板内に形成するステップと、酸化物を前記
開口内に付着するステップと、前記開口内に少なくとも
１つのスペーサを形成するステップと、前記深いトレン
チをエッチングするステップと、前記ゲート酸化物を形
成する以前に、前記スペーサを除去するステップとを含
む、前記（１１）記載のプロセス。 （１３）メモリ・セルを形成するプロセスであって、第
１の酸化物層、窒化物層、及び該窒化物層上に形成され
る第２の酸化物層とを含むパッド構造と、ｎ＋ドープ多
結晶質シリコンにより充填され、前記ｎ＋ドープ多結晶
質シリコン上に凹所を有する、深いトレンチ・コンデン
サの少なくとも２つの深いトレンチと、前記深いトレン
チを充填する前記ｎ＋ドープ多結晶質シリコンの一部と
基板との間に形成されるカラー酸化物と、前記深いトレ
ンチを充填する前記ｎ＋ドープ多結晶質シリコンの一部
と前記基板との間に形成されるノード誘電体と、前記基
板内に形成される埋め込みｎ＋コンデンサ・プレートと
を有する、前記基板を提供するステップと、露出された
カラー酸化物及びノード誘電体を除去し、埋め込みスト
ラップのための開口を形成するステップと、前記深いト
レンチからｎ＋ドーパントを拡散し、前記埋め込みスト
ラップを形成するステップと、移動素子ゲートを形成す
るステップと、前記基板の露出部分上にゲート酸化物を
成長させるステップと、前記深いトレンチの前記凹所に
ｎ＋ドープ多結晶質シリコンを充填するステップと、ワ
ード・ライン・コンタクト、ワード・ライン、ビット・
ライン・コンタクト及びビット・ラインを形成するステ
ップとを含む、プロセス。 （１４）前記深いトレンチを形成する以前に、該トレン
チに対して前記ＦＥＴの前記ゲートの位置決めをする開
口を、前記基板内に形成するステップと、酸化物を前記
開口内に付着するステップと、前記開口内に少なくとも
１つのスペーサを形成するステップと、前記深いトレン
チをエッチングするステップと、前記ゲート酸化物を形
成する以前に、前記スペーサを除去するステップとを含
む、前記（１３）記載のプロセス。
つの深いトレンチ・コンデンサと、前記少なくとも１つ
の深いトレンチ・コンデンサの少なくとも一部上に配置
されるゲートと、前記ゲートの側部に隣接し、絶縁層に
より前記ゲートから分離されて形成されるドープ領域と
を含む、前記少なくとも１つの深いトレンチ・コンデン
サの少なくとも一部上に配置される、前記基板内の少な
くとも１つのＦＥＴと、前記少なくとも１つのＦＥＴを
取り囲み、前記少なくとも１つのＦＥＴよりも大きな深
さを有する、前記基板内の少なくとも１つの絶縁領域と
を含む、メモリ・セル。 （２）前記分離領域が、前記少なくとも１つのＦＥＴに
より覆われない前記少なくとも１つの深いトレンチ・コ
ンデンサの部分上に配置される、前記（１）記載のメモ
リ・セル。 （３）前記ドープ領域が隣接して形成される、前記少な
くとも１つのＦＥＴの前記ゲートの側部が交差し、前記
ドープ領域間を前記基板内に延びる角部を形成する、前
記（１）記載のメモリ・セル。 （４）前記ドープ領域の１つが、前記少なくとも１つの
深いトレンチ・コンデンサに隣接して形成される、前記
（１）記載のメモリ・セル。 （５）前記少なくとも１つの深いトレンチ・コンデンサ
を前記ドープ領域の１つに接続する拡散ストラップを含
む、前記（４）記載のメモリ・セル。 （６）前記ドープ領域の１つが、前記少なくとも１つの
深いトレンチ・コンデンサに隣接して、前記少なくとも
１つのＦＥＴの前記ゲートの前記側部の前記交差に対応
する位置に形成される、前記（３）記載のメモリ・セ
ル。 （７）前記ドープ領域の１つが、前記少なくとも１つの
深いトレンチ・コンデンサに隣接して形成され、前記少
なくとも１つの深いトレンチ・コンデンサに拡散ストラ
ップにより接続され、前記少なくとも１つの分離領域が
前記基板内に前記拡散ストラップよりも大きな深さに形
成される、前記（２）記載のメモリ・セル。 （８）前記深いトレンチ上に少なくとも部分的に配置さ
れる前記ＦＥＴの前記ゲートが、前記深いトレンチ自己
整合される、前記（１）記載のメモリ・セル。 （９）メモリ・セルを形成するプロセスであって、基板
を提供するステップと、前記基板内に深いトレンチ・コ
ンデンサの少なくとも１つの深いトレンチを形成するス
テップと、前記少なくとも１つの深いトレンチの少なく
とも一部上に配置される少なくとも１つのＦＥＴを、前
記基板内に形成するステップと、前記少なくとも１つの
深いトレンチの少なくとも一部上に配置される、前記少
なくとも１つのＦＥＴのゲートを形成するステップと、
前記ゲートの側部に隣接し、絶縁層により前記ゲートか
ら分離されて形成される前記少なくとも１つのＦＥＴの
ドープ領域を形成するステップと、前記少なくとも１つ
のＦＥＴを取り囲み、前記少なくとも１つのＦＥＴより
も大きな深さを有する少なくとも１つの絶縁領域を、前
記基板内に形成するステップとを含む、プロセス。 （１０）前記深いトレンチを形成する以前に、該トレン
チに対して前記ＦＥＴの前記ゲートの位置決めをする開
口を、前記基板内に形成するステップと、酸化物を前記
開口内に付着するステップと、前記深いトレンチを形成
する以前に、前記開口内に酸化物スペーサを形成するス
テップとを含む、前記（９）記載のプロセス。 （１１）メモリ・セルを形成するプロセスであって、ｎ
＋ドープ多結晶質シリコンにより充填される深いトレン
チ・コンデンサの少なくとも１つの深いトレンチと、前
記少なくとも１つの深いトレンチを充填する前記ｎ＋ド
ープ多結晶質シリコンの一部と基板との間に形成される
カラー酸化物と、前記カラー酸化物の下方において、前
記少なくとも１つの深いトレンチを充填する前記ｎ＋ド
ープ多結晶質シリコンの一部と前記基板との間に形成さ
れるノード誘電体と、前記基板内に形成される埋め込み
ｎ＋コンデンサ・プレートとを有する基板を提供するス
テップと、前記カラー酸化物及びノード誘電体の一部を
除去することにより、少なくとも１つの埋め込みストラ
ップのための少なくとも１つの開口を形成するステップ
と、熱サイクルにより、前記少なくとも１つの深いトレ
ンチ開口からドーパントを拡散し、前記埋め込みストラ
ップを形成するステップと、前記基板の露出された表面
上にゲート酸化物を形成するステップと、前記深いトレ
ンチ上の開口領域にｎ＋ドープ多結晶質シリコンを充填
するステップと、前記素子の上面を平坦化するステップ
と、前記少なくとも１つの深いトレンチを少なくとも部
分的にオーバラップし、前記少なくとも１つの埋め込み
ストラップよりも深く延びる、少なくとも１つの分離領
域を、前記素子内に形成するステップと、露出されたシ
リコン基板をドープし、前記メモリ・セルの移動素子の
ｎ＋ソース／ドレイン拡散を形成するステップと、少な
くとも１つの支持回路ＣＭＯＳ素子を形成するステップ
と、少なくとも１つのワード・ライン・トレンチ及び少
なくとも１つのコンタクト・ホールを形成し、それらを
導電材料により充填するステップと、少なくとも１つの
ビット・ライン・コンタクトを形成し、それを導電材料
により充填するステップと、少なくとも１つのビット・
ライン・コンタクト上に少なくとも１つのビット・ライ
ンを形成するステップとを含む、プロセス。 （１２）前記深いトレンチを形成する以前に、該トレン
チに対して前記ＦＥＴの前記ゲートの位置決めをする開
口を、前記基板内に形成するステップと、酸化物を前記
開口内に付着するステップと、前記開口内に少なくとも
１つのスペーサを形成するステップと、前記深いトレン
チをエッチングするステップと、前記ゲート酸化物を形
成する以前に、前記スペーサを除去するステップとを含
む、前記（１１）記載のプロセス。 （１３）メモリ・セルを形成するプロセスであって、第
１の酸化物層、窒化物層、及び該窒化物層上に形成され
る第２の酸化物層とを含むパッド構造と、ｎ＋ドープ多
結晶質シリコンにより充填され、前記ｎ＋ドープ多結晶
質シリコン上に凹所を有する、深いトレンチ・コンデン
サの少なくとも２つの深いトレンチと、前記深いトレン
チを充填する前記ｎ＋ドープ多結晶質シリコンの一部と
基板との間に形成されるカラー酸化物と、前記深いトレ
ンチを充填する前記ｎ＋ドープ多結晶質シリコンの一部
と前記基板との間に形成されるノード誘電体と、前記基
板内に形成される埋め込みｎ＋コンデンサ・プレートと
を有する、前記基板を提供するステップと、露出された
カラー酸化物及びノード誘電体を除去し、埋め込みスト
ラップのための開口を形成するステップと、前記深いト
レンチからｎ＋ドーパントを拡散し、前記埋め込みスト
ラップを形成するステップと、移動素子ゲートを形成す
るステップと、前記基板の露出部分上にゲート酸化物を
成長させるステップと、前記深いトレンチの前記凹所に
ｎ＋ドープ多結晶質シリコンを充填するステップと、ワ
ード・ライン・コンタクト、ワード・ライン、ビット・
ライン・コンタクト及びビット・ラインを形成するステ
ップとを含む、プロセス。 （１４）前記深いトレンチを形成する以前に、該トレン
チに対して前記ＦＥＴの前記ゲートの位置決めをする開
口を、前記基板内に形成するステップと、酸化物を前記
開口内に付着するステップと、前記開口内に少なくとも
１つのスペーサを形成するステップと、前記深いトレン
チをエッチングするステップと、前記ゲート酸化物を形
成する以前に、前記スペーサを除去するステップとを含
む、前記（１３）記載のプロセス。
【図１】従来のＤＲＡＭセルの断面図である。
【図２】本発明に従うＤＲＡＭセルの実施例の断面図で
ある。
ある。
【図３】本発明に従うＤＲＡＭセルを形成するプロセス
の実施例において、トレンチ開口１１８が形成され、パ
ッド構造を有するシリコン基板１１０が提供されるステ
ージの断面図である。
の実施例において、トレンチ開口１１８が形成され、パ
ッド構造を有するシリコン基板１１０が提供されるステ
ージの断面図である。
【図４】酸化物スペーサ１２４及び１２６が形成され、
トレンチが更に深くエッチングされるステージの断面図
である。
トレンチが更に深くエッチングされるステージの断面図
である。
【図５】埋め込みプレート１３０及び１３２が形成さ
れ、トレンチがｎ＋ポリシリコン１３６により充填さ
れ、カラー酸化物１３４が付着されるステージの断面図
である。
れ、トレンチがｎ＋ポリシリコン１３６により充填さ
れ、カラー酸化物１３４が付着されるステージの断面図
である。
【図６】移動素子ゲートが深いトレンチ１３６上に形成
されるステージの断面図である。
されるステージの断面図である。
【図７】分離領域１４０及びソース／ドレイン拡散領域
１４４の形成後、支持回路ＣＭＯＳ素子が形成されるス
テージの断面図である。
１４４の形成後、支持回路ＣＭＯＳ素子が形成されるス
テージの断面図である。
【図８】ワード・ライン・コンタクト５０、ビット・ラ
イン・コンタクト４９及び金属ビット・ライン６３が形
成されるステージの断面図である。
イン・コンタクト４９及び金属ビット・ライン６３が形
成されるステージの断面図である。
【図９】本発明に従うＤＲＡＭセルを形成するプロセス
の別の実施例において、パッド構造を有するシリコン基
板１５０が提供されるステージの断面図である。
の別の実施例において、パッド構造を有するシリコン基
板１５０が提供されるステージの断面図である。
【図１０】パッド構造及び基板がエッチングされ、トレ
ンチ１６０が形成されるステージの断面図である。
ンチ１６０が形成されるステージの断面図である。
【図１１】トレンチ１６０内に酸化物スペーサ１６２及
びポリシリコン・スペーサ１６４が形成されるステージ
の断面図である。
びポリシリコン・スペーサ１６４が形成されるステージ
の断面図である。
【図１２】トレンチ１６６が窒化物により充填されるス
テージの断面図である。
テージの断面図である。
【図１３】ポリシリコン・スペーサ１６４の位置におい
て深いトレンチが形成されるステージの断面図である。
て深いトレンチが形成されるステージの断面図である。
【図１４】埋め込みプレート７９が形成され、トレンチ
がｎ＋ポリシリコン８５により充填され、カラー酸化物
１３４が付着されるステージの断面図である。
がｎ＋ポリシリコン８５により充填され、カラー酸化物
１３４が付着されるステージの断面図である。
【図１５】移動素子ゲートが形成され、ワード・ライン
・コンタクト、ワード・ライン、及びビット・ライン・
コンタクト、ビット・ラインが形成されるステージを示
す断面図である。
・コンタクト、ワード・ライン、及びビット・ライン・
コンタクト、ビット・ラインが形成されるステージを示
す断面図である。
【図１６】折りたたみビット・ラインを含む図８に示さ
れる本発明に従うＤＲＡＭセルの実施例の上面図であ
る。
れる本発明に従うＤＲＡＭセルの実施例の上面図であ
る。
【図１７】オープン・ビット・ラインを含む図８に示さ
れる本発明に従うＤＲＡＭセルの実施例の上面図であ
る。
れる本発明に従うＤＲＡＭセルの実施例の上面図であ
る。
【図１８】図１５に示される本発明に従うＤＲＡＭセル
の実施例の上面図である。
の実施例の上面図である。
７、２１、７１、１４３ ゲート酸化物 ２５、８６ ノード誘電体 ７９ 埋め込みノード・プレート ８４、１３４ カラー酸化物 ８５ ポリシリコン充填材 １１２、１５４、１５８ 酸化物 １１４、１５６、１６８ 窒化物 １４２ 埋め込みストラップ １４５ 移動素子 １４８ 窒化物スペーサ １５０ シリコン基板 １５２ ｎ＋拡散領域 １６２ 酸化物スペーサ １６４ ポリシリコン・スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トシハル・フルカワ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、オークウッド・ レーン ９ (72)発明者 スティーブン・ジョン・ホルメス アメリカ合衆国05468、バーモント州ミル トン、デビノ・ロード 127 (72)発明者 マーク・チャールズ・ヘイキー アメリカ合衆国05468、バーモント州ミル トン、ピィ・オー・ボックス 212（番地 なし) (72)発明者 ウィリアム・シオ−リエン・マ アメリカ合衆国12524、ニューヨーク州フ ィシュキル、カールソン・テラス 11 (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582、ニューヨーク州ス トームビル、ジャミー・レーン ５
Claims (14)
- 【請求項１】基板と、 前記基板内の少なくとも１つの深いトレンチ・コンデン
サと、 前記少なくとも１つの深いトレンチ・コンデンサの少な
くとも一部上に配置されるゲートと、前記ゲートの側部
に隣接し、絶縁層により前記ゲートから分離されて形成
されるドープ領域とを含む、前記少なくとも１つの深い
トレンチ・コンデンサの少なくとも一部上に配置され
る、前記基板内の少なくとも１つのＦＥＴと、 前記少なくとも１つのＦＥＴを取り囲み、前記少なくと
も１つのＦＥＴよりも大きな深さを有する、前記基板内
の少なくとも１つの絶縁領域とを含む、メモリ・セル。 - 【請求項２】前記分離領域が、前記少なくとも１つのＦ
ＥＴにより覆われない前記少なくとも１つの深いトレン
チ・コンデンサの部分上に配置される、請求項１記載の
メモリ・セル。 - 【請求項３】前記ドープ領域が隣接して形成される、前
記少なくとも１つのＦＥＴの前記ゲートの側部が交差
し、前記ドープ領域間を前記基板内に延びる角部を形成
する、請求項１記載のメモリ・セル。 - 【請求項４】前記ドープ領域の１つが、前記少なくとも
１つの深いトレンチ・コンデンサに隣接して形成され
る、請求項１記載のメモリ・セル。 - 【請求項５】前記少なくとも１つの深いトレンチ・コン
デンサを前記ドープ領域の１つに接続する拡散ストラッ
プを含む、請求項４記載のメモリ・セル。 - 【請求項６】前記ドープ領域の１つが、前記少なくとも
１つの深いトレンチ・コンデンサに隣接して、前記少な
くとも１つのＦＥＴの前記ゲートの前記側部の前記交差
に対応する位置に形成される、請求項３記載のメモリ・
セル。 - 【請求項７】前記ドープ領域の１つが、前記少なくとも
１つの深いトレンチ・コンデンサに隣接して形成され、
前記少なくとも１つの深いトレンチ・コンデンサに拡散
ストラップにより接続され、前記少なくとも１つの分離
領域が前記基板内に前記拡散ストラップよりも大きな深
さに形成される、請求項２記載のメモリ・セル。 - 【請求項８】前記深いトレンチ上に少なくとも部分的に
配置される前記ＦＥＴの前記ゲートが、前記深いトレン
チ自己整合される、請求項１記載のメモリ・セル。 - 【請求項９】メモリ・セルを形成するプロセスであっ
て、 基板を提供するステップと、 前記基板内に深いトレンチ・コンデンサの少なくとも１
つの深いトレンチを形成するステップと、 前記少なくとも１つの深いトレンチの少なくとも一部上
に配置される少なくとも１つのＦＥＴを、前記基板内に
形成するステップと、 前記少なくとも１つの深いトレンチの少なくとも一部上
に配置される、前記少なくとも１つのＦＥＴのゲートを
形成するステップと、 前記ゲートの側部に隣接し、絶縁層により前記ゲートか
ら分離されて形成される前記少なくとも１つのＦＥＴの
ドープ領域を形成するステップと、 前記少なくとも１つのＦＥＴを取り囲み、前記少なくと
も１つのＦＥＴよりも大きな深さを有する少なくとも１
つの絶縁領域を、前記基板内に形成するステップとを含
む、プロセス。 - 【請求項１０】前記深いトレンチを形成する以前に、該
トレンチに対して前記ＦＥＴの前記ゲートの位置決めを
する開口を、前記基板内に形成するステップと、 酸化物を前記開口内に付着するステップと、 前記深いトレンチを形成する以前に、前記開口内に酸化
物スペーサを形成するステップとを含む、請求項９記載
のプロセス。 - 【請求項１１】メモリ・セルを形成するプロセスであっ
て、 ｎ＋ドープ多結晶質シリコンにより充填される深いトレ
ンチ・コンデンサの少なくとも１つの深いトレンチと、
前記少なくとも１つの深いトレンチを充填する前記ｎ＋
ドープ多結晶質シリコンの一部と基板との間に形成され
るカラー酸化物と、前記カラー酸化物の下方において、
前記少なくとも１つの深いトレンチを充填する前記ｎ＋
ドープ多結晶質シリコンの一部と前記基板との間に形成
されるノード誘電体と、前記基板内に形成される埋め込
みｎ＋コンデンサ・プレートとを有する基板を提供する
ステップと、 前記カラー酸化物及びノード誘電体の一部を除去するこ
とにより、少なくとも１つの埋め込みストラップのため
の少なくとも１つの開口を形成するステップと、 熱サイクルにより、前記少なくとも１つの深いトレンチ
開口からドーパントを拡散し、前記埋め込みストラップ
を形成するステップと、 前記基板の露出された表面上にゲート酸化物を形成する
ステップと、 前記深いトレンチ上の開口領域にｎ＋ドープ多結晶質シ
リコンを充填するステップと、 前記素子の上面を平坦化するステップと、 前記少なくとも１つの深いトレンチを少なくとも部分的
にオーバラップし、前記少なくとも１つの埋め込みスト
ラップよりも深く延びる、少なくとも１つの分離領域
を、前記素子内に形成するステップと、 露出されたシリコン基板をドープし、前記メモリ・セル
の移動素子のｎ＋ソース／ドレイン拡散を形成するステ
ップと、 少なくとも１つの支持回路ＣＭＯＳ素子を形成するステ
ップと、少なくとも１つのワード・ライン・トレンチ及
び少なくとも１つのコンタクト・ホールを形成し、それ
らを導電材料により充填するステップと、 少なくとも１つのビット・ライン・コンタクトを形成
し、それを導電材料により充填するステップと、 少なくとも１つのビット・ライン・コンタクト上に少な
くとも１つのビット・ラインを形成するステップとを含
む、プロセス。 - 【請求項１２】前記深いトレンチを形成する以前に、該
トレンチに対して前記ＦＥＴの前記ゲートの位置決めを
する開口を、前記基板内に形成するステップと、 酸化物を前記開口内に付着するステップと、 前記開口内に少なくとも１つのスペーサを形成するステ
ップと、 前記深いトレンチをエッチングするステップと、 前記ゲート酸化物を形成する以前に、前記スペーサを除
去するステップとを含む、請求項１１記載のプロセス。 - 【請求項１３】メモリ・セルを形成するプロセスであっ
て、 第１の酸化物層、窒化物層、及び該窒化物層上に形成さ
れる第２の酸化物層とを含むパッド構造と、ｎ＋ドープ
多結晶質シリコンにより充填され、前記ｎ＋ドープ多結
晶質シリコン上に凹所を有する、深いトレンチ・コンデ
ンサの少なくとも２つの深いトレンチと、前記深いトレ
ンチを充填する前記ｎ＋ドープ多結晶質シリコンの一部
と基板との間に形成されるカラー酸化物と、前記深いト
レンチを充填する前記ｎ＋ドープ多結晶質シリコンの一
部と前記基板との間に形成されるノード誘電体と、前記
基板内に形成される埋め込みｎ＋コンデンサ・プレート
とを有する、前記基板を提供するステップと、 露出されたカラー酸化物及びノード誘電体を除去し、埋
め込みストラップのための開口を形成するステップと、 前記深いトレンチからｎ＋ドーパントを拡散し、前記埋
め込みストラップを形成するステップと、 移動素子ゲートを形成するステップと、 前記基板の露出部分上にゲート酸化物を成長させるステ
ップと、 前記深いトレンチの前記凹所にｎ＋ドープ多結晶質シリ
コンを充填するステップと、 ワード・ライン・コンタクト、ワード・ライン、ビット
・ライン・コンタクト及びビット・ラインを形成するス
テップとを含む、プロセス。 - 【請求項１４】前記深いトレンチを形成する以前に、該
トレンチに対して前記ＦＥＴの前記ゲートの位置決めを
する開口を、前記基板内に形成するステップと、 酸化物を前記開口内に付着するステップと、 前記開口内に少なくとも１つのスペーサを形成するステ
ップと、 前記深いトレンチをエッチングするステップと、 前記ゲート酸化物を形成する以前に、前記スペーサを除
去するステップとを含む、請求項１３記載のプロセス。
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|---|---|---|---|
| US09/014523 | 1998-01-28 | ||
| US09/014,523 US5831301A (en) | 1998-01-28 | 1998-01-28 | Trench storage dram cell including a step transfer device |
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