JPS61222135A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61222135A JPS61222135A JP4677385A JP4677385A JPS61222135A JP S61222135 A JPS61222135 A JP S61222135A JP 4677385 A JP4677385 A JP 4677385A JP 4677385 A JP4677385 A JP 4677385A JP S61222135 A JPS61222135 A JP S61222135A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体装置の製造方法に関し、特には半導体
基板上に形成された被加工膜のエツチング方法に関する
。
基板上に形成された被加工膜のエツチング方法に関する
。
〈発明の概要〉
この発明は、レジストをマスクに半導体基板上のＡｔ、
ポリシリコン、酸化膜等の被加工膜をパターニングする
際、被加工膜のサイドエツチングによる微細加工の困難
性を軽減するため、レジストのパターニングの過程で被
加工膜との接合面積を全周囲にわたってわずかに拡大さ
せて被加工膜のエツチング用マスクとする。
ポリシリコン、酸化膜等の被加工膜をパターニングする
際、被加工膜のサイドエツチングによる微細加工の困難
性を軽減するため、レジストのパターニングの過程で被
加工膜との接合面積を全周囲にわたってわずかに拡大さ
せて被加工膜のエツチング用マスクとする。
〈従来の技術〉 。
半導体装置を製造する場合、シリコン半導体基板の表面
に酸化膜、ポリシリコン、窒化膜、金属膜等の各種の膜
が形成され、これら被膜が目的に応じてエツチング等の
加工が施こされて半導体装置が作製されている。
に酸化膜、ポリシリコン、窒化膜、金属膜等の各種の膜
が形成され、これら被膜が目的に応じてエツチング等の
加工が施こされて半導体装置が作製されている。
処で上記各種被膜を所望形状にエツチングする場合、基
板表面に被着された被膜上にホトレジストを塗布し、該
ホトレジストを露光続いて現象することによりまず所望
パターンをもつマスクを形成し、これをマスクに被膜を
エツチングしてパターン化されている。
板表面に被着された被膜上にホトレジストを塗布し、該
ホトレジストを露光続いて現象することによりまず所望
パターンをもつマスクを形成し、これをマスクに被膜を
エツチングしてパターン化されている。
〈発明が解決しようとする問題点〉
ホトレジストをマスクにして被膜をエツチングする場合
、エツチング作用はマスクされない部分の被膜を厚さ方
向にエツチングするだけではなく、マスクされた部分で
もその周囲からサイドエツチングされ、エツチングを終
了した段階での被膜のパターン幅はホトレジストのパタ
ーン幅よりもおよそ膜厚の２倍程度細くなり微細なパタ
ーンができないという問題があった。第２図は基板ｌ上
に形成された被膜２を、ホトレジスト３をマスクにして
エツチングを終えた状態を示し、エツチング前のホトレ
ジスト３のパターン幅ａ及び被膜２の厚さＣとすると、
エツチング後の被膜幅す、即ちパターン幅は次のように
なる。
、エツチング作用はマスクされない部分の被膜を厚さ方
向にエツチングするだけではなく、マスクされた部分で
もその周囲からサイドエツチングされ、エツチングを終
了した段階での被膜のパターン幅はホトレジストのパタ
ーン幅よりもおよそ膜厚の２倍程度細くなり微細なパタ
ーンができないという問題があった。第２図は基板ｌ上
に形成された被膜２を、ホトレジスト３をマスクにして
エツチングを終えた状態を示し、エツチング前のホトレ
ジスト３のパターン幅ａ及び被膜２の厚さＣとすると、
エツチング後の被膜幅す、即ちパターン幅は次のように
なる。
ｂユ ａ −２ｃ
く問題点を解決するだめの手段〉
この発明は上記従来方法の問題点を解決するため、被膜
上のホトシストを所望形状にパターニングした後、該ホ
トレジストを変形させて被膜との接合面積の拡大を図り
、該拡大されたホトレジストをマスクに被膜をエツチン
グして、当初ホトレジストのパターン幅とエツチング後
の被膜の幅との差を小さくする。
上のホトシストを所望形状にパターニングした後、該ホ
トレジストを変形させて被膜との接合面積の拡大を図り
、該拡大されたホトレジストをマスクに被膜をエツチン
グして、当初ホトレジストのパターン幅とエツチング後
の被膜の幅との差を小さくする。
く作用〉
被膜上に塗布されたホトレジストをパターニングして当
初のマスクを形成した後、該ホトレジストを変形させて
被膜との接合面積を全周に亘って拡張した、エツチング
のためのマスクを形成するため、本発明では、被膜がサ
イドエツチングされてマスクのパターン幅より細くなる
としても、当初マスクのパターン幅に比べて減少の割合
は小さくなり、微細パターンを作製することができる。
初のマスクを形成した後、該ホトレジストを変形させて
被膜との接合面積を全周に亘って拡張した、エツチング
のためのマスクを形成するため、本発明では、被膜がサ
イドエツチングされてマスクのパターン幅より細くなる
としても、当初マスクのパターン幅に比べて減少の割合
は小さくなり、微細パターンを作製することができる。
〈実施例〉
第１図（ａ） 、 （ｂ） 、 （ｃ）において、シリ
コン半導体基板１の表面にはＡ／、ポリシリコン、酸化
膜、或いは窒化膜等の被膜２が、パターニングされる膜
として形成されている。該被膜２上には更にキノンジア
ジド系ポジレジスト３が塗布され、露光及び現象の処理
を経て上記ホトレジストは幅ａをもつ当初形状にパター
ニングされる。
コン半導体基板１の表面にはＡ／、ポリシリコン、酸化
膜、或いは窒化膜等の被膜２が、パターニングされる膜
として形成されている。該被膜２上には更にキノンジア
ジド系ポジレジスト３が塗布され、露光及び現象の処理
を経て上記ホトレジストは幅ａをもつ当初形状にパター
ニングされる。
上記当初形状をもつホトレジスト３の寸法は、次に実施
する工程でホトレジスト３が軟化してわずかに被膜２と
の接合面積が増大すること、及び被膜２のサイドエツチ
ング量を考慮して設計されている。
する工程でホトレジスト３が軟化してわずかに被膜２と
の接合面積が増大すること、及び被膜２のサイドエツチ
ング量を考慮して設計されている。
露光及び現象によってパターニングされた当初ホトレジ
ストは、被膜との接着性を良好にするためのベーキング
が施こされた後、次に基板表面の少なくとも上記ホトレ
ジスト３上に合成ゴム系ネガレジスト４が塗布される。
ストは、被膜との接着性を良好にするためのベーキング
が施こされた後、次に基板表面の少なくとも上記ホトレ
ジスト３上に合成ゴム系ネガレジスト４が塗布される。
該ネガレジスト４も同様にベーキング処理され残留する
溶剤等を蒸発させる。ポジレジスト３上にネガレジスト
４を積層した状態で加熱された後、ネガレジスト４を溶
解する現像液によって基板表面上のレジスト材を溶解除
去する。現像処理された基板は更にベーキングされて第
１図（ｂ）に示す如く被膜２をエツチングするためのレ
ジストパターン３が形成される。
溶剤等を蒸発させる。ポジレジスト３上にネガレジスト
４を積層した状態で加熱された後、ネガレジスト４を溶
解する現像液によって基板表面上のレジスト材を溶解除
去する。現像処理された基板は更にベーキングされて第
１図（ｂ）に示す如く被膜２をエツチングするためのレ
ジストパターン３が形成される。
ここで上記工程を経て作成されたレジストパターンは、
同図に示す如く変形を起こして幅ｄ（ｄ＞ａ）となり、
被膜２との接合面積が増大する。このレジストの変形は
、下地ポジレジスト３と上層ネガレジスト４が融合反応
を起こすことによるか、或いはネガレジスト現像液によ
る溶解によって引き起こされると考えられる。
同図に示す如く変形を起こして幅ｄ（ｄ＞ａ）となり、
被膜２との接合面積が増大する。このレジストの変形は
、下地ポジレジスト３と上層ネガレジスト４が融合反応
を起こすことによるか、或いはネガレジスト現像液によ
る溶解によって引き起こされると考えられる。
尚ホトレジスト３の変形は、接着性を高めるためのベー
キングや溶剤揮発のためのベーキング工程での加熱温度
を高める等によっても生じさせることができる。しかし
このような熱による変形はレジスト幅の制御性が悪く、
微細加工には望ましくない。
キングや溶剤揮発のためのベーキング工程での加熱温度
を高める等によっても生じさせることができる。しかし
このような熱による変形はレジスト幅の制御性が悪く、
微細加工には望ましくない。
本実施例では、各ベーキングは主に下地と各レジストと
の密着性を上げることを目的とするか、或いはレジスト
溶剤をある程度蒸発させて感度を安定化するために行わ
れる。
の密着性を上げることを目的とするか、或いはレジスト
溶剤をある程度蒸発させて感度を安定化するために行わ
れる。
幅ｄに変形することにより接合面積が拡大したホトレジ
ストをマスクに、被膜２が第１図（Ｃ）の如くエツチン
グされる。エツチング後の被膜幅をｅとし、変形後のホ
トレジスト幅をｄとすると、ｅ二ｄ−２ｃ ｅ）ｂ となり、エツチングされた被膜のパターン幅を大きくす
ることができる。
ストをマスクに、被膜２が第１図（Ｃ）の如くエツチン
グされる。エツチング後の被膜幅をｅとし、変形後のホ
トレジスト幅をｄとすると、ｅ二ｄ−２ｃ ｅ）ｂ となり、エツチングされた被膜のパターン幅を大きくす
ることができる。
上記実施例はポジレジストとネガレジストの相互作用及
び現像液との反応を利用して当初レジストの形状を変形
させ、レジスト幅の増大を図る工程を挙げたが、当初レ
ジストを熱処理するか、或いは他のレジスト、現像剤、
有機溶剤等を利用して変形させることができ、要は当初
レジストを変形させて形状の大きいレジストを変形させ
て形状の大きいレジストパターンを形成し、これをマス
クにして被膜をエツチングする。被膜はサイドエッチさ
れてもエツチング開始時のマスク面が予め変形されてい
るため、当初パターンに近い形状にエツチングされる。
び現像液との反応を利用して当初レジストの形状を変形
させ、レジスト幅の増大を図る工程を挙げたが、当初レ
ジストを熱処理するか、或いは他のレジスト、現像剤、
有機溶剤等を利用して変形させることができ、要は当初
レジストを変形させて形状の大きいレジストを変形させ
て形状の大きいレジストパターンを形成し、これをマス
クにして被膜をエツチングする。被膜はサイドエッチさ
れてもエツチング開始時のマスク面が予め変形されてい
るため、当初パターンに近い形状にエツチングされる。
〈発明の効果〉
以上本発明によれば、半導体基板上に形成された被膜を
高精度に微細加工することができ・高密度集積回路の製
造を容易にし、歩留り信頼性の改善を図ることができる
。
高精度に微細加工することができ・高密度集積回路の製
造を容易にし、歩留り信頼性の改善を図ることができる
。
第１図（ａ） 、 （ｂ） 、 （ｃ）は本発明による
一実施例を説明するための半導体基板断面図、第２図は
従来のエツチングパターンを示す断面図であるＯｌ：半
導体基板、２：被膜、３：ポジレジスト、４：ネガレジ
スト。
一実施例を説明するための半導体基板断面図、第２図は
従来のエツチングパターンを示す断面図であるＯｌ：半
導体基板、２：被膜、３：ポジレジスト、４：ネガレジ
スト。
Claims (1)
- 【特許請求の範囲】 １）半導体基板上に形成された被加工膜をエッチングす
る方法において、 被加工膜上にレジストを塗布してパターニングする工程
と、 上記レジストを変形させて被加工膜との接合面積を拡大
させる工程と、 上記変形レジストをマスクに被加工膜をエッチングする
工程とからなることを特徴とする半導体装置の製造方法
。 ２）前記レジストの変形は、被加工膜上に形成したポジ
レジストの当初パターン上にネガレジストを塗布し、該
ポジレジストとネガレジストの相互作用によって生じさ
せることを特徴とする請求の範囲第１項記載の半導体装
置の製造方法。 ３）前記レジストの変形は、熱処理によって行なうこと
を特徴とする請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046773A JPH0713955B2 (ja) | 1985-03-08 | 1985-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046773A JPH0713955B2 (ja) | 1985-03-08 | 1985-03-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222135A true JPS61222135A (ja) | 1986-10-02 |
| JPH0713955B2 JPH0713955B2 (ja) | 1995-02-15 |
Family
ID=12756644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046773A Expired - Lifetime JPH0713955B2 (ja) | 1985-03-08 | 1985-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713955B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56131929A (en) * | 1980-03-19 | 1981-10-15 | Fujitsu Ltd | Selective etching method of laminar structure |
| JPS57152131A (en) * | 1981-03-16 | 1982-09-20 | Oki Electric Ind Co Ltd | Formation of pattern |
-
1985
- 1985-03-08 JP JP60046773A patent/JPH0713955B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56131929A (en) * | 1980-03-19 | 1981-10-15 | Fujitsu Ltd | Selective etching method of laminar structure |
| JPS57152131A (en) * | 1981-03-16 | 1982-09-20 | Oki Electric Ind Co Ltd | Formation of pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713955B2 (ja) | 1995-02-15 |
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