KR19990070955A

KR19990070955A - 반도체소자의 보호막을 재작업하는 방법

Info

Publication number: KR19990070955A
Application number: KR1019980006132A
Authority: KR
Inventors: 심상철
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-02-26
Filing date: 1998-02-26
Publication date: 1999-09-15

Abstract

본 발명은 반도체소자의 보호막을 재형성하는 방법에 관한 것으로, 패드영역을 노출시키고 크랙이 존재하는 보호막이 형성된 웨이퍼의 전면에 실리콘질화막을 형성한다. 패드영역 상의 실리콘질화막만을 덮는 제1 감광막 패턴을 선택적으로 형성하고, 제1 감광막 패턴을 식각 마스크로하여 패드영역 주변의 실리콘질화막 및 크랙이 존재하는 보호막을 차례로 식각함으로써 패드영역만을 덮는 실리콘질화막 패턴을 형성한다. 제1 감광막 패턴을 제거하고 그 결과물 전면에 새로운 보호막을 형성한다. 패드영역 상부의 새로운 보호막을 노출시키는 제2 감광막 패턴을 형성하고, 제2 감광막 패턴을 식각 마스크로하여 패드영역 상부의 새로운 보호막 및 실리콘질화막 패턴을 식각하여 제거한다.

Description

반도체소자의 보호막을 재작업하는 방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 보호막을 재작업하는 방법에 관한 것이다.

반도체소자는 대기중의 습기나 물리적인 힘으로부터 보호되도록 하기 위하여 금속배선 공정이 완료된 후에 보호막(passivation layer)을 형성한다. 반도체소자의 보호막으로 인(phosphorus)이 함유된 산화막, 즉 PSG막이 널리 사용되고 있다. 종래의 반도체소자를 제조하는 방법은 반도체 웨이퍼 상에 층간절연막 및 금속배선을 형성하고, 상기 금속배선이 형성된 결과물 전면에 보호막을 형성한다. 그리고, 상기 보호막을 패터닝하여 금속배선의 소정영역을 노출시키는 패드영역을 형성한다. 상기 패드영역은 반도체소자에 전기적인 신호를 입력시키거나 반도체소자의 출력신호를 내보내는 데 사용된다. 또한, 상기 패드영역은 패키지 공정시 반도체소자와 리드 사이를 전기적으로 연결시키는 데 사용된다. 상기 패드영역이 형성된 반도체 웨이퍼는 각 반도체소자의 패키지 공정 및 게터링 공정을 위하여 반도체 웨이퍼의 뒷면을 일정두께만큼 제거하는 백그라인딩(back grinding) 공정을 거친다. 이와 같이 백그라인딩 공정을 거치면, 상기 보호막에 크랙(crack)이 발생할 수 있다. 이러한 크랙은 외부로부터 반도체소자에 습기가 침투하는 경로를 제공하므로 금속배선이 부식되어 반도체소자의 신뢰성을 저하시킨다. 따라서, 보호막에 크랙이 발생되면 새로운 보호막, 예컨대 실리콘질화막 등을 추가로 형성한 후 사진/식각공정으로 상기 실리콘질화막을 패터닝하여 패드영역을 형성하여야 한다. 그러나, 백그라인딩 공정이 완료된 웨이퍼 상에 실리콘질화막 및 포토레지스트막을 차례로 형성한 다음 상기 포토레지스트막을 패터닝하기 위하여 정렬/노광 공정을 실시하면, 초점 여유도가 현저히 감소하여 사진공정을 실시하는 것이 불가능하다. 이는, 반도체 웨이퍼의 두께가 백그라인딩 공정에 기인하여 불균일해지기 때문이다.

본 발명의 목적은 사진공정을 사용하지 않고 보호막을 재형성하는 방법을 제공하는 데 있다.

도 1 내지 도 5는 본 발명에 따른 보호막 재작업방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위하여 본 발명은 백그라잉된 반도체 웨이퍼 상에 형성된 층간절연막, 상기 층간절연막 상에 형성된 금속배선, 및 상기 금속배선의 패드영역을 노출시키고 그 내부에 크랙이 존재하는 보호막을 갖는 반도체소자의 보호막을 재형성하는 방법에 있어서, 상기 크랙이 존재하는 보호막이 형성된 결과물 전면에 실리콘질화막을 형성하는 단계와, 상기 패드영역 상의 실리콘질화막만을 덮는 제1 감광막 패턴을 선택적으로 형성하는 단계와, 상기 제1 감광막 패턴을 식각 마스크로하여 상기 패드영역 주변의 실리콘질화막 및 상기 크랙이 존재하는 보호막을 차례로 식각함으로써 상기 패드영역을 덮는 실리콘질화막 패턴을 형성하는 단계와, 상기 제1 감광막 패턴을 제거하고 그 결과물 전면에 새로운 보호막을 형성하는 단계와, 상기 패드영역 상부의 새로운 보호막을 노출시키는 제2 감광막 패턴을 형성하는 단계와, 상기 노출된 새로운 보호막을 선택적으로 식각하여 상기 실리콘질화막 패턴을 노출시키는 단계와, 상기 노출된 실리콘질화막 패턴 및 상기 제2 감광막 패턴을 제거하는 단계를 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 1은 금속배선(5) 및 크랙(C)이 존재하는 보호막(7)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 반도체 웨이퍼(1) 상에 층간절연막(3)을 형성하고, 상기 층간절연막(3) 상에 금속배선(5)을 형성한다. 상기 금속배선(5)이 형성된 결과물 전면에 보호막(7), 예컨대 PSG막을 형성하고, 상기 보호막(7)을 패터닝하여 금속배선(5)의 소정영역, 즉 패드영역(P)을 노출시킨다. 이어서, 상기 패드영역(P)이 노출된 반도체 웨이퍼(1)의 뒷면을 백그라인딩 공정으로 일정두께만큼 제거한다. 이때, 웨이퍼(1)의 앞면에 형성된 보호막(7) 내에 크랙(C)이 발생할 수 있다.

도 2를 참조하면, 상기 크랙(C)이 존재하는 보호막(7)이 형성된 결과물 전면에 실리콘질화막(9)을 형성한다. 상기 실리콘질화막(9)은 용융점이 낮은 금속배선을 고려하여 저온, 예컨대 400℃ 이하의 온도에서 형성하는 것이 바람직하다. 상기 실리콘질화막(9)이 형성된 결과물의 표면은 도시된 바와 같이 패드영역(P)의 단차를 그대로 유지한다. 이어서, 상기 실리콘질화막(9)이 형성된 결과물 전면에 제1 감광막을 도포한다. 이때, 제1 감광막은 액체상태로 도포되기 때문에 상기 패드영역(P)의 단차에 의한 요부를 완전히 채운다. 상기 패드영역(P) 주변의 보호막(7)이 노출될 때까지 제1 감광막을 에치백하여 패드영역(P) 내의 실리콘질화막(9)만을 덮는 제1 감광막 패턴(10)을 형성한다.

도 3을 참조하면, 상기 제1 감광막 패턴(10)을 식각 마스크로하여 노출된 실리콘질화막(9)을 식각함으로써, 보호막(7)을 노출시킴과 동시에 패드영역(P)을 덮는 실리콘질화막 패턴(9a)을 형성한다. 계속해서, 상기 제1 감광막 패턴(10)을 식각 마스크로하여 상기 노출된 보호막(7)을 식각한다. 여기서, 상기 노출된 보호막(7)을 식각하는 단계는 상기 제1 감광막 패턴(10)을 제거한 후에 패드영역(P) 상의 실리콘질화막 패턴(9a)을 식각 마스크로하여 실시할 수도 있다. 이어서, 상기 제1 감광막 패턴(10)을 제거하여 패드영역(P)을 덮는 실리콘질화막 패턴(9a)을 노출시킨다.

도 4를 참조하면, 상기 실리콘질화막 패턴(9a)이 노출된 결과물 전면에 새로운 보호막(11), 예컨대 PSG막을 형성한다. 상기 새로운 보호막(11)이 형성된 결과물의 표면은 도시된 바와 같이 실리콘질화막 패턴(9a)에 기인하여 패드영역(P)의 상부에 가장 높은 토폴로지를 갖는다. 상기 새로운 보호막(11)이 형성된 결과물 전면에 제2 감광막을 도포하고, 패드영역(P) 상부의 새로운 보호막(11)이 노출될 때까지 제2 감광막을 에치백하면, 도시된 바와 같이 패드영역(P) 주변의 새로운 보호막(11)을 덮는 제2 감광막 패턴(13)이 형성된다.

도 5를 참조하면, 상기 제2 감광막 패턴(13)을 식각 마스크로하여 상기 노출된 새로운 보호막(11)을 식각함으로써, 상기 실리콘질화막 패턴(9a)을 노출시킨다. 이어서, 상기 노출된 실리콘질화막 패턴(9a)을 제거하여 패드영역(P)을 노출시키고, 제2 감광막 패턴(13)을 제거한다. 여기서, 상기 노출된 실리콘질화막 패턴(9a)을 제거하기 전에 제2 감광막 패턴(13)을 제거할 수도 있다.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명에 따르면, 정렬 및 노광공정을 사용하지 않고 백그라인딩된 반도체 웨이퍼 상에 크랙이 존재하지 않는 새로운 보호막을 재형성할 수 있다.

Claims

백그라잉된 반도체 웨이퍼 상에 형성된 층간절연막, 상기 층간절연막 상에 형성된 금속배선, 및 상기 금속배선의 패드영역을 노출시키고 그 내부에 크랙이 존재하는 보호막을 갖는 반도체소자의 보호막을 재형성하는 방법에 있어서,

상기 크랙이 존재하는 보호막이 형성된 결과물 전면에 실리콘질화막을 형성하는 단계;

상기 패드영역 상의 실리콘질화막만을 덮는 제1 감광막 패턴을 선택적으로 형성하는 단계;

상기 제1 감광막 패턴을 식각 마스크로하여 상기 패드영역 주변의 실리콘질화막 및 상기 크랙이 존재하는 보호막을 차례로 식각함으로써 상기 패드영역을 덮는 실리콘질화막 패턴을 형성하는 단계;

상기 제1 감광막 패턴을 제거하고 그 결과물 전면에 새로운 보호막을 형성하는 단계;

상기 패드영역 상부의 새로운 보호막을 노출시키는 제2 감광막 패턴을 형성하는 단계;

상기 노출된 새로운 보호막을 선택적으로 식각하여 상기 실리콘질화막 패턴을 노출시키는 단계; 및

상기 노출된 실리콘질화막 패턴 및 상기 제2 감광막 패턴을 제거하는 단계를 포함하는 보호막 재형성 방법.