KR100591159B1 - 반도체 소자의 패드 오픈 방법 - Google Patents

반도체 소자의 패드 오픈 방법 Download PDF

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Abstract

본 발명은 패드 손실 및 패드 오픈 불량을 억제하여 와이어 본딩 불량을 효과적으로 방지할 수 있도록 하기 위한 것으로, 패드를 덮고 있는 패시배이션막을 일부 노출시키는 TEOS막 패턴을 형성하며, TEOS막 패턴을 마스크로하여 노출된 패시배이션막을 식각하여 패드를 오픈시킨 후, TEOS막 패턴을 제거하는 것을 특징으로 한다.
패드, 패시배이션, 폴리이미드, TEOS막

Description

반도체 소자의 패드 오픈 방법{Method of opening pad in semiconductor device}
도 1a 내지 도 1e는 종래 반도체 소자의 패드 오픈 방법을 설명하기 위한 순차적 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 패드 오픈 방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 패드 오픈 방법에 관한 것이다.
일반적으로, 패드는 반도체 칩을 형성하는 어셈블리(assembly) 공정의 와이어 본딩(wire bonding) 공정시 와이어에 연결되는 부분으로, 반도체 소자는 이 패드를 통하여 내부와 외부간의 신호를 주고받는다.
또한, 반도체 소자의 제조 공정에서는 웨이퍼 상에 다수의 칩이 완성되면 외부의 열악한 환경으로부터 이를 보호하기 위해 최종 보호막으로서 패시배이션(passivation)막을 형성하고, 패시배이션막을 형성한 후에는 패키지 공정에서 외부 회로와 접속될 리드선과 칩의 패드를 연결시키기 위해 패드 상의 패시배이션막을 제거하여 패드를 오픈시키고 있다.
이러한 종래 반도체 소자의 패드 오픈 방법을 도 1a 내지 도 1e를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 금속막의 패드(11)를 형성한다. 그 다음, 도 1b에 도시된 바와 같이, 패드(11)를 덮도록 기판 전면 상에 패시배이션막(100)으로서 USG(Un-doped Silicate Glass)막(12)과 실리콘질화(SiN)막(13)을 순차적으로 증착한다.
도 1c에 도시된 바와 같이, 실리콘질화막(13) 상에 패드(11) 오픈을 위한 마스크 물질로서 폴리이미드(polyimide)막(14)을 도포하고 노광 및 현상하여, 도 1d에 도시된 바와 같이, 패드(11) 상의 패시배이션막(100)을 일부 노출시키는 폴리이미드막 패턴(14a)을 형성한다.
도 1e에 도시된 바와 같이, 폴리이미드막 패턴(14a)을 마스크로하여 노출된 패시배이션막(100)을 식각하여 패드(11)를 오픈시킨 후 폴리이미드막 패턴(14)을 제거한다.
그런데, 마스크 물질인 폴리이미드는 유기물 계열의 감광성 물질로서 노광 및 현상만으로도 패터닝이 가능한 반면, 패드(11) 오픈 후 제거 과정에서 패드(11) 손실을 유발할 뿐만 아니라 패시배이션막(100)의 식각 시 폴리이미드 잔유물을 유발하여 패드(11) 오픈 불량을 유발하는 문제가 있다(도 1e의 "A" 참조).
이러한 문제는 후속 반도체 칩을 형성하기 위한 어셈블리 공정의 와이어 본 딩 공정 시 불량을 유발함으로써 소자의 수율 및 신뢰성을 저하시키게 된다.
또한, 패드(11) 오픈 불량을 방지하기 위해 패시배이션막(100)의 식각을 과도하게 수행하게 되면 전공정의 층에 악영향을 미쳐 소자 특성을 저하시키게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 패드 손실 및 패드 오픈 불량을 억제하여 와이어 본딩 불량을 효과적으로 방지할 수 있는 반도체 소자의 패드 오픈 방법을 제공하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 패드가 형성된 반도체 기판을 준비하는 단계; 패드를 덮도록 기판 전면 상에 패시배이션막을 형성하는 단계; 패시배이션막 상에 패드 상의 패시배이션막을 일부 노출시키는 TEOS막 패턴을 형성하는 단계; TEOS막 패턴을 마스크로하여 노출된 패시배이션막을 식각하여 패드를 오픈시키는 단계; 및 TEOS막 패턴을 제거하는 단계를 포함하는 반도체 소자의 패드 오픈 방법에 의해 달성될 수 있다.
여기서, 패시배이션막은 실리콘질화막을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 패드 오픈 방법을 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 금속막의 패드(21)를 형성 한다. 그 다음, 도 2b에 도시된 바와 같이, 패드(21)를 덮도록 기판 전면 상에 패시배이션막(200)으로서 USG막(22)과 실리콘질화막(23)을 순차적으로 증착한다.
도 2c에 도시된 바와 같이, 실리콘질화막(23) 상에 패드(21) 오픈을 위한 마스크 물질로서 실리콘질화막(23)과의 식각선택비가 높은 TEOS(Tetra Ethyl Ortho Silicate)막(24), 바람직하게는 d-TEOS막을 증착한다.
도 2d에 도시된 바와 같이, 포토리소그라피 공정 및 식각공정에 의해 TEOS막(24)을 패터닝하여, 패드(21) 상의 패시배이션막(200)을 일부 노출시키는 TEOS막 패턴(24a)을 형성한다.
도 2e에 도시된 바와 같이, TEOS막 패턴(24a)을 마스크로하여 노출된 패시배이션막(200)을 패드(21) 표면이 노출될 때까지 식각하여 패드(21)를 오픈시킨 후, TEOS막 패턴(24a)을 제거한다.
즉, TEOS막은 실리콘질화막과의 식각선택비가 높은 막으로 폴리이미드와 달리 식각 시 잔유물을 유발하지 않으며 식각을 과도하게 조정하지 않더라도 패드(21) 상의 패시배이션막(200)을 완전히 제거할 수 있다(도 2e의 "B" 참조). 또한, 패드(21)와의 식각선택비도 비교적 높기 때문에 TEOS막 패턴(24a)의 제거 시 패드(21) 손실 등이 발생되지 않는다.
상술한 바와 같이, 본 발명에서는 패드 오픈을 위한 마스크 물질로서 패시배이션막인 실리콘질화막과 패드와의 식각 선택비가 비교적 우수한 TEOS막을 사용하므로, 패드 손실을 억제할 수 있을 뿐만 아니라 식각을 과도하게 조정하는 것 없이 패드 오픈 불량을 억제할 수 있다.
이에 따라, 어셈블리 공정의 와이어 본딩 불량을 효과적으로 방지할 수 있으므로 소자의 수율 및 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

  1. 금속 패드가 형성된 반도체 기판을 준비하는 단계;
    상기 금속 패드를 덮도록 상기 반도체 기판 전면 상에 패시배이션막 및 TEOS막을 차례로 형성하는 단계;
    상기 TEOS막 위에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 TEOS막을 식각하여 상기 패시배이션막을 일부 노출시키는 TEOS막 패턴을 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 TEOS막 패턴을 마스크로하여 상기 노출된 패시배이션막을 식각하여 상기 금속 패드를 오픈시키는 단계; 및
    상기 TEOS막 패턴을 제거하는 단계
    를 포함하며,
    상기 패시배이션막은 차례로 형성된 저유전율막 및 실리콘 질화막으로 구성하는 반도체 소자의 패드 오픈 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 패시배이션막의 저유전율막은 USG(un-doped silicate glass)막으로 이루어진 반도체 소자의 패드 오픈 방법.
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* Cited by examiner, † Cited by third party
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KR20020051536A (ko) * 2000-12-22 2002-06-29 박종섭 반도체소자의 본딩패드 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354737A (ja) 1998-06-04 1999-12-24 Toshiba Corp 半導体装置及びその製造方法
KR20020051536A (ko) * 2000-12-22 2002-06-29 박종섭 반도체소자의 본딩패드 제조 방법

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