JPH08203864A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【目的】 緩衝材等としてポリイミド膜を用いた半導体
装置のボンディングパッド部分の形成技術の改善に関す
る。 【構成】 レジスト膜（９）の開口から現像液を浸潤さ
せてポリイミド膜（８）をエッチングして除去する際
に、ポリイミド膜（８）のエッチングされた端部（８
Ａ）を前記パッシベーション膜（７）のビアホール段差
部分（７Ａ）よりビアホール（５）の内側に位置させ
る。これにより、同一エッチング量に対して、ポリイミ
ド膜の水平方向の後退量が小さくなるので、ポリイミド
膜（８）の開口寸法を安定に制御することが可能とな
る。
装置のボンディングパッド部分の形成技術の改善に関す
る。 【構成】 レジスト膜（９）の開口から現像液を浸潤さ
せてポリイミド膜（８）をエッチングして除去する際
に、ポリイミド膜（８）のエッチングされた端部（８
Ａ）を前記パッシベーション膜（７）のビアホール段差
部分（７Ａ）よりビアホール（５）の内側に位置させ
る。これにより、同一エッチング量に対して、ポリイミ
ド膜の水平方向の後退量が小さくなるので、ポリイミド
膜（８）の開口寸法を安定に制御することが可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、さらに詳しく言えば、緩衝材として
ポリイミド膜を用いた半導体装置のボンディングパッド
部分の形成技術の改善に関するものである。
関するものであり、さらに詳しく言えば、緩衝材として
ポリイミド膜を用いた半導体装置のボンディングパッド
部分の形成技術の改善に関するものである。
【０００２】
【従来の技術】一般に、半導体装置において、シリコン
窒化膜等のパッシベーション膜（Passivation Film）で
半導体素子を被覆することにより、外部からの汚染等を
防止している。しかしながら、近年の半導体集積回路の
微細化と高集積化に伴って、半導体チップをパッケージ
に封入する際に生じる樹脂の応力の影響で半導体素子の
特性が害されたり、α線によって素子特性が劣化する等
の問題を生じた。
窒化膜等のパッシベーション膜（Passivation Film）で
半導体素子を被覆することにより、外部からの汚染等を
防止している。しかしながら、近年の半導体集積回路の
微細化と高集積化に伴って、半導体チップをパッケージ
に封入する際に生じる樹脂の応力の影響で半導体素子の
特性が害されたり、α線によって素子特性が劣化する等
の問題を生じた。
【０００３】そこで、上記パッシベーション膜上に応力
の緩衝材及びα線の遮蔽材としてポリイミド膜を形成す
ることにより、パッケージング工程での歩留まり向上及
び素子特性の安定化が図られている。ところで、外部ワ
イヤーリードを取り出すボンディングパッド部分につい
ては、上記ポリイミド膜及びパッシベーション膜を除去
する必要がある。以下で、従来の半導体装置の製造方法
を図５乃至図７を参照しながら説明する。
の緩衝材及びα線の遮蔽材としてポリイミド膜を形成す
ることにより、パッケージング工程での歩留まり向上及
び素子特性の安定化が図られている。ところで、外部ワ
イヤーリードを取り出すボンディングパッド部分につい
ては、上記ポリイミド膜及びパッシベーション膜を除去
する必要がある。以下で、従来の半導体装置の製造方法
を図５乃至図７を参照しながら説明する。
【０００４】まず、図５において、半導体基板（１）上
にＳｉＯ2膜（２）が形成された基体上のボンディング
パッド形成領域（通常、半導体集積回路の周辺部分）に
Ａｌからなる６０００Å程度の第１層の金属膜（３）を
形成し、その第１層の金属膜（３）を被覆するように、
ＣＶＤ法によりＳｉＯ2からなる７０００Å程度の層間
絶縁膜（４）を形成し、第１層の金属膜（３）上の層間
絶縁膜（４）を選択的にエッチングしてビアホール
（５）を形成し、そのビアホール（５）において第１層
の金属膜（３）に被着するＡｌからなる６０００Å程度
の第２層の金属膜（６）をスパッタ及び選択エッチング
により形成する。
にＳｉＯ2膜（２）が形成された基体上のボンディング
パッド形成領域（通常、半導体集積回路の周辺部分）に
Ａｌからなる６０００Å程度の第１層の金属膜（３）を
形成し、その第１層の金属膜（３）を被覆するように、
ＣＶＤ法によりＳｉＯ2からなる７０００Å程度の層間
絶縁膜（４）を形成し、第１層の金属膜（３）上の層間
絶縁膜（４）を選択的にエッチングしてビアホール
（５）を形成し、そのビアホール（５）において第１層
の金属膜（３）に被着するＡｌからなる６０００Å程度
の第２層の金属膜（６）をスパッタ及び選択エッチング
により形成する。
【０００５】そして、第２層の金属膜（６）を被覆する
ように、プラズマＣＶＤ法により、ＳｉＯ2膜とＳｉＮ
膜を積層してなる１２０００Å程度のパッシベーション
膜（７）を形成し、さらにパッシベーション膜（７）上
に３μｍから２０μｍのポリイミド膜（８）を塗布形成
する。その後、ポリイミド膜（８）を１４０℃前後でベ
ーキング（焼成）処理する。
ように、プラズマＣＶＤ法により、ＳｉＯ2膜とＳｉＮ
膜を積層してなる１２０００Å程度のパッシベーション
膜（７）を形成し、さらにパッシベーション膜（７）上
に３μｍから２０μｍのポリイミド膜（８）を塗布形成
する。その後、ポリイミド膜（８）を１４０℃前後でベ
ーキング（焼成）処理する。
【０００６】次に、図６において、ポリイミド膜（８）
上にレジスト膜（９）を形成し、露光・現像することに
より、第２層の金属膜（６）上のレジスト膜（９）に開
口（１０）を設け、かつ該開口（１０）からＴＭＡＨ等
のアルカリ系現像液を浸潤させてポリイミド膜（８）を
部分的にエッチング除去する。そして、図７において、
レジスト膜（９）を除去し、ポリイミド膜（８）をマス
クとしてパッシベーション膜（７）をエッチングするこ
とにより、第２層の金属膜（６）を露出する。このよう
にして、第１層及び第２の金属膜（３，６）からなるボ
ンディングパッドを形成していた。
上にレジスト膜（９）を形成し、露光・現像することに
より、第２層の金属膜（６）上のレジスト膜（９）に開
口（１０）を設け、かつ該開口（１０）からＴＭＡＨ等
のアルカリ系現像液を浸潤させてポリイミド膜（８）を
部分的にエッチング除去する。そして、図７において、
レジスト膜（９）を除去し、ポリイミド膜（８）をマス
クとしてパッシベーション膜（７）をエッチングするこ
とにより、第２層の金属膜（６）を露出する。このよう
にして、第１層及び第２の金属膜（３，６）からなるボ
ンディングパッドを形成していた。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、ポリイミド膜（８）のエッチングは現像
液によりなされるので等方的であって、横方向にもエッ
チングが進むためにポリイミド膜（８）の開口寸法の安
定性が得られないという欠点があった。実験によれば、
レジスト膜（９）の端からのポリイミド膜（８）の後退
量Ｘは、その膜厚が３μｍである場合でも、±５μｍ±
３μｍであり、６μｍのばらつきがあった。
製造方法では、ポリイミド膜（８）のエッチングは現像
液によりなされるので等方的であって、横方向にもエッ
チングが進むためにポリイミド膜（８）の開口寸法の安
定性が得られないという欠点があった。実験によれば、
レジスト膜（９）の端からのポリイミド膜（８）の後退
量Ｘは、その膜厚が３μｍである場合でも、±５μｍ±
３μｍであり、６μｍのばらつきがあった。
【０００８】このため、ポリイミド膜（８）をマスクに
してパッシベーション膜（７）をエッチングする際に、
第２層の金属膜（６）の露出領域がばらついたり、ポリ
イミド膜（８）の端が第２層の金属膜（６）の端から外
にずれた場合には、層間絶縁膜（４）等が削られてしま
ういう問題を生ずるおそれがあった。
してパッシベーション膜（７）をエッチングする際に、
第２層の金属膜（６）の露出領域がばらついたり、ポリ
イミド膜（８）の端が第２層の金属膜（６）の端から外
にずれた場合には、層間絶縁膜（４）等が削られてしま
ういう問題を生ずるおそれがあった。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る半導体装置の製造方法は、図２及び
図３に示すように、レジスト膜（９）の開口から現像液
を浸潤させてポリイミド膜（８）をエッチングして除去
する際に、ポリイミド膜（８）のエッチングされた端部
（８Ａ）を前記パッシベーション膜（７）のビアホール
段差部分（７Ａ）よりビアホール（５）の内側に位置さ
せるようにした。
めに、本発明に係る半導体装置の製造方法は、図２及び
図３に示すように、レジスト膜（９）の開口から現像液
を浸潤させてポリイミド膜（８）をエッチングして除去
する際に、ポリイミド膜（８）のエッチングされた端部
（８Ａ）を前記パッシベーション膜（７）のビアホール
段差部分（７Ａ）よりビアホール（５）の内側に位置さ
せるようにした。
【００１０】
【作 用】図２及び図３に示すように、パッシベーショ
ン膜には、層間絶縁膜のビアホール（５）の形状を反映
した段差部分、すなわちビアホール段差部分（７Ａ）が
生じており、その段差の内側ではポリイミド膜が厚く塗
布される。したがって、ポリイミド膜（８）のエッチン
グされた端部（８Ａ）を前記パッシベーション膜のビア
ホール段差部分（７Ａ）よりもビアホールの内側に位置
させることにより、同一エッチング量に対して、ポリイ
ミド膜の水平方向の後退量Ｙを従来に比べて小さくする
ことが可能となる（Ｙ＜Ｘ）。これにより、ポリイミド
膜（８）の開口寸法を安定して制御することができる。
ン膜には、層間絶縁膜のビアホール（５）の形状を反映
した段差部分、すなわちビアホール段差部分（７Ａ）が
生じており、その段差の内側ではポリイミド膜が厚く塗
布される。したがって、ポリイミド膜（８）のエッチン
グされた端部（８Ａ）を前記パッシベーション膜のビア
ホール段差部分（７Ａ）よりもビアホールの内側に位置
させることにより、同一エッチング量に対して、ポリイ
ミド膜の水平方向の後退量Ｙを従来に比べて小さくする
ことが可能となる（Ｙ＜Ｘ）。これにより、ポリイミド
膜（８）の開口寸法を安定して制御することができる。
【００１１】
【実施例】以下で、本発明の一実施例に係る半導体装置
の製造方法を図面を参照しながら説明する。まず、図１
に示す断面図に至るまでの工程は、従来例と全く同様で
あるので説明を省略する。なお、図面において、同一符
号は、従来例と同一の構成部分を表している（以下にお
いて、同じ。） 本発明の特徴は、図２において、ポリイミド膜（８）上
にレジスト膜（９）を形成し、露光・現像することによ
り、第２層の金属膜（６）上のレジスト膜（３９）に開
口（１０）を設け、かつ該開口（１０）からＴＭＡＨ等
のアルカリ系現像液を浸潤させてポリイミド膜（８）を
部分的にエッチング除去する際に、ポリイミド膜（８）
のエッチングされた端部（８Ａ）を前記パッシベーショ
ン膜（７）のビアホール段差部分（７Ａ）よりもビアホ
ール（５）の内側に位置させるようにした。
の製造方法を図面を参照しながら説明する。まず、図１
に示す断面図に至るまでの工程は、従来例と全く同様で
あるので説明を省略する。なお、図面において、同一符
号は、従来例と同一の構成部分を表している（以下にお
いて、同じ。） 本発明の特徴は、図２において、ポリイミド膜（８）上
にレジスト膜（９）を形成し、露光・現像することによ
り、第２層の金属膜（６）上のレジスト膜（３９）に開
口（１０）を設け、かつ該開口（１０）からＴＭＡＨ等
のアルカリ系現像液を浸潤させてポリイミド膜（８）を
部分的にエッチング除去する際に、ポリイミド膜（８）
のエッチングされた端部（８Ａ）を前記パッシベーショ
ン膜（７）のビアホール段差部分（７Ａ）よりもビアホ
ール（５）の内側に位置させるようにした。
【００１２】図３は、上記段差部分を拡大した断面図で
ある。この図から明らかなように、段差の内側ではポリ
イミド膜（８）が厚く塗布されている。したがって、ポ
リイミド膜（８）のエッチングされた端部（８Ａ）を前
記パッシベーション膜（７）のビアホール段差部分（７
Ａ）よりもビアホール（５）の内側に位置させることに
より、同一エッチング量に対して、ポリイミド膜（８）
の水平方向の後退量Ｙを従来に比べて小さくすることが
可能となる（Ｙ＜Ｘ）。これにより、ポリイミド膜
（８）の開口寸法を安定して制御することができる。本
願発明者による実験によれば、ポリイミド膜（８）の膜
厚が３μｍである場合、後退量Ｙは、１μｍ±１．５μ
ｍであり、３μｍのばらつきであり、従来例の６μｍの
ばらつきに対して大幅に小さくなった。
ある。この図から明らかなように、段差の内側ではポリ
イミド膜（８）が厚く塗布されている。したがって、ポ
リイミド膜（８）のエッチングされた端部（８Ａ）を前
記パッシベーション膜（７）のビアホール段差部分（７
Ａ）よりもビアホール（５）の内側に位置させることに
より、同一エッチング量に対して、ポリイミド膜（８）
の水平方向の後退量Ｙを従来に比べて小さくすることが
可能となる（Ｙ＜Ｘ）。これにより、ポリイミド膜
（８）の開口寸法を安定して制御することができる。本
願発明者による実験によれば、ポリイミド膜（８）の膜
厚が３μｍである場合、後退量Ｙは、１μｍ±１．５μ
ｍであり、３μｍのばらつきであり、従来例の６μｍの
ばらつきに対して大幅に小さくなった。
【００１３】その後は、レジスト膜（９）を除去し、２
５０℃から３５０℃でベーキングしたポリイミド膜
（８）をマスクとしてパッシベーション膜（７）を、例
えば、CF4,CHF3,O2の混合ガスにより、ドライエッチン
グすることにより、第２層の金属膜（６）を露出する。
このとき、ポリイミド膜（８）の開口寸法が安定してい
るので、第２層の金属膜（６）の露出領域のばらつきを
極力小さくでき、またポリイミド膜（８）の端が第２層
の金属膜（６）の端から外にずれて層間絶縁膜（４）等
が削られてしまうという問題を生ずるおそれを除去でき
る。
５０℃から３５０℃でベーキングしたポリイミド膜
（８）をマスクとしてパッシベーション膜（７）を、例
えば、CF4,CHF3,O2の混合ガスにより、ドライエッチン
グすることにより、第２層の金属膜（６）を露出する。
このとき、ポリイミド膜（８）の開口寸法が安定してい
るので、第２層の金属膜（６）の露出領域のばらつきを
極力小さくでき、またポリイミド膜（８）の端が第２層
の金属膜（６）の端から外にずれて層間絶縁膜（４）等
が削られてしまうという問題を生ずるおそれを除去でき
る。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
ポリイミド膜（８）のエッチングされた端部（８Ａ）を
前記パッシベーション膜のビアホール段差部分（７Ａ）
よりもビアホールの内側に位置させることにより、同一
エッチング量に対して、ポリイミド膜の水平方向の後退
量を従来に比べて小さくすることが可能となる。これに
より、ポリイミド膜（８）の開口寸法を安定して制御す
ることができる。
ポリイミド膜（８）のエッチングされた端部（８Ａ）を
前記パッシベーション膜のビアホール段差部分（７Ａ）
よりもビアホールの内側に位置させることにより、同一
エッチング量に対して、ポリイミド膜の水平方向の後退
量を従来に比べて小さくすることが可能となる。これに
より、ポリイミド膜（８）の開口寸法を安定して制御す
ることができる。
【００１５】また、ポリイミド膜（８）をマスクとして
パッシベーション膜（７）を、エッチングして第２層の
金属膜（６）を露出ときに、ポリイミド膜（８）の開口
寸法が安定しているので、第２層の金属膜（６）の露出
領域のばらつきを極力小さくでき、またポリイミド膜
（８）の端が第２層の金属膜（６）の端から外にずれて
層間絶縁膜（４）等が削られてしまうという問題を生ず
るおそれを除去することができる。
パッシベーション膜（７）を、エッチングして第２層の
金属膜（６）を露出ときに、ポリイミド膜（８）の開口
寸法が安定しているので、第２層の金属膜（６）の露出
領域のばらつきを極力小さくでき、またポリイミド膜
（８）の端が第２層の金属膜（６）の端から外にずれて
層間絶縁膜（４）等が削られてしまうという問題を生ず
るおそれを除去することができる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図５】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図６】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する
第３の断面図である。
第３の断面図である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/60 ３０１ Ｐ 21/321
Claims (1)
- 【請求項１】 基体上に第１層の金属膜を形成する工程
と、 第１層の金属膜を被覆するように層間絶縁膜を形成する
工程と、 第１層の金属膜上の層間絶縁膜にビアホールを形成する
工程と、 ビアホールを介して第１層の金属膜に被着される第２層
の金属パッド膜を形成する工程と、 第２層の金属膜を被覆するようにパッシベーション膜及
びポリイミド膜を順次形成する工程と、 ポリイミド膜上にレジスト膜を形成し、露光・現像する
ことにより、第２層の金属膜上のレジスト膜に開口を設
け、かつ該開口から現像液を浸潤させてポリイミド膜を
エッチング除去する工程と、 ポリイミド膜をマスクとしてパッシベーション膜をエッ
チングして第２層の金属膜を露出させる工程とを有し、 第１層及び第２層の金属膜をボンディングパッドとして
用いる半導体装置の製造方法であって、 前記レジスト膜の開口からポリイミド膜をエッチングし
て除去する際に、ポリイミド膜のエッチングされた端部
を前記パッシベーション膜のビアホール段差部分よりビ
アホールの内側に位置させることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP770695A JPH08203864A (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP770695A JPH08203864A (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203864A true JPH08203864A (ja) | 1996-08-09 |
Family
ID=11673198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP770695A Pending JPH08203864A (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
-
1995
- 1995-01-20 JP JP770695A patent/JPH08203864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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