JPS6066821A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6066821A JPS6066821A JP17544783A JP17544783A JPS6066821A JP S6066821 A JPS6066821 A JP S6066821A JP 17544783 A JP17544783 A JP 17544783A JP 17544783 A JP17544783 A JP 17544783A JP S6066821 A JPS6066821 A JP S6066821A
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- etching
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法特にガラス被膜全７オト
レジスＩｆエツチングのマスクにしてパターンエッチを
する工程を有する半導体装置の製造方法に関するもので
ある。
レジスＩｆエツチングのマスクにしてパターンエッチを
する工程を有する半導体装置の製造方法に関するもので
ある。
半ｉＬ体装ｄに対して特にパッシベーション用にガラス
被膜が多く用いられている◎これらの多くはガラスが５
ｉｏｔ膜にくらべ熱膨張係数がシリコンに近く厚い膜厚
のものをつくることが出来、その組成を適当に選べば電
気的安定性もよいというパッシブ゛−ジョンという目的
に合致していることに由来する。一般にパッシベーショ
ンは拡散工程を終了したウェハーの最終工程に於いて実
施される。ことが多い。例えばプレーナー型サイリスタ
ーに於いて特に高耐ｒＥを有するもののＰＮ接合表面保
護はｓｔｏｗやＳｉＯ，とＰＳＧと；φにＪ：る薄＋＋
ｒｘだけでは外界の影響をうけやすく初期特性上も１δ
頼性上も不安定要素となる０これ全解決する手段として
既についているＳｉｎ、やＰＳＧ上Ｑて又はＳｔの上に
直接ガラス層を被着することにより厚い表面謹膜として
外界の１気的影響全しゃ断することが出来る。しかし、
この府令によれば、ガラス破膜を形成したのち電極全形
成しなければならない。このため電極部のガラス全エツ
チング除去する必要がある。フォトレジストをマスクに
気相でエツチング除去することも原理的に（ｄ小町１化
ではないが薄層の場合は別として特に高耐王用にガラス
を厚く付けた場合は多大なエツチング時１ｊ４１ ｆｆ
、。
被膜が多く用いられている◎これらの多くはガラスが５
ｉｏｔ膜にくらべ熱膨張係数がシリコンに近く厚い膜厚
のものをつくることが出来、その組成を適当に選べば電
気的安定性もよいというパッシブ゛−ジョンという目的
に合致していることに由来する。一般にパッシベーショ
ンは拡散工程を終了したウェハーの最終工程に於いて実
施される。ことが多い。例えばプレーナー型サイリスタ
ーに於いて特に高耐ｒＥを有するもののＰＮ接合表面保
護はｓｔｏｗやＳｉＯ，とＰＳＧと；φにＪ：る薄＋＋
ｒｘだけでは外界の影響をうけやすく初期特性上も１δ
頼性上も不安定要素となる０これ全解決する手段として
既についているＳｉｎ、やＰＳＧ上Ｑて又はＳｔの上に
直接ガラス層を被着することにより厚い表面謹膜として
外界の１気的影響全しゃ断することが出来る。しかし、
この府令によれば、ガラス破膜を形成したのち電極全形
成しなければならない。このため電極部のガラス全エツ
チング除去する必要がある。フォトレジストをマスクに
気相でエツチング除去することも原理的に（ｄ小町１化
ではないが薄層の場合は別として特に高耐王用にガラス
を厚く付けた場合は多大なエツチング時１ｊ４１ ｆｆ
、。
安し、余り現天的なプロセスとは言えない。これ法であ
る。しかるにガラスの悪い点はフォトレジスト膜との密
着性が悪くエツチング中にアンダーエッチ現象をおこし
、エツチングパターンの不青度が、′Ｍｉ、くなるケー
スやひどい時はフォトレジスト膜のはがれが生じるため
適用上の欠点になっている。
る。しかるにガラスの悪い点はフォトレジスト膜との密
着性が悪くエツチング中にアンダーエッチ現象をおこし
、エツチングパターンの不青度が、′Ｍｉ、くなるケー
スやひどい時はフォトレジスト膜のはがれが生じるため
適用上の欠点になっている。
不発明は上記問題点を解決し、ガラス被膜金高精度にエ
ツチングする方法全提供するものである。
ツチングする方法全提供するものである。
すなわち、本発明によればガラス表面を軽くエツチング
して徂すことによりフォトレジストとの密着面積？増や
すと供に密着強度を上げエツチング中のアンダーエッチ
やフォトレジストのハガレを防ＩＦするものである。こ
の際ガラス表面のエツチングをプラズマエッチゲ利用し
たドライエツチングの方法で行うことが望ましい。この
ドライエツチングは表面を軽く徂せばよいため、従来の
円筒型の装置１デを用ても充分実用に耐えエツチング速
度も遅いためウェットエツチングでガラス表面をエツチ
ングする場合にくらべ安定した表面加工力Ｅ＋Ｅｆ能と
なる。
して徂すことによりフォトレジストとの密着面積？増や
すと供に密着強度を上げエツチング中のアンダーエッチ
やフォトレジストのハガレを防ＩＦするものである。こ
の際ガラス表面のエツチングをプラズマエッチゲ利用し
たドライエツチングの方法で行うことが望ましい。この
ドライエツチングは表面を軽く徂せばよいため、従来の
円筒型の装置１デを用ても充分実用に耐えエツチング速
度も遅いためウェットエツチングでガラス表面をエツチ
ングする場合にくらべ安定した表面加工力Ｅ＋Ｅｆ能と
なる。
次に本発明を実施例に基づき説明する。まず、第１図に
示すように、Ｎ型シリコン基板１に１〕型のつき抜は拡
散領域２？形成する。次に両面からＰ型領域３・４全形
成した後、Ｎ型のエミッター領域５の拡ｆｉ、を行う。
示すように、Ｎ型シリコン基板１に１〕型のつき抜は拡
散領域２？形成する。次に両面からＰ型領域３・４全形
成した後、Ｎ型のエミッター領域５の拡ｆｉ、を行う。
次にＳｉｎ！膜を全面エツチング除去した後、例えば沈
でん法にてガラス６を全面につけ焼成融合する。次に、
例えばＣＨＦ５ガス全導入した円筒型プラズマエツチン
グ装置にてガラス６０表面ヲ１経＜エツチングして粗面
化７する。条件としては５００Ｗで５〜１０分で充分で
あるが時間は必要に応じてｆＡ整してもよい。次に、ガ
ラス面上にフォトレジスト８を塗布し、写真食刻技術に
よシネ要部分を除去後焼しめ全行い、ＪＩＦ、バッフア
ート弗酸、ＨＣｔ、Ｍ々０３等及び混合液等で７オトレ
ジスト除去部のガラス６全水溶７［Ｖｉ中でエツチング
除去する。
でん法にてガラス６を全面につけ焼成融合する。次に、
例えばＣＨＦ５ガス全導入した円筒型プラズマエツチン
グ装置にてガラス６０表面ヲ１経＜エツチングして粗面
化７する。条件としては５００Ｗで５〜１０分で充分で
あるが時間は必要に応じてｆＡ整してもよい。次に、ガ
ラス面上にフォトレジスト８を塗布し、写真食刻技術に
よシネ要部分を除去後焼しめ全行い、ＪＩＦ、バッフア
ート弗酸、ＨＣｔ、Ｍ々０３等及び混合液等で７オトレ
ジスト除去部のガラス６全水溶７［Ｖｉ中でエツチング
除去する。
次に、第２図に示すように、リフトオフ法、又す、
は丹フトレジスト除去後蒸着、蒸着膜エツチングにより
′ユ極ｌＯを形成する。ガラス６の面を処理することに
より安定なエツチング・くターンを得ることが出来る０
これは）くターンの微細化の為にはｌ寺に必要となる。
′ユ極ｌＯを形成する。ガラス６の面を処理することに
より安定なエツチング・くターンを得ることが出来る０
これは）くターンの微細化の為にはｌ寺に必要となる。
第３図にテグパターンにて実施した各ノくターンのプラ
ズマ処理なしの場合１２とありの場合１３のエツチング
後のパターンサイズを示す。同図から明らかなように、
プラズマ処理した場合１３の方が゛ｄ着性に改善が認め
られる。
ズマ処理なしの場合１２とありの場合１３のエツチング
後のパターンサイズを示す。同図から明らかなように、
プラズマ処理した場合１３の方が゛ｄ着性に改善が認め
られる。
本発明はブイリスターだけでなくトライアック、トラン
ジスター、ＩＣ等いづれの半導体装置に於いても適用可
能であり、又ノくツシベーンヨンとしてはＳｉ上に直接
ガラスを形成する場合だけでな（Ｓｉ０２’ｉ介してそ
の上に形成した場合でもよい。
ジスター、ＩＣ等いづれの半導体装置に於いても適用可
能であり、又ノくツシベーンヨンとしてはＳｉ上に直接
ガラスを形成する場合だけでな（Ｓｉ０２’ｉ介してそ
の上に形成した場合でもよい。
父、このプロセスは接合の表面保護だけでなく、フォト
レジメ）Ｑマスクにするガラスのエツチングにはいづ九
も採用可能である。
レジメ）Ｑマスクにするガラスのエツチングにはいづ九
も採用可能である。
第１図、第２図は不発明の一実施例を説明する定めの断
面図であり、第３図はテグパク７−ンにて実施したプラ
ズマエッチちり、なしのエツチング後のパターン巾を示
すグラフである。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
つきぬけ拡散領域、３，４・・・・・・Ｊ〕型拡散領域
、５・・・・・・ｒＶｒ型拡散領域、６・・・・・・ガ
ラス膜、７・・・・・・エツチングし７たガラス表面、
８・・・・・・フォトレジスト膜、９・・・・・・フォ
トレジスト開口部、１．Ｑ、］１・・・・・・’ｌｉｅ
、、 、！１ｊＨ１１２・・・・・・プラズマエッグー
ンタしの場合のエツチング？麦のパター巾、３．３ ’
−・・・・プラズマエッチ後７ノ、トレジストを塗布し
た場合のエツチング後のテグパターンの巾。 、１７ ＼
面図であり、第３図はテグパク７−ンにて実施したプラ
ズマエッチちり、なしのエツチング後のパターン巾を示
すグラフである。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
つきぬけ拡散領域、３，４・・・・・・Ｊ〕型拡散領域
、５・・・・・・ｒＶｒ型拡散領域、６・・・・・・ガ
ラス膜、７・・・・・・エツチングし７たガラス表面、
８・・・・・・フォトレジスト膜、９・・・・・・フォ
トレジスト開口部、１．Ｑ、］１・・・・・・’ｌｉｅ
、、 、！１ｊＨ１１２・・・・・・プラズマエッグー
ンタしの場合のエツチング？麦のパター巾、３．３ ’
−・・・・プラズマエッチ後７ノ、トレジストを塗布し
た場合のエツチング後のテグパターンの巾。 、１７ ＼
Claims (1)
- ガラス被膜をフォトレジストを用いてエツチングする工
程を有する半導体装置の製造方法に於いて、前記フォト
レジストを塗布する前に前記ガラス破膜表面を粗面化し
たのちフォトレジストを塗布すること全特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17544783A JPS6066821A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17544783A JPS6066821A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066821A true JPS6066821A (ja) | 1985-04-17 |
Family
ID=15996234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17544783A Pending JPS6066821A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341353A (ja) * | 1989-07-07 | 1991-02-21 | Fujitsu Ltd | 小型酸素電極の製造方法 |
| JP2002370059A (ja) * | 2001-03-13 | 2002-12-24 | Tokyo Electron Ltd | 膜形成方法及び膜形成装置 |
-
1983
- 1983-09-22 JP JP17544783A patent/JPS6066821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341353A (ja) * | 1989-07-07 | 1991-02-21 | Fujitsu Ltd | 小型酸素電極の製造方法 |
| JP2002370059A (ja) * | 2001-03-13 | 2002-12-24 | Tokyo Electron Ltd | 膜形成方法及び膜形成装置 |
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