CN115223849A - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制作方法,提供晶圆,在晶圆上形成阻挡层;在阻挡层上形成图案化的光刻胶层;以光刻胶层为掩膜,刻蚀去除部分厚度的阻挡层,剩余阻挡层作为保护层;利用光刻胶剥离工艺去除光刻胶层;在阻挡层上形成聚酰亚胺层;刻蚀去除保护层以露出晶圆表面的焊盘;对聚酰亚胺层执行固化处理。本发明通过在对阻挡层进行图案化处理时,对阻挡层不进行全部刻蚀,保留部分厚度的阻挡层作为保护层,在后续形成聚酰亚胺层显影时,避免了金属与显影液直接接触,完全避免了显影液对金属腐蚀发黑现象的产生,尤其对于再工事批次,大大提升了外观的美感度和打线质量。

Description

一种半导体器件及其制作方法
技术领域
本发明涉及集成电路制造技术领域,具体涉及一种半导体器件及其制作方法。
背景技术
在集成电路制作工艺中,最后一步工序都是形成钝化层,以增强器件对离子粘污的阻挡能力,保护电路和内部互连线免受机械和化学损伤。为了达到上述要求,一般采用polyimide(聚酰亚胺)工艺,形成polyimide层,Polyimide具有类似光刻胶的性质(可以通过曝光,显影形成图案),具体步骤包括:涂聚酰亚胺;高温热烘烤;曝光;显影;聚酰亚胺固化。其中,在显影步骤中,显影液会与PAD刻蚀出的金属表面直接接触,造成显影液与金属反应,腐蚀发黑,尤其对于再工事批次,极其影响外观和打线质量。
由此,为了避免polyimide工艺显影液腐蚀PAD,有必要提出一种新的半导体器件的制作方法。
发明内容
为了解决上述现有技术存在的问题,本发明提供一种半导体器件及其制作方法,用以解决聚酰亚胺制程中显影液腐蚀PAD的问题。
本发明提供一种半导体器件的制作方法,包括以下步骤:
步骤一、提供晶圆,在所述晶圆上形成阻挡层;
步骤二、在所述阻挡层上形成图案化的光刻胶层;
步骤三、以所述光刻胶层为掩膜,刻蚀去除部分厚度的所述阻挡层,剩余所述阻挡层作为保护层;
步骤四、利用光刻胶剥离工艺去除所述光刻胶层;
步骤五、在所述阻挡层上形成聚酰亚胺层;
步骤六、刻蚀去除所述保护层以露出晶圆表面的焊盘;
步骤七、对所述聚酰亚胺层执行固化处理。
优选地,步骤三中所述保护层的材料为TiN。
优选地,步骤三中所述保护层的厚度为几十~几百埃。
优选地,步骤五包括以下步骤:
步骤a、在所述阻挡层表面上旋涂一层聚酰亚胺;
步骤b、对所述聚酰亚胺进行烘烤;
步骤c、对所述聚酰亚胺进行曝光,该曝光定义出所述聚酰亚胺钝化层的形成区域的图形结构;
步骤d、进行显影,该显影工艺将所述聚酰亚胺钝化层的形成区域外的所述光刻胶以及所述聚酰亚胺去除,仅保留所述聚酰亚胺钝化层的形成区域的所述光刻胶以及所述聚酰亚胺。
本发明还提供一种半导体器件,包括:
晶圆;
在所述晶圆上形成的图案化的阻挡层;
在所述阻挡层上经过固化处理形成的聚酰亚胺层。
本发明的半导体器件的制作方法在打开PAD区域进行光刻工艺时,先不进行全部刻蚀使PAD金属暴露,而是进行部分刻蚀,剩余部分用作保护层,而该保护层在显影后再进行去除,这使得钝化层polyimide(聚酰亚胺)工艺制程中的显影液和金属不直接接触,避免了显影液对金属的腐蚀,解决了聚酰亚胺制程中显影液腐蚀PAD的问题。
附图说明
通过以下参照附图对本发明实施例的描述,本发明的上述以及其它目的、特征和优点将更为清楚,在附图中:
图1显示为产品结构的示意图;
图2显示为本发明实施例的半导体器件的制作方法的流程图;
图3-图9显示为本发明实施例的半导体器件的制作方法各步骤中的器件结构示意图。
具体实施方式
以下基于实施例对本发明进行描述,但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中,详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质,公知的方法、过程、流程、元件和电路并没有详细叙述。
此外,本领域普通技术人员应当理解,在此提供的附图都是为了说明的目的,并且附图不一定是按比例绘制的。
除非上下文明确要求,否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义;也就是说,是“包括但不限于”的含义。
在本发明的描述中,需要理解的是,术语“第一”、“第二”等仅用于描述目的,而不能理解为指示或暗示相对重要性。此外,在本发明的描述中,除非另有说明,“多个”的含义是两个或两个以上。
随着航天航空、电子信息、汽车工业、家用电器等诸多领域日新月异的发展,对材料提出的要求也越来越高。如耐热性能、机械性能和电性能等。钝化层的主要作用是在半导体电路完成后,覆盖在晶圆表面,防止外界污染物及电磁辐射对内部电路的破坏以至于导致半导体失效。另一方面,由于具有良好的机械性能,可以放置在晶圆切割时内部电路产生裂痕。聚酰亚胺(polyimide)就是综合性能非常优异的材料,用聚酰亚胺代替传统的SiO2和Si3N4复合层实现某些器件的钝化工艺,把PAD部分留出来,其他地方保护起来。如图1所示。然而,在钝化层polyimide工艺中,现有PAD刻蚀工艺会使PAD刻蚀出的金属在polyimide制程的显影过程中与显影液直接接触,造成显影液与金属反应,腐蚀发黑,尤其对于再工事批次,极其影响外观和打线质量。
因此,本发明提出一种半导体器件及其制作方法。下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
图2显示为本发明实施例的半导体器件的制作方法的流程图;
图3-图7显示为本发明实施例的半导体器件的制作方法各步骤中的器件结构示意图。如图2所示,本发明实施例的半导体器件的制作方法包括以下步骤:
步骤一、如图3所示,提供晶圆100,在晶圆100上形成阻挡层101。
晶圆100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例,在本发明实施例中,晶圆100选用单晶硅材料构成。在晶圆100中还形成有隔离结构,所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构,隔离结构将晶圆100分为不同的有源区,有源区中可以形成各种半导体器件,例如NMOS和PMOS等。在晶圆100中还形成有各种阱(well)结构,为了简化,图示中予以省略。在上述有源区之上还形成有互连层,其包括多层层间介电层以及位于所述层间介电层之中的多层互连金属层,所述互连金属层通常包括沟槽和通孔,其自下而上形成连接通路以将有源区的半导体器件的电极连接到位于所述互连层最顶部的焊盘。通常在上述晶圆上形成保护晶圆互连层和下部有源区的保护层,保护层具有开口以露出所述焊盘。本发明在形成所述保护层之前,先在晶圆的表面上形成图案化的阻挡层,以便于后续形成的保护层的制作处理。
在晶圆100上形成阻挡层101。阻挡层101的材料可包括多种,例如氮化钽(TaN)、氮化汰(TiN)、非晶碳(α-C)层中的一种或者多种组合,其形成方法可以为化学气相沉积(CVD)或者物理气相沉积(PVD)。
步骤二、如图4所示,在阻挡层101上形成图案化的光刻胶层102。
在所述阻挡层101上形成光刻胶层102,对所述光刻胶层102进行曝光、显影等步骤,以图案化所述光刻胶层。
步骤三、如图5所示,以光刻胶层102为掩膜,刻蚀去除部分厚度的阻挡层101,剩余阻挡层作为保护层103。
本发明的阻挡层预先形成在之后要形成保护层或钝化层的位置。蚀刻阻挡层101可选用干法刻蚀或者湿法刻蚀的方法。示例性地,干法刻蚀工艺包括但不限于:反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法,或者也可以使用多于一个的刻蚀方法。干法刻蚀的其源气体可以包括HBr和/或CF4气体。本发明实施例中,保护层103的材料为TiN,厚度为几十~几百埃。
步骤四、如图6所示,利用光刻胶剥离工艺去除所述光刻胶层102。
步骤五、在阻挡层101上形成聚酰亚胺层104。
本发明实施例中,步骤五包括以下步骤:
步骤a、如图7所示,在所述阻挡层表面上旋涂一层聚酰亚胺。
涂布聚酰亚胺层,可采用本领域常用的静态涂胶或动态涂胶的方法。静态涂胶是首先把光刻胶堆积在晶圆的中心,然后低速旋转使光刻胶铺开,再光速旋转甩掉多于的光刻胶,告诉旋转时光刻胶中的溶剂会挥发一部分;动态涂胶是动态喷洒光刻胶,同时晶圆低速旋转,目的是帮助光刻胶最初的扩散,用这种方法可以用叫少量的光刻胶而达到更均匀的光刻胶膜,然后告诉旋转完成最终要求薄而均匀的光刻胶膜。示例性地,本发明实施例中,聚酰亚胺层可采用动态旋转涂布方法涂布于基材上。
步骤b、对所述聚酰亚胺进行烘烤。
在涂布后并进行涂胶后烘,以提高聚酰亚胺层和晶圆的粘附力。所述聚酰亚胺材料旋涂、烘烤后的薄膜厚度大于10μm,烘烤温度为50~800℃,烘烤时间为30s~6h。
步骤c、对所述聚酰亚胺进行曝光,该曝光定义出所述聚酰亚胺钝化层的形成区域的图形结构。
步骤d、如图8所示,进行显影,该显影工艺将所述聚酰亚胺钝化层的形成区域外的所述光刻胶以及所述聚酰亚胺去除,仅保留所述聚酰亚胺钝化层的形成区域的所述光刻胶以及所述聚酰亚胺。
对所述聚酰亚胺104进行曝光、显影等步骤,实现图案化。上述聚酰亚胺层几乎覆盖整个晶圆的表面。聚酰亚胺层104经由光掩模,使用具有预定剂量的光源进行曝光,以在聚酰亚胺层中实现图案化。示例性地,光源可以选用紫外光、深紫外光、极端紫外光或电子束,光源的剂量大于能使聚酰亚胺层成像的临界能量值。曝光处理过的聚酰亚胺发生光化学反应,性质发生了变化,显影时就会和显影液发生化学反应并去除。聚酰亚胺作为负光阻材料,在显影处理的过程中,采用有机溶剂溶解掉光刻胶的未被曝光区域。形成图案化的聚酰亚胺层104。
步骤六、如图9所示,刻蚀去除所述保护层103以露出晶圆表面的焊盘。
在显影后,无需保护层103的保护,将保护层103刻蚀去除,可选用干法刻蚀或者湿法刻蚀的方法。由此,在所述聚酰亚胺层104中形成有开口以露出晶圆表面的焊盘PAD。
步骤七、对所述聚酰亚胺层执行固化处理。
固化处理能够有效地提高光刻胶的表面致密度,避免或减少缺陷的产生,从而提高光刻胶的抗侵蚀能力。作为一个实例,将聚酰亚胺层进行加热固化处理,所述加热固化的温度一般为80℃~180℃,优选90℃~170℃,但所述加热固化的温度并不限于80℃~180℃。所述加热固化的时间可以为15秒~300秒,优选30秒~120秒。
如图9所示,本发明提供的半导体器件的结构包括晶圆100,所述晶圆上形成的图案化的阻挡层101,以及所述阻挡层上经过固化处理形成的聚酰亚胺层104。本发明实施例的半导体器件可以采用上述半导体器件的制作方法制得。
本发明实施例通过在晶圆上形成阻挡层,在阻挡层上形成图案化的光刻胶层,以光刻胶层为掩膜,刻蚀去除部分厚度的阻挡层,剩余部分阻挡层作为保护层,在阻挡层上形成聚酰亚胺层,刻蚀去除保护层以露出晶圆表面的焊盘,对聚酰亚胺层执行固化处理,避免了金属与显影液直接接触,完全避免了显影液对金属腐蚀发黑现象的产生,尤其对于再工事批次,大大提升了外观的美感度和打线质量。
以上所述仅为本发明的优选实施例,并不用于限制本发明,对于本领域技术人员而言,本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (5)

1.一种半导体器件的制作方法,其特征在于,包括以下步骤:
步骤一、提供晶圆,在所述晶圆上形成阻挡层;
步骤二、在所述阻挡层上形成图案化的光刻胶层;
步骤三、以所述光刻胶层为掩膜,刻蚀去除部分厚度的所述阻挡层,剩余所述阻挡层作为保护层;
步骤四、利用光刻胶剥离工艺去除所述光刻胶层;
步骤五、在所述阻挡层上形成聚酰亚胺层;
步骤六、刻蚀去除所述保护层以露出晶圆表面的焊盘;
步骤七、对所述聚酰亚胺层执行固化处理。
2.根据权利要求1所述的半导体器件的制作方法,其特征在于,步骤三中所述保护层的材料为TiN。
3.根据权利要求1所述的半导体器件的制作方法,其特征在于,步骤三中所述保护层的厚度为几十~几百埃。
4.根据权利要求1所述的半导体器件的制作方法,其特征在于,步骤五包括以下步骤:
步骤a、在所述阻挡层表面上旋涂一层聚酰亚胺;
步骤b、对所述聚酰亚胺进行烘烤;
步骤c、对所述聚酰亚胺进行曝光,该曝光定义出所述聚酰亚胺钝化层的形成区域的图形结构;
步骤d、进行显影,该显影工艺将所述聚酰亚胺钝化层的形成区域外的所述光刻胶以及所述聚酰亚胺去除,仅保留所述聚酰亚胺钝化层的形成区域的所述光刻胶以及所述聚酰亚胺。
5.一种采用权利要求1至4中任一项所述半导体器件的制作方法形成的半导体器件,其特征在于,包括:
晶圆;
在所述晶圆上形成的图案化的阻挡层;
在所述阻挡层上经过固化处理形成的聚酰亚胺层。
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* Cited by examiner, † Cited by third party
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