JPH0311630A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法、より詳しくは多層レジストを用
いるパターン形成方法に関し、０□プラズマを用いるパ
ターン形成において、残渣の発生を防止することのでき
る方法を提供することを目的とし、 多層レジストを用いるパターン形成のために平坦化層を
酸素反応性イオンエツチングによってエツチングする場
合に、反応性イオンエツチング装置の電極（陰極）の電
極カバーに珪素（Ｓｉ）を含まない有機ポリマを用いる
ことを特徴とする半導体装置の製造方法を含み構成する
。

〔産業上の利用分野〕

本発明は半導体装置の製造方法、より詳しくは多層レジ
ストを用いるパターン形成方法に関する。

〔従来の技術〕

半導体集積回路（ＩＣ）の形成には、薄膜形成技術と写
真蝕刻技術（フォトリソグラフィまたは電子線リソグラ
フィ）が多用され、これらの技術の進歩によって半導体
単位素子は益々微細化され、ＬＳＩやＶＬＳＩのような
集積回路が実用化されるようになった。

これを配線技術について言えば、被処理基板上に配線形
成材料からなる薄膜を形成し、この薄膜の上にレジスト
を被覆し、このようにして形成されたレジスト膜にマス
クを通して選択的に紫外線またはＸ線で露光し、レジス
トを現像してレジストパターンを作り、これにウェット
エツチングまたはドライエツチングを行って微細な配線
パターンを形成する方法、または電子線の径を微小に絞
ってレジストを走査することにより直接描写し、現像を
行ってレジストパターンを作り、エツチングにより微細
な配線パターンを形成する方法などが実用化されている
。

ＬＳＩＸＶＬＳＩのような半導体素子プロセスにおいて
は、回路の多層化が必要となり、この場合、下層に配線
パターンが存在すると、その上に膜形成技術で作った絶
縁層の表面に１〜２μｍの段差が生じることが多く、そ
のときには従来の単層レジスト法を適用すると微細パタ
ーンを高精度に形成することが不可能になる。

そこで、このような高段差基板上で微細パタンを形成す
る方法として、多層レジスト法が開発された。この多層
レジスト法には、二層レジメ１〜法と三層レジスト法と
がある。

二層レジスト法を第２図の断面図を参照して説明すると
、同図（ａ）に示されるように半導体基板２１上にアル
ミニウム（Ａり薄膜２２ａをスパッタ法、蒸着法などの
技術で所定の膜厚に形成し、その」二に、酸素（０□）
プラズマによって容易にドライエツチングでエツチング
される材料、例えばフェノールノボラック樹脂、タレゾ
ールノボラック樹脂などの材料からなる平坦化層２３ａ
を例えば２μｍ程度にスピンコードして基板２１の図示
しない凹凸を平坦化し、その上に耐０２プラズマ性をも
ったシリコーン樹脂などの材料の上層レジスｌ−２４ａ
を０．２〜０６３μｍ程度に薄く塗布し、露光後、現像
により被露光部をバターニングして上層レジストパター
ン２４を形成する。

次に、同図（ｂ）に示されるように上層レジストパター
ン２４をマスクにして０２プラズマエツチングで平坦化
層２３ａをエツチングして上層レジストパターン２４で
覆われていない平坦化層２３ａをエツチングして下層パ
ターン２３を残す。

続いて、下層パターン２３をマスクにしてＡ！薄膜をエ
ツチングしてＡｆｆ配線パターン２２を得る。

三層レジスト法では、第３図（ａ）に示されるように、
平坦化層２３ａの上にシリコーン樹脂の中間層レジスｌ
−３１ａを二層レジスト法の場合と同様に形成し、その
上に通常のレジスト層３２ａを塗布し、露光、現像によ
り上層レジストパターン３２を形成する。

次に、同図（ｂ）に示されるように、上層レジストパタ
ーン３２を中間層３１ａに転写する、すなわち上層レジ
ストパターン３２で被覆されない中間層３１ａを除去し
て中間層パターン３１を形成する。

次いで、０□プラズマエツチングを行うと、上層レジス
トパターン３２はエツチングされるが、中間層パターン
３１はエツチングされずに残り、この中間層パターン３
１で被覆されない平坦化層２３ａはエツチングされて下
層パターン２３が残る。続いて、下層パターン２３をマ
スクにしてＡｆｆｉ膜２２ａをエツチングしてＡ！配線
パターン２２を得る。

上記した多層レジスＩ・法は、従来の単層レジスト法に
比べ、段差の影響や基板からの反射を受は難いため解像
性を著しく向上することができる。

二層レジスト法は三層レジスト法に比ベニ程が簡単であ
るという利点があり、三層レジスト法は通常のレジス１
−をそのま＼使えるという点で、従来の確定したレジス
トの露光、現像が可能であるという利点がある。

〔発明が解決しようとする課題〕

上記した多層レジスト法では、二層レジス１−法におい
てもまたは三層レジスト法においても、平坦化層２３ａ
をエツチングした後に第２図と第３図に模式的に誇張し
て示す残渣２５が発生し、このような残渣が発生すると
、その下層のＡＰ薄膜のエツチングが完全に行われず、
配線トラブルとなって後の工程に悪影響を与える問題が
経験された。

０□プラズマを用いる反応性イオンエツチング（Ｒｅａ
ｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ、　ＲＩＩＥ）装
置１１ば第１図に示され、図中、１１はＲＩＥ装置、１
２ば電極（陰極）、１３ば対向電極、１４は試料（例え
ば第２図の半導体基板２１）　、１５は０□ガス導入口
、１６は排気口、１７はＩ？Ｆ電源、１８は電極１２の
ための絶縁物を示し、ＲＦ電源１７とＲＩＢ装置１１は
接地されている。エツチング中、０□ガス導入口からは
０２を矢印方向に導入し、排気口から矢印方向に排気す
るものであるが、電極１２．１３間にプラズマが発生し
、試料のまわりはイオン・シースでお−われ、図に点線
で模式的に示す酸素イオン（○＋）が電極（陰極）１２
方向に引張られ、試料１４に衝突してＲＩＥが行われる
。図中、電極１２のための電極カバー１９は、本発明実
施例ではポリエチレンテレフタレートの如き有機ポリマ
ーであるが、従来は、この電極カバー１９は石英（Ｓｉ
Ｏ□）製のものであった。

前記した０□プラズマによる平坦化層２３ａのエツチン
グにおいて平坦化層に含まれるカーボン（Ｃ）、水素（
１１）は０□と化合してＣ０１ＣＯ２，１１２０となっ
て排気されるのであるが、それでもなお発生する残渣２
５について調べたところ、本発明者らは、残渣２５には
シリコン（Ｓｌ）が含まれていることを確認した。その
理由は、平坦化層のエツチングにおいて、シリコーンを
含む上層レジストパターン２４またはマスク３２の表面
は、０□プラズマによって５ｉＯｚに変質し、この５ｉ
Ｏｚが耐エツチング性をもつために、平坦化層２３ａの
エツチングにおいてマスクとして働くのであるが、ＲＩ
Ｂ装置においてはプラズマによって作られる酸素イオン
（０＋）のエネルギーが不揃い（不均一）であることが
原因となって、前記した上層レジストパターン２４また
は３２の表面にＳｉＯ□をスパッターしてＳｉＯ２を物
理的に削り、それによってマスクの表面から叩き出され
るＳｉが平坦化層の上に落下し、その下の平坦化層のエ
ツチングを妨げて針状の残渣２５が作られるものと推定
した。事実、実験において上層レジストパターン２４ま
たは３２の表面の面積を変えてみたところ、その面積が
大であるほど残渣の量が多くなることが確認されたので
、上記推定は正しいものと考えられる。

ところが、シリコーン樹脂を含まないマスクを用いるＲ
ＩＥの実験をしたところ、上記した例の場合はど多くは
ないものの、やはりＳｉを含む残渣が発生ずることが確
認され、その原因は電極１２をカバーする石英以外にな
い。すなわち、０＋によってカバー１９の石英が叩かれ
るとカバーからＳｉが飛び出し、それが平坦化層２３ａ
の上に落下してその下の平坦化層のエツチングを妨げ、
残渣が発生するものと解するに至った。

そこで本発明は、０□プラズマを用いるパターン形成に
おいて、残渣の発生を防止することのできる方法を提供
することを目的とする。

〔課題を解決するだめの手段〕

上記課題は、多層レジストを用いるパターン形成のため
に平坦化層を酸素反応性イオンエツチングによってエツ
チングする場合に、反応性イオンエツチング装置の電極
（陰極）の電極カバーに珪素（Ｓｉ）を含まない有機ポ
リマを用いることを特徴とする半導体装置の製造方法に
よって解決される。

〔作用〕

従来技術で発生した残渣が本発明の方法で除去されるよ
うになった原因、メカニズムなどについて理論的に不明
な部分は多いが、次のようなものではないかと考えられ
る。従来の残渣ば、二層レジスト法の上層や三層レジス
ト法の中間層のシリコーン樹脂や、石英で作った電極カ
バーが、０□を用いるＲＩＢにおいてスパッタされ、そ
れが平坦化層表面に付着することにより発生ずることは
明らかである。そこで、本発明のように陰極電極のカバ
ーに有機ポリマを用いると、有機ポリマが酸素イオン（
０＋）によってエツチングされるときに発生する種々の
ガスが残渣成分となんらかの反応を発生し、それがＲＩ
Ｅ装置外に排出される残渣の発生を防止するものと解さ
れる。

〔実施例〕

以下、本発明を図示の実施例により具体的に説明する。

本発明では、既にその構成は説明した第１図に示すＲＩ
Ｅ装置において、電極（陰極）１２のカバーとして、有
機ポリマであるポリエチレンテレフタレートを用い、下
記の実験をなした。

〔実施例１］ シリコンウェハ上に、平坦化層（ｓ１３００レジスト／
シプレー社）を２μｍ塗布し、ハードベイクした後、こ
の上に上層レジスト　（シリル化ポリメチルシルセスキ
オキザン）を０．２μｍ塗布しブリへイクを行った。次
に露光・現像を行い、上層のみパターニングを行った。

その後、０２−ＲＩＥ装置の陰極の電極カバーとして石
英板を用い、０□ガス圧２０　ｍ　Ｔｏｒｒ、印加周波
数１３．５６　ＭＨｚ、　０２流量２０ｓｃｃｍ、　ｒ
ｆパワー０．１６Ｗ　／　ｃｆ＋の条件で平坦化層のエ
ンチングを行い、二層パターンを形成した。これを走査
型電子顕微鏡（ＳＥＭ）で観察したところ、シリコンウ
ェハ表面に多量の残渣が発生していることが確認された
。

次に０□−ＲＩＥ装置の陰極の電極カバーとしてポリエ
チレンテレフタレートを用い、同じ条件で平坦化層のエ
ツチングを行い、ＳＥＭで同様に観察したところ、残渣
は全く発生していなかった。

〔実施例２〕 シリコンウェハ上に平坦化層（Ｓ１３００レジスト／シ
ブレ一社）を２μｍ塗布し、ハードへイクした後、中間
層（ＯＣＤ／東京応化）を０．２μｍ塗布し、プリベイ
ク後に上層レジス）　（ＯＦＰＲ８００／東京応化）を
０．８μｍ塗布し、プリベイクを行った。次に露光・現
像を行って上層をパターニングし、更にＣＦ４　　ＲＩ
Ｅで中間層をパターニングした。

その後、０□−ＲＩＩＥ装置の陰極の電極カバーとして
石英を用い、０□ガス圧２０　ｍ　Ｔｏｒｒ印加周波数
１３．５６　ＭＨｚ、０□流量２０ｓｅｃｍ、　ｒｆパ
ワー０．１６Ｗ／ｃｆｌの条件で平坦化層のエツチング
を行い、レジストパターンを形成した。これをＳＵＭで
観察したところ、シリコンウェハ上に多量の残渣が発生
していることが確認された。

次に、０□−ＲＩＥ装置の陰極の電極カバーとしてポリ
カーボネートを用い、同じ条件で平坦化層のエツチング
を行い、ＳＥＭで観察したところ、残１ ２ 渣は全く発生していなかった。

（発明の効果〕 以上説明した様に本発明によれば、多層レジスト法にお
ける平坦化層エツチング残渣の発生を抑える効果を奏し
、電子回路素子の微細パターン形成およびその歩留り向
」二、さらには製造される半導体素子の信頼性向上に寄
与するところが大きい。

【図面の簡単な説明】

第１図は本発明実施例の構成図、 第２図（ａ）〜（Ｃ）は二層レジスト法を示す断面図、
第３図（ａ）〜（ｄ）は三層レジスト法を示す断面図で
ある。 図中、 １１はＲＹＥ装置、 １２は電極（陰極）、 １３は対向電極、 １４は試料、 １５は０゜ガス導入口、 １６は排気口、 １７はＲＦ電源、 １８は絶縁物、 １９は電極のカバー ２１は半導体基板、 ２２はＡ／２配線パターン、 ２２ａはＡＩ！、薄膜、 ２３は下層パターン、 ２３ａは平坦化層、 ２４は上層レジストパターン、 ２４ａは上層レジスト、 ２５は残渣、 ３１は中間層パターン、 ３Ｌａは中間層、 ３２は上層レジストパターン、 ３２ａは通常のレジスト層 を示す。 ３ ４

Claims (1)

1. 【特許請求の範囲】 多層レジスト（２３ａ、２４ａ、３１ａ、３２ａ）を用
   いるパターン形成のために平坦化層（２３ａ）を酸素反
   応性イオンエッチングによってエッチングする場合に、 反応性イオンエッチング装置（１１）の電極（陰極）（
   １２）の電極カバー（１９）に珪素（Ｓｉ）を含まない
   有機ポリマを用いることを特徴とする半導体装置の製造
   方法。