JP2768462B2 - 集積回路デバイスの製造方法 - Google Patents
集積回路デバイスの製造方法Info
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Classifications
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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Description
【発明の詳細な説明】
発明の技術分野
本発明は多重レジスト構造を使用して集積回路デバイ
スを製造するためのプロセスに関する。 発明の技術的背景 半導体集積回路デバイスのミニチュア化は１機能当た
りの単位コストの低減及び性能の向上を達成する上での
基本である。このためVLSIデバイスの形状サイズはます
ます小さくなっている。ある人は、VLSIデバイスの最小
形状サイズは1990年の前に実際の製造で１マイクロメー
トル（μｍ）に達成すると予測する。 VLSIデバイスの形状サイズの小型化に伴ない、これら
デバイスを製造するための処理要件はますます困難さを
増す。これら要件には非常に高感度及び高分解能を特徴
とするレジストの提供が含まれる。さらに、分解能及び
線幅コントロールを向上させるためには、これらレジス
トは多くの場合、実際には、多重レジスト構造、例え
ば、合衆国特許第4,244,799号及びJ.M.モラン（J.M.Mor
an）及びD.メーダン（D.Maydan）によってベル システ
ム テクニカル ジャーナル（The Bell System Techni
cal Journal）、Vol.58、No.5、５月−６月、1979年に
発表の論文〔高分解能、急勾配プロファイル、レジスト
パターン（High Resolution,Steep Profile,Resist P
atterns）〕において説明のいわゆる３レベル構造内に
含まれる。この３レベル構造は、典型的には、上側レジ
スト層、中間マスキング層及び下側平坦化層から成る。 従来の３レベル構造においては、レジスト層内にリソ
グラフィック的に描かれたパターンが最初に中間マスキ
ング層に転移され、その後、中間層内のパターンをマス
クとして使用して、平坦化層がパターン化される。この
最後の転移ステップは、上に引用の文献に説明される通
り、例えば、反応室内で、平坦化層をパターン化するた
めの酸素プラズマを使用して、乾式エッチング技術によ
って遂行される。 集積回路デバイス内の形状サイズが１μｍあるいはそ
れ以下になると、多重レベル レジスト構造の平坦化層
をパターン化するために酸素プラズマを使用する方法
は、比較的エッチング速度が高いと、高品質及び線幅コ
ントロールを保持することが非常に困難となる。反応室
内に送くられる酸素の流速並びにエッチングされるデバ
イスを保持する電極のバイアス電圧の値を調節すること
によって、エッチング プロセスの特性を選択的に変化
させることができる。ただし、この方法では、線幅コン
トロールはエッチング速度の犠牲のもとに達成される。
エッチング速度を向上させるための試は、通常、線幅コ
ントロールを低下させ、またエッチングされるデバイス
に放射線障害を与える原因となる。 これに加えて、当分野においては、多重レベルレジス
ト構造の平坦化層にパターンを転移するための向上され
たエッチング技術を開発する試がなされている。より具
体的には、高度の線幅コントロール、高エッチング速
度、及びエッチングされるデバイスに対する放射線障害
を無くせるための努力がなされている。これら試は成功
すれば非常に微細な形状の集積回路デバイスの品質を大
きく向上させ、またコストを低減する大きな可能を持
つ。 発明の概要 本発明は集積回路デバイスを製造するための向上され
たプロセスを実現するが、これにはレジスト内に描かれ
た微細形状パターンを多重レベル レジスト構造の平坦
化層に転移させるための方法が含まれる。 本発明が一例としての実施態様とともに説明される
が、この実施態様においては、集積回路デバイス上に形
成された多重レベル レジスト構造の平坦化層が、反応
室内で、二酸化炭素から誘導されるプラズマを使用し
て、反応性イオン エッチング ステップにて異方的に
パターン化される。反応室内に導入される純粋の二酸化
炭素ガスによって、比較的高エッチング速度にて、硬度
の線幅コントロールで、しかもデバイスに放射線障害を
殆んど与えることなくこの層がエッチングされる。ただ
し、本発明による原理によると、平坦化層の異方性エッ
チングは、少なくとも体積にて概むね10パーセントの二
酸化炭素と不活性ガスの混合から誘導されるプラズマ内
でも遂行できる。多少のエッチング速度の低下はある
が、このガスの混合によっても純粋の二酸化炭素を使用
する場合と同様の成果が得られる。 本発明及び本発明の特徴及び長所は添付の図面を参照
しながら以下の詳細な説明を読むことによって一層明白
となる。但し、図面は実寸でないことに注意する。 実施例 図面は基板14上に沈殿された導電要素10及び12を含む
標準の集積回路デバイスの一部を簡略的に示す。基板14
の上側面及び要素10及び12を覆うように従来の誘電材
質、例えば、ｐ−ドープ ガラスから成る層16が体積さ
れる。 周知のデバイス製造手順の標準ステップによると、層
16内に下側の導電要素10及び12と整合して開口、つま
り、窓が形成される。次に、導電材質、例えば、アルミ
ニウムがデバイスの上側面上及び整合された窓内に堆積
され、デバイス構造の上側レベルから要素10及び12に延
びる電気接続が確立される。 先に引用の合衆国特許第4,244,799号及びモーラン（M
oran）らの論文に開示のタイプの３−レベル レジスト
構造は層16のパターン化に特に有利な方法である。図面
に示されるごとく、この周知の３−レベル構造は上から
下に向って層18、20、及び22を含む。 図面に示される層18は、例えば、これに光、電子、Ｘ
−線、あるいはイオンを当てることによって選択的にパ
ターン化できるポジティブあるいはネガティブのレジス
ト材質から成る。この材質は当分野において各種のもの
が知られている。これら材質を選択的に露出及び展開し
て層18内に所定の高分解能パターンを形成する方法も多
く知られている。 図面に示される周知の構造内の中間層20は、例えば、
プラズマ堆積二酸化ケイ素の120nmの厚さの層から成
る。従来の方法においては、レジスト層18内のこのパタ
ーンが乾式エッチング技術によって層20内に転移され
る。一例として、これはパターン化層18を乾式食刻レジ
スト マスクとして使用し、層20を、例えば、CHF3にて
エーテル プラズマあるいは反応性イオンにてエッチン
グすることによって達成される。 図示される標準の構造内に含まれる平坦化層22は、例
えば、比較的厚い有機材質の層から成る。層22を形成す
るための適当な材質として各種の有機材質、例えば、各
種のポリマーが知られている。これら材質には各種の周
知のレジスト及びポリイミドが知られている。一例とし
て、層22はHPR−206の1.8μの厚さの層から成り、これ
は堆積の後、例えば、約210℃の温度にて約20分間焼か
れる。HPR−206は、フィリップ A.ハント ケミカル社
（Philip A.Hunt Chemical Corporation）、パリサデス
パーク（Palisades Part）、ニュージャーシ州、から
市販される標準のポジティブのホトレジストである。 層20内のパターンが乾式エッチング ステップにて厚
い層22内に転移される。通常、これは、例えば、パター
ン化された層20をマスクとして使用し、プラズマを生成
するのに純粋の酸素を使用して、反応性イオン エッチ
ングにて遂行される。 図示に示され上に説明のタイプの従来の３−レベル構
造はサブミクロンのリゾグラフィーを現場で達成できる
という点で重要である。ただし、残念なことに、上に説
明のように、平坦化層22内の１μｍあるいはそれ以下の
形状を酸素プラズマを使用して比較的高速度にてエッチ
ングする場合、高品質の線幅コントロールを保持するこ
とが極度に困難となる。 本発明の原理によると、図面に示される３−レベル
レジスト構造の平坦化層22をパターン化するために、酸
素プラズマの変わりに二酸化炭素プラズマが使用され
る。一例として、層22のパターン化は、少なくとも容積
にて約10パーセントの二酸化炭素ガスを使用して、反応
性イオン エッチング ステップにて遂行される。純粋
でない二酸化炭素を使用するときは、不活性ガス、例え
ば、ヘリウムあるいはアルゴンと混合される。 一例として、本発明に従ってエッチングされるデバイ
スが標準の反応性イオン エッチング システムの反応
室内に置かれる。一例として、デバイスは、アプライド
マティリアル社（Applied Materials,Inc.）、サンタ
クララ（Santa Clara）、カリフォルニア州、によっ
て製造のタイプのいわゆるヘックス リアクタ（hex re
actor）の陰極電極上に置かれる。このリアクタはアプ
ライド マティリアル社（Applied Materials,Inc.）に
よってAME8100シリーズ プラズマ エッチ シスシム
（AME 8100 Series Plasma Etch System）と呼ばれる。 本発明の原理によると、この反応室内の前述の陰極電
極上の直流バイアスは約450から550ボルトの範囲の値に
される。反応室内への二酸化炭素の流れは約100から150
標準立方センチメートル／分に制御される。そして、反
応室内の圧力は約1.33から2.67Pa（10から20ミリトー
ル）に維持される。 上に指定の一例としての条件では、図面に示されるデ
バイスの平坦化層22が約50から65nm/minの速度でエッチ
ングされる。このエッチング速度は負荷に依存すること
が発見された。つまり、このエッチング速度は層22のエ
ッチングされるべき露出表面積に反比例して増加する。 上に指定のようにして本発明の原理に従って遂行され
るエッチングは、平坦化層22内に概むね垂直の壁を作
り、またアンダーカットはほとんど見られない。二酸化
炭素によるエッチングの際の線幅ロスは非常に小さく、
０から0.05μｍの範囲であることが確認された。さら
に、ここに説明の本発明によるエッチング プロセスは
非常に優れた均一性及び再現性を示し、またプロセス
パラメータの変動に対して非常に強いことが観察され
た。さらに、このプロセスによってエッチングされたデ
バイスはほとんど放射線障害を受けないことが観察され
た。 多重レベル レジスト構造のパターン化を伴う幾つか
のプロセスにおいては、壁あるいは反応室の他の表面に
ポリマーが堆積することがある。このポリマーの堆積
は、例えば、中間マスキング層20の標準のCHF3エッチン
グに起因する。この場合、上に説明の二酸化炭素による
露出層22のエッチングを遂行する前に、反応室内に数分
間酸素プラズマを生成し、反応室内に形成されたポリマ
ーを除去すると良い。当分野において従来層22の全幅を
通じてエッチングするために使用されたタイプの酸素プ
ラズマ エッチング ステップにてこの堆積を除去する
こともできる。層22の表面部分もこれによってエッチン
グすることができる。ただし、本発明の原理によると、
層22の厚さを通じての主要な部分は二酸化炭素を使用し
て上に説明の方法に従ってエッチングされる。 最後に、上に説明の構造及び処理技術は単に本発明の
原理を解説するためのものであり、本発明の精神及び範
囲から逸脱することなくこれら原理に従って多数の変形
を考案できることは明白である。例えば、ここでは３−
レベルタイプの多重レジスト構造に関して特に説明され
たが、本発明の原理はいわゆる２−レベル レジスト構
造にも適用するものである。２−レベル構造において
は、パターン化されたレジスト層、例えば、図面に示さ
れる層18が直接に平坦化層、例えば、ここに説明の層22
を覆う。さらに、プロファイルのコントロールを行なう
ため、場合によっては、平坦化層をエッチングするため
のプラズマを生成するために、二酸化炭素に酸素を加え
ることも考えられる。
スを製造するためのプロセスに関する。 発明の技術的背景 半導体集積回路デバイスのミニチュア化は１機能当た
りの単位コストの低減及び性能の向上を達成する上での
基本である。このためVLSIデバイスの形状サイズはます
ます小さくなっている。ある人は、VLSIデバイスの最小
形状サイズは1990年の前に実際の製造で１マイクロメー
トル（μｍ）に達成すると予測する。 VLSIデバイスの形状サイズの小型化に伴ない、これら
デバイスを製造するための処理要件はますます困難さを
増す。これら要件には非常に高感度及び高分解能を特徴
とするレジストの提供が含まれる。さらに、分解能及び
線幅コントロールを向上させるためには、これらレジス
トは多くの場合、実際には、多重レジスト構造、例え
ば、合衆国特許第4,244,799号及びJ.M.モラン（J.M.Mor
an）及びD.メーダン（D.Maydan）によってベル システ
ム テクニカル ジャーナル（The Bell System Techni
cal Journal）、Vol.58、No.5、５月−６月、1979年に
発表の論文〔高分解能、急勾配プロファイル、レジスト
パターン（High Resolution,Steep Profile,Resist P
atterns）〕において説明のいわゆる３レベル構造内に
含まれる。この３レベル構造は、典型的には、上側レジ
スト層、中間マスキング層及び下側平坦化層から成る。 従来の３レベル構造においては、レジスト層内にリソ
グラフィック的に描かれたパターンが最初に中間マスキ
ング層に転移され、その後、中間層内のパターンをマス
クとして使用して、平坦化層がパターン化される。この
最後の転移ステップは、上に引用の文献に説明される通
り、例えば、反応室内で、平坦化層をパターン化するた
めの酸素プラズマを使用して、乾式エッチング技術によ
って遂行される。 集積回路デバイス内の形状サイズが１μｍあるいはそ
れ以下になると、多重レベル レジスト構造の平坦化層
をパターン化するために酸素プラズマを使用する方法
は、比較的エッチング速度が高いと、高品質及び線幅コ
ントロールを保持することが非常に困難となる。反応室
内に送くられる酸素の流速並びにエッチングされるデバ
イスを保持する電極のバイアス電圧の値を調節すること
によって、エッチング プロセスの特性を選択的に変化
させることができる。ただし、この方法では、線幅コン
トロールはエッチング速度の犠牲のもとに達成される。
エッチング速度を向上させるための試は、通常、線幅コ
ントロールを低下させ、またエッチングされるデバイス
に放射線障害を与える原因となる。 これに加えて、当分野においては、多重レベルレジス
ト構造の平坦化層にパターンを転移するための向上され
たエッチング技術を開発する試がなされている。より具
体的には、高度の線幅コントロール、高エッチング速
度、及びエッチングされるデバイスに対する放射線障害
を無くせるための努力がなされている。これら試は成功
すれば非常に微細な形状の集積回路デバイスの品質を大
きく向上させ、またコストを低減する大きな可能を持
つ。 発明の概要 本発明は集積回路デバイスを製造するための向上され
たプロセスを実現するが、これにはレジスト内に描かれ
た微細形状パターンを多重レベル レジスト構造の平坦
化層に転移させるための方法が含まれる。 本発明が一例としての実施態様とともに説明される
が、この実施態様においては、集積回路デバイス上に形
成された多重レベル レジスト構造の平坦化層が、反応
室内で、二酸化炭素から誘導されるプラズマを使用し
て、反応性イオン エッチング ステップにて異方的に
パターン化される。反応室内に導入される純粋の二酸化
炭素ガスによって、比較的高エッチング速度にて、硬度
の線幅コントロールで、しかもデバイスに放射線障害を
殆んど与えることなくこの層がエッチングされる。ただ
し、本発明による原理によると、平坦化層の異方性エッ
チングは、少なくとも体積にて概むね10パーセントの二
酸化炭素と不活性ガスの混合から誘導されるプラズマ内
でも遂行できる。多少のエッチング速度の低下はある
が、このガスの混合によっても純粋の二酸化炭素を使用
する場合と同様の成果が得られる。 本発明及び本発明の特徴及び長所は添付の図面を参照
しながら以下の詳細な説明を読むことによって一層明白
となる。但し、図面は実寸でないことに注意する。 実施例 図面は基板14上に沈殿された導電要素10及び12を含む
標準の集積回路デバイスの一部を簡略的に示す。基板14
の上側面及び要素10及び12を覆うように従来の誘電材
質、例えば、ｐ−ドープ ガラスから成る層16が体積さ
れる。 周知のデバイス製造手順の標準ステップによると、層
16内に下側の導電要素10及び12と整合して開口、つま
り、窓が形成される。次に、導電材質、例えば、アルミ
ニウムがデバイスの上側面上及び整合された窓内に堆積
され、デバイス構造の上側レベルから要素10及び12に延
びる電気接続が確立される。 先に引用の合衆国特許第4,244,799号及びモーラン（M
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構造は層16のパターン化に特に有利な方法である。図面
に示されるごとく、この周知の３−レベル構造は上から
下に向って層18、20、及び22を含む。 図面に示される層18は、例えば、これに光、電子、Ｘ
−線、あるいはイオンを当てることによって選択的にパ
ターン化できるポジティブあるいはネガティブのレジス
ト材質から成る。この材質は当分野において各種のもの
が知られている。これら材質を選択的に露出及び展開し
て層18内に所定の高分解能パターンを形成する方法も多
く知られている。 図面に示される周知の構造内の中間層20は、例えば、
プラズマ堆積二酸化ケイ素の120nmの厚さの層から成
る。従来の方法においては、レジスト層18内のこのパタ
ーンが乾式エッチング技術によって層20内に転移され
る。一例として、これはパターン化層18を乾式食刻レジ
スト マスクとして使用し、層20を、例えば、CHF3にて
エーテル プラズマあるいは反応性イオンにてエッチン
グすることによって達成される。 図示される標準の構造内に含まれる平坦化層22は、例
えば、比較的厚い有機材質の層から成る。層22を形成す
るための適当な材質として各種の有機材質、例えば、各
種のポリマーが知られている。これら材質には各種の周
知のレジスト及びポリイミドが知られている。一例とし
て、層22はHPR−206の1.8μの厚さの層から成り、これ
は堆積の後、例えば、約210℃の温度にて約20分間焼か
れる。HPR−206は、フィリップ A.ハント ケミカル社
（Philip A.Hunt Chemical Corporation）、パリサデス
パーク（Palisades Part）、ニュージャーシ州、から
市販される標準のポジティブのホトレジストである。 層20内のパターンが乾式エッチング ステップにて厚
い層22内に転移される。通常、これは、例えば、パター
ン化された層20をマスクとして使用し、プラズマを生成
するのに純粋の酸素を使用して、反応性イオン エッチ
ングにて遂行される。 図示に示され上に説明のタイプの従来の３−レベル構
造はサブミクロンのリゾグラフィーを現場で達成できる
という点で重要である。ただし、残念なことに、上に説
明のように、平坦化層22内の１μｍあるいはそれ以下の
形状を酸素プラズマを使用して比較的高速度にてエッチ
ングする場合、高品質の線幅コントロールを保持するこ
とが極度に困難となる。 本発明の原理によると、図面に示される３−レベル
レジスト構造の平坦化層22をパターン化するために、酸
素プラズマの変わりに二酸化炭素プラズマが使用され
る。一例として、層22のパターン化は、少なくとも容積
にて約10パーセントの二酸化炭素ガスを使用して、反応
性イオン エッチング ステップにて遂行される。純粋
でない二酸化炭素を使用するときは、不活性ガス、例え
ば、ヘリウムあるいはアルゴンと混合される。 一例として、本発明に従ってエッチングされるデバイ
スが標準の反応性イオン エッチング システムの反応
室内に置かれる。一例として、デバイスは、アプライド
マティリアル社（Applied Materials,Inc.）、サンタ
クララ（Santa Clara）、カリフォルニア州、によっ
て製造のタイプのいわゆるヘックス リアクタ（hex re
actor）の陰極電極上に置かれる。このリアクタはアプ
ライド マティリアル社（Applied Materials,Inc.）に
よってAME8100シリーズ プラズマ エッチ シスシム
（AME 8100 Series Plasma Etch System）と呼ばれる。 本発明の原理によると、この反応室内の前述の陰極電
極上の直流バイアスは約450から550ボルトの範囲の値に
される。反応室内への二酸化炭素の流れは約100から150
標準立方センチメートル／分に制御される。そして、反
応室内の圧力は約1.33から2.67Pa（10から20ミリトー
ル）に維持される。 上に指定の一例としての条件では、図面に示されるデ
バイスの平坦化層22が約50から65nm/minの速度でエッチ
ングされる。このエッチング速度は負荷に依存すること
が発見された。つまり、このエッチング速度は層22のエ
ッチングされるべき露出表面積に反比例して増加する。 上に指定のようにして本発明の原理に従って遂行され
るエッチングは、平坦化層22内に概むね垂直の壁を作
り、またアンダーカットはほとんど見られない。二酸化
炭素によるエッチングの際の線幅ロスは非常に小さく、
０から0.05μｍの範囲であることが確認された。さら
に、ここに説明の本発明によるエッチング プロセスは
非常に優れた均一性及び再現性を示し、またプロセス
パラメータの変動に対して非常に強いことが観察され
た。さらに、このプロセスによってエッチングされたデ
バイスはほとんど放射線障害を受けないことが観察され
た。 多重レベル レジスト構造のパターン化を伴う幾つか
のプロセスにおいては、壁あるいは反応室の他の表面に
ポリマーが堆積することがある。このポリマーの堆積
は、例えば、中間マスキング層20の標準のCHF3エッチン
グに起因する。この場合、上に説明の二酸化炭素による
露出層22のエッチングを遂行する前に、反応室内に数分
間酸素プラズマを生成し、反応室内に形成されたポリマ
ーを除去すると良い。当分野において従来層22の全幅を
通じてエッチングするために使用されたタイプの酸素プ
ラズマ エッチング ステップにてこの堆積を除去する
こともできる。層22の表面部分もこれによってエッチン
グすることができる。ただし、本発明の原理によると、
層22の厚さを通じての主要な部分は二酸化炭素を使用し
て上に説明の方法に従ってエッチングされる。 最後に、上に説明の構造及び処理技術は単に本発明の
原理を解説するためのものであり、本発明の精神及び範
囲から逸脱することなくこれら原理に従って多数の変形
を考案できることは明白である。例えば、ここでは３−
レベルタイプの多重レジスト構造に関して特に説明され
たが、本発明の原理はいわゆる２−レベル レジスト構
造にも適用するものである。２−レベル構造において
は、パターン化されたレジスト層、例えば、図面に示さ
れる層18が直接に平坦化層、例えば、ここに説明の層22
を覆う。さらに、プロファイルのコントロールを行なう
ため、場合によっては、平坦化層をエッチングするため
のプラズマを生成するために、二酸化炭素に酸素を加え
ることも考えられる。
【図面の簡単な説明】
図面は基板14上に沈殿された導電要素10及び12を含む標
準の集積回路デバイスの一部を簡略的に示す。 〔主要部分の符号の説明〕 導電要素……10、12 基板……14 平坦化層……22
準の集積回路デバイスの一部を簡略的に示す。 〔主要部分の符号の説明〕 導電要素……10、12 基板……14 平坦化層……22
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(56)参考文献 特開 昭59−163826（ＪＰ，Ａ)
特開 昭59−169137（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．平坦化層を含む多重レベル構造を使用して集積回路
デバイスを製造するための方法において、該方法が、 反応室内でプラズマを使用して該平坦化層を異方的にエ
ッチングするステップを含み、 該プラズマが、二酸化炭素からなる雰囲気、又は、不活
性ガス及び容量にて少なくとも10パーセントの二酸化炭
素を含む雰囲気から誘導され、該平坦化層の厚さを通じ
ての主要な部分は二酸化炭素を使用してエッチングを行
うことを特徴とする集積回路デバイスの製造方法。 ２．特許請求の範囲第１項に記載の方法において、 更に酸素がプロファイルコントロールに適した量におい
て該雰囲気に添加されることを特徴とする製造方法。 ３．特許請求の範囲第１項に記載の方法において、 該反応室内の圧力が約1.33から2.67Pa（10から20ミリTo
rr）内にあり、反応性イオン エッチング装置の陰極電
極上の直流バイアスが約450から550ボルトとされ、該反
応室内への二酸化炭素の流れが約100から150標準立方セ
ンチメートル／分とされることを特徴とする製造方法。 ４．特許請求の範囲第１項から第３項のいずれかに記載
の方法において、 該デバイスの該平坦化層が硬化ポリマーからなり、該デ
バイスが該反応室内で反応性イオン エッチング装置の
陰極電極上に置かれることを特徴とする製造方法。 ５．特許請求の範囲第１項から第４項のいずれかに記載
の方法において、 該多重レベル構造を使用するプロセスが更に、該構造の
レジスト層からパターンを中間マスキング層に転移し、
次にデバイスの上側面上に堆積された硬化ポリマーから
なる下側の平坦化層に転移するステップを含み、該平坦
化層が該パターン化された中間層をマスクとして使用し
て、二酸化炭素プラズマ内において反応性イオン エッ
チングされることを特徴とする製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US87860686A | 1986-06-26 | 1986-06-26 | |
| US878606 | 1986-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333823A JPS6333823A (ja) | 1988-02-13 |
| JP2768462B2 true JP2768462B2 (ja) | 1998-06-25 |
Family
ID=25372380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62159509A Expired - Lifetime JP2768462B2 (ja) | 1986-06-26 | 1987-06-26 | 集積回路デバイスの製造方法 |
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| JP (1) | JP2768462B2 (ja) |
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| DE (1) | DE3788981T2 (ja) |
| ES (1) | ES2048158T3 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| NL8004008A (nl) * | 1980-07-11 | 1982-02-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleider- inrichting. |
| JPS59163826A (ja) * | 1983-03-08 | 1984-09-14 | Toshiba Corp | ドライエツチング方法 |
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-
1987
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- 1987-06-17 EP EP19870305355 patent/EP0251566B1/en not_active Expired - Lifetime
- 1987-06-18 CA CA000540032A patent/CA1289682C/en not_active Expired - Fee Related
- 1987-06-26 JP JP62159509A patent/JP2768462B2/ja not_active Expired - Lifetime
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| EP0251566A1 (en) | 1988-01-07 |
| DE3788981D1 (de) | 1994-03-17 |
| JPS6333823A (ja) | 1988-02-13 |
| DE3788981T2 (de) | 1994-05-19 |
| CA1289682C (en) | 1991-09-24 |
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