JPS6338870B2 - - Google Patents
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- JPS6338870B2 JPS6338870B2 JP58052961A JP5296183A JPS6338870B2 JP S6338870 B2 JPS6338870 B2 JP S6338870B2 JP 58052961 A JP58052961 A JP 58052961A JP 5296183 A JP5296183 A JP 5296183A JP S6338870 B2 JPS6338870 B2 JP S6338870B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は高電子移動度層を有する半導体装置の
改良に係り、特に同一基板上にエンハンスメント
形高電子移動度トランジスタとデプリーシヨン形
高電子移動度トンラジスタが併設される構造の半
導体装置に改良に関する。
改良に係り、特に同一基板上にエンハンスメント
形高電子移動度トランジスタとデプリーシヨン形
高電子移動度トンラジスタが併設される構造の半
導体装置に改良に関する。
(b) 従来技術と問題点
エンハンスメント形の高電子移動度トランジス
タ（High Electron Mobility Transistor−
HEMT）とデプリーシヨン形のHEMTが同一基
板上に併設される半導体装置の代表的なものに
Ｅ／Ｄ形HEMTインバータがある。第１図は
Ｅ／Ｄ形HEMTインバータの回路図を示したも
ので、図中EWTrはエンハンスメントHEMTよ
りなるドライバ用トランジスタ、DTrはデプリ
ーシヨンHEMTよりなる負荷用トランジスタ、
inは入力、OUTは出力、VDDはドレイン電源、Ｇ
は接地である。
タ（High Electron Mobility Transistor−
HEMT）とデプリーシヨン形のHEMTが同一基
板上に併設される半導体装置の代表的なものに
Ｅ／Ｄ形HEMTインバータがある。第１図は
Ｅ／Ｄ形HEMTインバータの回路図を示したも
ので、図中EWTrはエンハンスメントHEMTよ
りなるドライバ用トランジスタ、DTrはデプリ
ーシヨンHEMTよりなる負荷用トランジスタ、
inは入力、OUTは出力、VDDはドレイン電源、Ｇ
は接地である。
そして従来上記Ｅ／Ｄ形HEMTインバータは、
第２図及び第３図にその模式断面を示したような
２通りの構造によつて主として構成されていた。
第２図及び第３図にその模式断面を示したような
２通りの構造によつて主として構成されていた。
第２図及び第３図に於て、１は砒化ガリウム
（GaAs）半絶縁性基板、２は高純度GaAsよりな
るチヤネル層、３は電子蓄積層（２次元電子ガス
層）、４は空乏化領域、５はｎ型アルミニウム・
ガリウム・砒素（ｎ−AlGaAs）よりなる電子供
給層、６はｎ−GaAsよりなる調整層、７ａはチ
タン（Ti）／白金（Pt）／金（Au）若しくはア
ルミニウム（Al）等よりなるドライバ用トラン
ジスタのゲート電極（入力電力）、７ｂは７ａと
同種材より負荷用トランジスタのゲート電極、８
は金−ゲルマニウム（AuGe）／金（Au）等よ
りなる接地電極、８ｂは８ａと同種材料よりなる
出力電極、８ｃは８ａと同種材料よりなるVDD電
極、ETrはドライバ用エンハンスメントHEMT、
DTrは負荷用デプリーシヨンHEMTを示してい
る。
（GaAs）半絶縁性基板、２は高純度GaAsよりな
るチヤネル層、３は電子蓄積層（２次元電子ガス
層）、４は空乏化領域、５はｎ型アルミニウム・
ガリウム・砒素（ｎ−AlGaAs）よりなる電子供
給層、６はｎ−GaAsよりなる調整層、７ａはチ
タン（Ti）／白金（Pt）／金（Au）若しくはア
ルミニウム（Al）等よりなるドライバ用トラン
ジスタのゲート電極（入力電力）、７ｂは７ａと
同種材より負荷用トランジスタのゲート電極、８
は金−ゲルマニウム（AuGe）／金（Au）等よ
りなる接地電極、８ｂは８ａと同種材料よりなる
出力電極、８ｃは８ａと同種材料よりなるVDD電
極、ETrはドライバ用エンハンスメントHEMT、
DTrは負荷用デプリーシヨンHEMTを示してい
る。
これらの図から明らかなように従来構造に於て
は、いずれも一方のゲート電極７ａ（シヨツトキ
接続している）下部領域のゲート電極７ａ下面か
らチヤネル層２上面までの距離l1を所定の値以下
に形成して該ゲート電極７ａ下部領域のチヤネル
層２表層部を空乏化し該トランジスタをエンハン
スメントHEMTとし、他方のゲート電極７ｂ（シ
ヨツトキ接続している）下部領域のゲート電極７
ｂ下面からチヤネル層２上面までの距離l2を所定
の値以上に形成することにより該ゲート電極７ｂ
下部領域のチヤネル層２表層部に電子蓄積層３を
残留せしめて該トランジスタをデプリーシヨン
HEMTとすることによつて、Ｅ／Ｄ形シヨツト
キ・ゲートHEMTインバータが形成されていた。
は、いずれも一方のゲート電極７ａ（シヨツトキ
接続している）下部領域のゲート電極７ａ下面か
らチヤネル層２上面までの距離l1を所定の値以下
に形成して該ゲート電極７ａ下部領域のチヤネル
層２表層部を空乏化し該トランジスタをエンハン
スメントHEMTとし、他方のゲート電極７ｂ（シ
ヨツトキ接続している）下部領域のゲート電極７
ｂ下面からチヤネル層２上面までの距離l2を所定
の値以上に形成することにより該ゲート電極７ｂ
下部領域のチヤネル層２表層部に電子蓄積層３を
残留せしめて該トランジスタをデプリーシヨン
HEMTとすることによつて、Ｅ／Ｄ形シヨツト
キ・ゲートHEMTインバータが形成されていた。
しかし上記従来構造に於ては、該インバータの
しきい値電圧（VT）はゲート電極７ｂの配設領
域の調整層（ｎ−GaAs）層６若しくはゲート電
極７配設領域の電子供給層（ｎ−AlGaAs層）３
の厚さにより規定されるために、基板面全域にわ
たる高精度なコントロール・エツチング手段が必
要となるが、これは現在では極めて困難である。
そのため、従来構造に於てはHEMTのしきい値
電圧（VT）はトランジスタ間で非常にばらつき
HEMTLSIの形成は容易にはなし得ないものと
なつていた。
しきい値電圧（VT）はゲート電極７ｂの配設領
域の調整層（ｎ−GaAs）層６若しくはゲート電
極７配設領域の電子供給層（ｎ−AlGaAs層）３
の厚さにより規定されるために、基板面全域にわ
たる高精度なコントロール・エツチング手段が必
要となるが、これは現在では極めて困難である。
そのため、従来構造に於てはHEMTのしきい値
電圧（VT）はトランジスタ間で非常にばらつき
HEMTLSIの形成は容易にはなし得ないものと
なつていた。
(c) 発明の目的
本発明の目的は、上記問題点を解決し、特性の
均一なＥ／Ｄ形HEMTインバータを容易に実現
する構造を提供することにある。
均一なＥ／Ｄ形HEMTインバータを容易に実現
する構造を提供することにある。
(d) 発明の構成
即ち本発明は半導体装置において、半導体単結
晶層よりなるチヤネル層と、該チヤネル層上に形
成された該チヤネル層より小さい電子親和力を有
するｎ型の半導体単結晶層よりなり、上面に形成
されるシヨツトキ接合のエネルギーバリアからの
拡散電位差による空乏層が底面まで達せず且つ上
面に形成されるpn接合のエネルギーバリアから
の拡散電位差によつて底面まで完全に空乏化され
る厚さを有する電子供給層と、該電子供給層上に
形成された該電子供給層より大きな電子親和力を
有し且つｐ型の半導体単結晶層よりなる調整層
と、該調整層上に形成された該調整層に抵抗接続
する第１の制御電極と、前記電子供給層上に前記
第１の制御電極を挟んで形成された該電子供給層
に抵抗接続する第１の出力電極対とによつて構成
されるエンハンスメント形高電子移動度トランジ
スタ及び、該エンハンスメント形高電子移動度ト
ランジスタと同一のチヤネル層及び電子供給層
と、該電子供給層の厚さを前記エンハンスメント
形高電子移動度トランジスタと等しく保つた状態
で該電子供給層上に形成され該電子供給層にシヨ
ツトキ接触する第２の制御電極と、該電子供給層
上に該第２の制御電極を挟んで形成された該電子
供給層に抵抗接続する第２の出力電極対とによつ
て構成されるデプリーシヨン形高電子移動度トラ
ンジスタとが、同一基板上に併設されてなること
を特徴とする。
晶層よりなるチヤネル層と、該チヤネル層上に形
成された該チヤネル層より小さい電子親和力を有
するｎ型の半導体単結晶層よりなり、上面に形成
されるシヨツトキ接合のエネルギーバリアからの
拡散電位差による空乏層が底面まで達せず且つ上
面に形成されるpn接合のエネルギーバリアから
の拡散電位差によつて底面まで完全に空乏化され
る厚さを有する電子供給層と、該電子供給層上に
形成された該電子供給層より大きな電子親和力を
有し且つｐ型の半導体単結晶層よりなる調整層
と、該調整層上に形成された該調整層に抵抗接続
する第１の制御電極と、前記電子供給層上に前記
第１の制御電極を挟んで形成された該電子供給層
に抵抗接続する第１の出力電極対とによつて構成
されるエンハンスメント形高電子移動度トランジ
スタ及び、該エンハンスメント形高電子移動度ト
ランジスタと同一のチヤネル層及び電子供給層
と、該電子供給層の厚さを前記エンハンスメント
形高電子移動度トランジスタと等しく保つた状態
で該電子供給層上に形成され該電子供給層にシヨ
ツトキ接触する第２の制御電極と、該電子供給層
上に該第２の制御電極を挟んで形成された該電子
供給層に抵抗接続する第２の出力電極対とによつ
て構成されるデプリーシヨン形高電子移動度トラ
ンジスタとが、同一基板上に併設されてなること
を特徴とする。
(e) 発明の実施例
以下第４図イ乃至ホに示す工程断面図及び第５
図イ及びロに示す熱平衡状態のエネルギー・バン
ド図を参照して本発明に係るＥ／Ｄ HEMTイ
ンバータの主要製造工程を説明し、更に第６図に
示す模式断面図を参照して変形例を説明すること
により、本発明の構成と特有の効果とを明らかに
する。
図イ及びロに示す熱平衡状態のエネルギー・バン
ド図を参照して本発明に係るＥ／Ｄ HEMTイ
ンバータの主要製造工程を説明し、更に第６図に
示す模式断面図を参照して変形例を説明すること
により、本発明の構成と特有の効果とを明らかに
する。
第４図イ参照
クローム（Cr）を含有して半絶縁性の砒化ガ
リウム（GaAs）基板１１上に、厚さ600〔Å〕程
度の高純度GaAs層よりなるチヤネル層１２を形
成し、この上に濃度２×1018〔atｍ／cm2〕程度に
ｎ型不純物（例えばシリコン）を含有するアルミ
ニウム・ガリウム・砒素（Al0.3Ga0.7As）層よ
りなる電子供給層１３を350〔Å〕程度に形成し、
更にこの上に２×1019〔atｍ／cm3〕程度の高濃度
にｐ型不純物（例えばベリリウム）を含有する
GaAs層よりなる調整層１４を厚さ1500〔Å〕程
度に形成する。この工程はモレキユラービーム・
エピタキシヤル成長法を使用してつづけて実行す
ることができ、且つ各層の厚さ制御は高精度でな
し得る。そしてこの結晶プロフイルに於ては、ｎ
−AlGaAsよりなる電子供給層１３とp++−GaAs
よりなる調整層１４の間に形成されるpn接合の
電位差によつて形成される空乏層の広がりによ
り、チヤネル層１２の電子供給層１３とのヘテロ
界面近傍に電子蓄積層（２次元電子ガス層）は形
成されない。
リウム（GaAs）基板１１上に、厚さ600〔Å〕程
度の高純度GaAs層よりなるチヤネル層１２を形
成し、この上に濃度２×1018〔atｍ／cm2〕程度に
ｎ型不純物（例えばシリコン）を含有するアルミ
ニウム・ガリウム・砒素（Al0.3Ga0.7As）層よ
りなる電子供給層１３を350〔Å〕程度に形成し、
更にこの上に２×1019〔atｍ／cm3〕程度の高濃度
にｐ型不純物（例えばベリリウム）を含有する
GaAs層よりなる調整層１４を厚さ1500〔Å〕程
度に形成する。この工程はモレキユラービーム・
エピタキシヤル成長法を使用してつづけて実行す
ることができ、且つ各層の厚さ制御は高精度でな
し得る。そしてこの結晶プロフイルに於ては、ｎ
−AlGaAsよりなる電子供給層１３とp++−GaAs
よりなる調整層１４の間に形成されるpn接合の
電位差によつて形成される空乏層の広がりによ
り、チヤネル層１２の電子供給層１３とのヘテロ
界面近傍に電子蓄積層（２次元電子ガス層）は形
成されない。
第４図ロ参照
次いで該基板上にエンハンスメント形（Ｅ形）
HEMTのゲート電極形成領域を表出するレジス
ト・マスク膜（図示せず）を形成し、蒸着法によ
り所定厚さのチタン（Ti）／白金（Pt）／金
（Au）三層膜若しくはAl膜を形成し、リフト・
オフを行つて前記調整層１４上に上記金属膜より
なり抵抗接続するＥ形HEMTのゲート電極１５
を形成する。
HEMTのゲート電極形成領域を表出するレジス
ト・マスク膜（図示せず）を形成し、蒸着法によ
り所定厚さのチタン（Ti）／白金（Pt）／金
（Au）三層膜若しくはAl膜を形成し、リフト・
オフを行つて前記調整層１４上に上記金属膜より
なり抵抗接続するＥ形HEMTのゲート電極１５
を形成する。
第４図ハ参照
次いで該Ｅ形HEMTのゲート電極１５をマス
クにし、二塩化二ふつ化炭素（CCl2F2）とヘリ
ウム（He）との等容混合ガスを使用してリアク
テイブ・イオンエツチング法によりp++−GaAs
よりなる調整層１４をゲート電極１５の下部を除
いて選択的に除去する。なおここでチヤネル層１
２に於ける上部にp++−GaAsよりなる調整層１
４が配設されていない領域の電子供給層１３との
ヘテロ界面近傍には電子蓄積層（２次元電子ガス
層）１６が形成される。
クにし、二塩化二ふつ化炭素（CCl2F2）とヘリ
ウム（He）との等容混合ガスを使用してリアク
テイブ・イオンエツチング法によりp++−GaAs
よりなる調整層１４をゲート電極１５の下部を除
いて選択的に除去する。なおここでチヤネル層１
２に於ける上部にp++−GaAsよりなる調整層１
４が配設されていない領域の電子供給層１３との
ヘテロ界面近傍には電子蓄積層（２次元電子ガス
層）１６が形成される。
第４図ニ参照
次いで該基板上にデプリーシヨン形（Ｄ形）
HEMTのゲート電極形成領域を表出するレジス
ト・マスク膜（図示せず）を形成し、蒸着法によ
り所定厚さのTi／Pt／Au三層膜若しくはAl膜を
形成し、リフト・オフを行つて電子蓄積層１３上
に上記金属膜によりシヨツトキ接触するＤ形
HEMTのシヨツトキ・ゲート電極１７を形成す
る。なお電子供給層１３の厚さはシヨツトキ・ゲ
ート電極１７との間に形成されるシヨツトキ・バ
リアの電位差によつて形成される空乏層の広がり
よりも厚く（前述したように350〔Å〕程度）形成
されているので、該シヨツトキ・ゲート電極１７
下部の電子蓄積層１６はそのまま残留する。
HEMTのゲート電極形成領域を表出するレジス
ト・マスク膜（図示せず）を形成し、蒸着法によ
り所定厚さのTi／Pt／Au三層膜若しくはAl膜を
形成し、リフト・オフを行つて電子蓄積層１３上
に上記金属膜によりシヨツトキ接触するＤ形
HEMTのシヨツトキ・ゲート電極１７を形成す
る。なお電子供給層１３の厚さはシヨツトキ・ゲ
ート電極１７との間に形成されるシヨツトキ・バ
リアの電位差によつて形成される空乏層の広がり
よりも厚く（前述したように350〔Å〕程度）形成
されているので、該シヨツトキ・ゲート電極１７
下部の電子蓄積層１６はそのまま残留する。
第４図ホ参照
次いで該基板上に接地電極、出力電極対及び
VSS電極形成領域を表出するレジスト膜（図示せ
ず）を形成し、蒸着法により所定厚さの金・ゲル
マニウム／金（AuGe／Au）よりなる二層構造
の金属膜を形成し、リフト・オフを行つた後所定
のアロイング処理を施こして電子蓄積層１３上に
上記金属膜よりなり抵抗接続する接地電極１８、
出力電極１９及びVDD電極２０を形成し、本発明
の構成を有するエンハンスメント形HEMT
（ETr）及びデプリーシヨン形HEMT（DTr）よ
りなるＥ／Ｄ形HEMTインバータが完成せしめ
られる。
VSS電極形成領域を表出するレジスト膜（図示せ
ず）を形成し、蒸着法により所定厚さの金・ゲル
マニウム／金（AuGe／Au）よりなる二層構造
の金属膜を形成し、リフト・オフを行つた後所定
のアロイング処理を施こして電子蓄積層１３上に
上記金属膜よりなり抵抗接続する接地電極１８、
出力電極１９及びVDD電極２０を形成し、本発明
の構成を有するエンハンスメント形HEMT
（ETr）及びデプリーシヨン形HEMT（DTr）よ
りなるＥ／Ｄ形HEMTインバータが完成せしめ
られる。
なお第５図は熱平衡状態の該Ｅ／Ｄ形HEMT
インバータに於ける、Ｅ形HEMTのエネルギ
ー・バンド図イ及びＤ形HEMTのエネルギー・
バンド図ロで、図中Efはフエルミ・レベル、Ec
は伝導帯、Evは価電子帯、Chはundope GaAsよ
りなるチヤネル層、Ｅはｎ−AlGaAsよりなる電
子供給層、Coはp++−GaAsよりなる調整層、MG
はゲート・メタル、2DEGは電子蓄積層（２次元
電子ガス層）、Jpnはpn接合面、Jsはシヨツトキ
接合面、SHはヘテロ界面を表わしている。
インバータに於ける、Ｅ形HEMTのエネルギ
ー・バンド図イ及びＤ形HEMTのエネルギー・
バンド図ロで、図中Efはフエルミ・レベル、Ec
は伝導帯、Evは価電子帯、Chはundope GaAsよ
りなるチヤネル層、Ｅはｎ−AlGaAsよりなる電
子供給層、Coはp++−GaAsよりなる調整層、MG
はゲート・メタル、2DEGは電子蓄積層（２次元
電子ガス層）、Jpnはpn接合面、Jsはシヨツトキ
接合面、SHはヘテロ界面を表わしている。
そして第５図イのpn接合（Jpn）を有する
HEMTに於ては、空乏化が強いために電子供給
層（ｎ−AlGaAs）Ｅからチヤネル層（undope
GaAs）Chに電子の供給がなされないために電子
蓄積層2degが形成されないでＥ形HEMTなる状
態を示しており、第５図ロのゲート・メタルMG
がシヨツトキ接合を介して直に電子供給層ｎ−
AlGaAs上に形成されるHEMTに於ては、空乏
化が弱いために電子供給層ｎ−AlGaAsからより
電子親和力の大きいチヤネル層undope GaAsに
電子の供給がなされ、ヘテロ界面SH近傍に電子蓄
積層2DEGが形成される状態を示している。
HEMTに於ては、空乏化が強いために電子供給
層（ｎ−AlGaAs）Ｅからチヤネル層（undope
GaAs）Chに電子の供給がなされないために電子
蓄積層2degが形成されないでＥ形HEMTなる状
態を示しており、第５図ロのゲート・メタルMG
がシヨツトキ接合を介して直に電子供給層ｎ−
AlGaAs上に形成されるHEMTに於ては、空乏
化が弱いために電子供給層ｎ−AlGaAsからより
電子親和力の大きいチヤネル層undope GaAsに
電子の供給がなされ、ヘテロ界面SH近傍に電子蓄
積層2DEGが形成される状態を示している。
以上の説明から明らかなように本発明の構成に
於ては、Ｅ形HEMTとＤ形HEMTがpn接合によ
るエネルギ・バリアとシヨツトキ接合によるエネ
ルギ・バリアのエネルギー差によつて作り分けら
れ、且つこれらHEMTのしきい値電圧（VT）は
モレキユラ・ビーム・エピタキシヤル成長法で形
成される電子供給層の厚さによつて規定される。
そしてモレキユラ・ビーム・エピタキシヤル成長
方法によつて基板面全域にわたつて電子供給層の
厚さを均一に形成することは極めて容易であるの
で、電気的特性の均一なＥ／Ｄ形HEMTインバ
ータが形成できる。
於ては、Ｅ形HEMTとＤ形HEMTがpn接合によ
るエネルギ・バリアとシヨツトキ接合によるエネ
ルギ・バリアのエネルギー差によつて作り分けら
れ、且つこれらHEMTのしきい値電圧（VT）は
モレキユラ・ビーム・エピタキシヤル成長法で形
成される電子供給層の厚さによつて規定される。
そしてモレキユラ・ビーム・エピタキシヤル成長
方法によつて基板面全域にわたつて電子供給層の
厚さを均一に形成することは極めて容易であるの
で、電気的特性の均一なＥ／Ｄ形HEMTインバ
ータが形成できる。
第６図は本発明の構成を適用したHEMTイン
バータに於ける変形例の要部断面を模式的に示し
たもので、図中ETrはＥ形HEMT、DTrはＤ形
HEMT、１１は基板、１２はチヤネル層、１３
は電子供給層、１４は調整層、１５はゲート電
極、１６は電子蓄積層、１７はシヨツトキ・ゲー
ト電極、１８は接地電極、１９は出力電極、２０
はVDD電極、２１ａ，２１ｂはn++型ソース領域、
２２ａ，２２ｂはn++型ドレイン領域を表わして
いる。
バータに於ける変形例の要部断面を模式的に示し
たもので、図中ETrはＥ形HEMT、DTrはＤ形
HEMT、１１は基板、１２はチヤネル層、１３
は電子供給層、１４は調整層、１５はゲート電
極、１６は電子蓄積層、１７はシヨツトキ・ゲー
ト電極、１８は接地電極、１９は出力電極、２０
はVDD電極、２１ａ，２１ｂはn++型ソース領域、
２２ａ，２２ｂはn++型ドレイン領域を表わして
いる。
このような構造のHEMTインバータを形成す
るに際しては、例えば前述した製造工程に於て電
子供給層１３上に形成した調整層１４をＥ形
HEMT形成領域のみ残して選択的に除去した後、
該基板上にソース、ドレイン形成領域面のみを表
出する窓を有するモレキユラー・ビーム・エピタ
キシヤル成長温度に耐えられるようなタングステ
ン・シリサイド（WSi2）等の高融点材料よりな
るゲート金属膜を形成し、該ゲート金属膜をマス
クにして先ずCCl2F2＋Heガスを用いるリアクテ
イブ・イオンエツチング手段によりＥ形HEMT
形成領域に表出している調整層（p++−GaAs層）
を除去し、次いで該ゲート金属膜をマスクにして
水素（H2）プラズマでソース、ドレイン形成領
域の電子供給層（AlGaAs層）を選択的にエツチ
ング除去し、該基板を空気中に取り出すことなく
続いてモレキユラ・ビーム・エピタキシヤル成長
方法によりソース、ドレイン形成領域に選択的に
ソース及びドレインとなるn++−GaAs層を成長
せしめ、次いで前記ゲート金属をパターンニング
してゲート電極パターンを形成し、次いで通常の
方法でソース、ドレイン電極を形成すればよい。
るに際しては、例えば前述した製造工程に於て電
子供給層１３上に形成した調整層１４をＥ形
HEMT形成領域のみ残して選択的に除去した後、
該基板上にソース、ドレイン形成領域面のみを表
出する窓を有するモレキユラー・ビーム・エピタ
キシヤル成長温度に耐えられるようなタングステ
ン・シリサイド（WSi2）等の高融点材料よりな
るゲート金属膜を形成し、該ゲート金属膜をマス
クにして先ずCCl2F2＋Heガスを用いるリアクテ
イブ・イオンエツチング手段によりＥ形HEMT
形成領域に表出している調整層（p++−GaAs層）
を除去し、次いで該ゲート金属膜をマスクにして
水素（H2）プラズマでソース、ドレイン形成領
域の電子供給層（AlGaAs層）を選択的にエツチ
ング除去し、該基板を空気中に取り出すことなく
続いてモレキユラ・ビーム・エピタキシヤル成長
方法によりソース、ドレイン形成領域に選択的に
ソース及びドレインとなるn++−GaAs層を成長
せしめ、次いで前記ゲート金属をパターンニング
してゲート電極パターンを形成し、次いで通常の
方法でソース、ドレイン電極を形成すればよい。
なおn++型ソース、ドレイン領域は本変形例の
ようにチヤネル領域に達していないで、その底面
が電子供給層内にあつてもよい。
ようにチヤネル領域に達していないで、その底面
が電子供給層内にあつてもよい。
(f) 発明の効果
以上説明したように、本発明によれば基板面全
域にわたつて電気的特性のそろつたエンハンスメ
ント形高電子移動度トランジスタ及びデプリーシ
ヨン形高電子移動度トランジスタを極めて容易に
併設せしめることができる。
域にわたつて電気的特性のそろつたエンハンスメ
ント形高電子移動度トランジスタ及びデプリーシ
ヨン形高電子移動度トランジスタを極めて容易に
併設せしめることができる。
従つて本発明は高電子移動度トランジスタによ
りLSIを形成する際に極めて有好である。
りLSIを形成する際に極めて有好である。
第１図はＥ／Ｄ形HEMTインバータの回路図、
第２図及び第３図は従来のＥ／Ｄ形HEMTイン
バータの模式断面図、第４図イ乃至ホは本発明の
Ｅ／Ｄ形HEMTインバータの一実施例に係る製
造工程断面図、第５図イ及びロはそのエネルギ
ー・バンド図で、第６図は本発明の一変形例の模
式図である。 図に於て、１２は高純度砒化ガリウムよりなる
チヤネル層、１３はｎ型アルミニウム・ガリウ
ム・砒素よりなる電子供給層、１４はp++型砒化
ガリウムよりなる調整層、１５はエンハンスメン
ト形HEMTの抵抗接続ゲート電極、１６は電子
蓄積層（２次元電子ガス層）、１７はデプリーシ
ヨン形HEMTのシヨツトキ・ゲート電極、１８
は接地電極、１９は出力電極、２０はVDD電極、
ETrはエンハンスメント形HEMT、DTrはデプ
リーシヨン形HEMTを示す。
第２図及び第３図は従来のＥ／Ｄ形HEMTイン
バータの模式断面図、第４図イ乃至ホは本発明の
Ｅ／Ｄ形HEMTインバータの一実施例に係る製
造工程断面図、第５図イ及びロはそのエネルギ
ー・バンド図で、第６図は本発明の一変形例の模
式図である。 図に於て、１２は高純度砒化ガリウムよりなる
チヤネル層、１３はｎ型アルミニウム・ガリウ
ム・砒素よりなる電子供給層、１４はp++型砒化
ガリウムよりなる調整層、１５はエンハンスメン
ト形HEMTの抵抗接続ゲート電極、１６は電子
蓄積層（２次元電子ガス層）、１７はデプリーシ
ヨン形HEMTのシヨツトキ・ゲート電極、１８
は接地電極、１９は出力電極、２０はVDD電極、
ETrはエンハンスメント形HEMT、DTrはデプ
リーシヨン形HEMTを示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体単結晶層よりなるチヤネル層と、 該チヤネル層上に形成された該チヤネル層より
小さい電子親和力を有するｎ型の半導体単結晶層
よりなり、上面に形成されるシヨツトキ接合のエ
ネルギーバリアからの拡散電位差による空乏層が
底面まで達せず且つ上面に形成されるpn接合の
エネルギーバリアからの拡散電位差によつて底面
まで完全に空乏化される厚さを有する電子供給層
と、 該電子供給層上に形成された該電子供給層より
大きな電子親和力を有し且つｐ型の半導体単結晶
層よりなる調整層と、 該調整層上に形成された該調整層に抵抗接続す
る第１の制御電極と、 前記電子供給層上に前記第１の制御電極を挟ん
で形成された該電子供給層に抵抗接続する第１の
出力電極対とによつて構成されるエンハンスメン
ト形高電子移動度トランジスタ及び、 該エンハンスメント形高電子移動度トランジス
タと同一のチヤネル層及び電子供給層と、 該電子供給層の厚さを前記エンハンスメント形
高電子移動度トランジスタと等しく保つた状態で
該電子供給層上に形成され該電子供給層にシヨツ
トキ接触する第２の制御電極と、 該電子供給層上に該第２の制御電極を挟んで形
成された該電子供給層に抵抗接続する第２の出力
電極対とによつて構成されるデプリーシヨン形高
電子移動度トランジスタとが、 同一基板上に併設されてなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052961A JPS59178776A (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052961A JPS59178776A (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178776A JPS59178776A (ja) | 1984-10-11 |
| JPS6338870B2 true JPS6338870B2 (ja) | 1988-08-02 |
Family
ID=12929482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052961A Granted JPS59178776A (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178776A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922367A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 半導体装置 |
-
1983
- 1983-03-29 JP JP58052961A patent/JPS59178776A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922367A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59178776A (ja) | 1984-10-11 |
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