CN1297579A - 铜深腐蚀方法 - Google Patents

铜深腐蚀方法 Download PDF

Info

Publication number
CN1297579A
CN1297579A CN99805102A CN99805102A CN1297579A CN 1297579 A CN1297579 A CN 1297579A CN 99805102 A CN99805102 A CN 99805102A CN 99805102 A CN99805102 A CN 99805102A CN 1297579 A CN1297579 A CN 1297579A
Authority
CN
China
Prior art keywords
copper
gas
plasma
layer
copper layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN99805102A
Other languages
English (en)
Other versions
CN1134830C (zh
Inventor
叶雁
D·X·马
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN1297579A publication Critical patent/CN1297579A/zh
Application granted granted Critical
Publication of CN1134830C publication Critical patent/CN1134830C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

本发明提供一种腐蚀铜层的方法,该方法能够去除希望的导电互连结构的不需要的膜部分,同时避免结构的过腐蚀和在被腐蚀铜层表面上形成侵蚀表面沾污。深腐蚀所淀积的铜层到含有填充有铜的沟槽和通道的上或“场”表面。可以利用低温区,主要利用铜表面的物理轰击,在衬底表面上进行铜层深腐蚀。或者,在约150℃的高温区,利用三种不同的腐蚀剂,进行深腐蚀。腐蚀等离于体可以仅由非反应气体形成,仅由产生氯或氟等反应物质的气体形成,或可由用于调节选择性和腐蚀速率的非反应气体的组合形成。

Description

铜深腐蚀方法
本发明涉及一种去掉额外铜膜淀积物以形成铜互连(包括分别留在沟槽和通道中的线路和栓塞)的等离子腐蚀方法。该方法可以在各种等离子室设计中进行,并可以通过选择特定的腐蚀剂得以优化。
在用于目前的半导体器件的多级金属化结构中,一般用铝作互连线和接触的构成材料。尽管铝在容易制造方面具有许多优点,但由于集成电路设计者的注意力集中在晶体管的栅速度和互连线的传输时间,显然,铜可以作为下一代互连线和接触的材料选择。具体说,在铝布线尺寸变得小于0.5微米时,铝的耐电迁移性和耐应力迁移性成问题。此外,在铝基接触的特征尺寸需要高宽比大于1∶1时,在随后的绝缘层施加于衬底的接触区上期间难以实现衬底的平面化。另外,铜的电阻率为约1.4μΩcm,仅是铝电阻率的一半。
形成铜线路和铜填充接触通路(栓塞)的一种优选技术已知为镶嵌工艺。该技术中,制造特征尺寸为0.5微米(μm)或更小的多级结构的典型技术包括:地毡式淀积介质材料;构图介质材料,从而形成线路沟槽和通道开口;淀积扩散阻挡层及任选地淀积润湿层,以便沟槽和/或开口在衬底上淀积足够厚的铜层,填充所说沟槽和开口;去掉衬底表面上的额外导电材料。已有技术提出了利用化学机械抛光(CMP)技术去掉额外的导电材料。C.Steinbruchel在“Patterning ofcoppor for multilevel metallization:reactive ion etch andchemical-mechanical polishing”(Applied Surface Science91(1995)139-146)中详细介绍了镶嵌工艺。
镶嵌工艺中铜层的淀积一般利用物理汽相淀积(PVD)、化学汽相淀积(CVD)或电镀进行。
不管淀积铜的技术如何,在淀积后用CMP技术去除介质表面上的额外铜时,产生了几个问题。铜是软材料,在抛光期间趋于敷在底层表面上。这会引起导电结构的临界尺寸偏差。化学机械抛光工艺期间所用的浆料中的颗粒会嵌埋在铜表面中和围绕铜线路和接触位置的其它材料中。浆料中的化学试剂会腐蚀铜,导致电阻率增大,甚至可能腐蚀整个布线线路厚度。另外,化学机械抛光是一种湿法工艺,给制造带来了许多困难。
人们已试图采用湿法腐蚀工艺去除额外淀积的铜,然而,尤其是在被腐蚀的膜的厚与最小图形尺寸相当时,很难控制腐蚀的轮廓。由于各向同性腐蚀,在衬底表面上特定点的过腐蚀会使该方法不实际。此外,存在腐蚀工艺自身期间严重腐蚀铜线路或栓塞的可能。
目前已采用等离子深腐蚀技术形成与铝结合用于互连系统中的钨栓塞。Lynn R.Allen和John M.Grant在“Tungsten Plug etchbackand substrate damage Measured by atomic force microscopy”(J.Vac.Sci.Technol.B3(3)第918-922页,1995年5月/6月)中介绍了这种技术。
此外,于1995年2月7日授予Gurtej S.Sandhu的美国专利5387315描述了淀积和深腐蚀多层结构中铜的方法。然而,这后一种技术仅限于利用CVD进行铜淀积,并且CVD反应的分解产物随后用作深腐蚀步骤的腐蚀剂的特定系统。
深腐蚀工艺的一个主要方面是需要导电层的腐蚀与底层润湿(粘附)和阻挡层的腐蚀及与导电层下的介质场表面的选择性。例如,有用的铜等离子深腐蚀工艺较好是具有对铜相对于钽或钽/氮化钽(常用作构成沟槽或接触通路衬里的阻挡层)及二氧化硅(一般形成场介质层)的高选择性。
腐蚀速率应非常快,以使设备的产出率最大,但该工艺应避免填充结构区中铜层的过腐蚀,以便铜线或栓塞保持其需要的尺寸。除选择性重要外,还必须在不会过腐蚀相邻的阻挡层衬底表面的条件下腐蚀铜层。一般说,应用于铜的阻挡层是钽或氮化钽,相邻衬底表面是二氧化硅或“低K介质”例如BCB(二乙烯硅氧烷-双苯并环丁烯)或FPI(氟化聚酰亚胺)。
直到最近,只利用物理轰击得到的腐蚀速率一般约为300埃-500埃/分钟或更小,如Schwartz和Schaible在J.Electrochem.Soc.第130卷第8期第1777(1983)中所述和Miyazaki等人在J.Vac.Sci.Technol.B15(2)P239(1997)中所述。近年来,在相关的开发中(转让给本发明的受让人的主题),单纯利用物理轰击就提高铜腐蚀速率。实现了高达每分钟5000埃的腐蚀速率。另外,利用单纯使用物理轰击或化学补充的物理轰击的新开发技术,已证明铜与一般用作粘附层、阻挡层和介质层的材料间的选择性非常令人满意。于1997年7月9日申请的待审美国专利申请08/891410中具体公开了包括化学增强作用在内的物理轰击技术,这里全文引用该申请。
除物理轰击技术外,在另一相关开发(转让给本发明的受让人的主题)中,以防止相邻铜表面侵蚀方式实现了铜的方向性图形腐蚀。由于铜不能象铝一样形成任何自钝化层,所以器件制造中侵蚀经常是主要问题。被腐蚀铜表面上的任何残留腐蚀剂材料会在腐蚀工艺完成后继续侵蚀表面。一般说铜的反应离子腐蚀处理采用包含氯的气体。尽管氯提供了可以接受的腐蚀速率,但由于形成了不挥发的反应副产物,所以通常会引起铜的迅速侵蚀。这些副产物残留在铜表面上,引起整个腐蚀表面的侵蚀。可以通过用能够产生挥发性反应产物的化学物质进行处理使副产物在腐蚀步骤后挥发,但此时侵蚀已扩大。另外,在铜互连线的情况下,整个布线会从头至尾侵蚀,结果是产生不能使用的器件和降低制造成品率。
于1997年8月13日申请的美国专利申请08/911878中记载了一种允许铜方向性腐蚀同时能够保护相邻表面不被侵蚀的方法,这里全文引用该申请。该方法可使用将氢作用于被腐蚀表面保护表面不被侵蚀的腐蚀剂。氢被吸收到铜外表面上,并可以被吸收到铜内部,于是可以与其它情况下会穿过所说外表面并与该表面内的铜反应的物质反应。尽管可以用包括能够产生足够量氢的含氢等离子原料气体成分,但本发明的最优选实施例采用含有氢和卤素的成分。优选实例是氯化氢(HCl)和/或溴化氢(HBr),它们用作腐蚀铜的主要反应物质源。优选HCl和/或HBr至少占供应给腐蚀工艺的反应物质的40%,更好是至少50%。
在作为本发明主题的铜深腐蚀工艺中,重要的是不仅是实现有利的腐蚀速率,并同时为减少被腐蚀层的铜表面的侵蚀,而且重要的还在于选择性腐蚀铜,同时使阻挡层结构和与铜互连相邻的衬底基本上不受影响。
在制备具有必须互连的多层铜导电结构的半导体结构时,经常希望去除部分淀积于衬底上的铜层部分。具体说,在通过淀积铜层填充存在于介质层中的沟槽和通道形成线和接触时,希望去除不形成希望的线或接触的那部分铜层。本发明提供一种腐蚀铜层(膜)的方法,去除不作为希望的导电互连结构一部分的那部分膜,同时使对相邻阻挡结构和衬底表面的腐蚀最轻。此外,重要的是避免在被腐蚀的互连铜表面上形成侵蚀表面沾污。由于在典型的制造工艺中,所淀积的铜层被深腐蚀到含有被铜填充的沟槽和通道的衬底上表面或“场”表面,所以这种腐蚀的方法这里称作深腐蚀法。
我们已发现一种方法,能以提供高于大规模制造所能接收的腐蚀速率的方式实现铜层的深腐蚀,并能避免在被腐蚀的铜层上形成侵蚀残留物,表现出相对于二氧化硅衬底和例如钽或氮化钽等阻挡层的优异选择性。
可以利用低于约200℃的低温方式在衬底表面上进行铜层的深腐蚀。优选衬底表面温度为约80℃或以下。在这种低温区中,优选基本上利用铜表面的物理轰击进行深腐蚀。利用等离子体完成所说深腐蚀,其中所说方法包括:
a)向等离子腐蚀工艺室供应至少一种不与铜化学反应的气体;
b)用这至少一种气体产生等离子体,在衬底表面上提供均匀的离子密度;
c)通过在衬底上加偏置,将离子和激发原子从等离子体引向包括铜层的衬底表面;及
d)去除淀积于所说衬底表面上的铜层的至少一部分,同时保留衬底表面的内部铜层部分。
优选在上述步骤b)中产生的等离子体足以使铜腐蚀速率至少为每分钟1000埃。
一般说,衬底上所淀积的内部铜膜部分是淀积到形成于二氧化硅衬底中的沟槽或接触/通道中的铜。钽或氮化钽阻挡层一般用作铜和二氧化硅衬底间的界面,以防上铜扩散到衬底中。
深腐蚀工艺期间,衬底表面和腐蚀室表面间的温度差较好至少约为30℃。
为得到稳定、均匀且可控的等离子体离子密度,所用设备较好选自以下组中:具有在腐蚀工艺室内且设于衬底表面之上用以通过感应耦合辅助产生等离子体的装置的设备;具有从腐蚀室外的源向腐蚀室供应等离子体的装置的设备;具有位于腐蚀室外用于通过感应耦合辅助产生等离子体的装置的设备;及通过电容耦合辅助产生等离子体的装置。
最优选的设备包括等离子腐蚀室内位于衬底表面之上用于通过感应耦合辅助产生等离子体的装置。例如参见于1997年6月5日申请的题为“RF Plasma Etch Reator With Internal Inductire CoilAntenna And Electrically Conductive Chamber Walls”申请号为08/869798的美国专利申请,这里全文引用该申请。另一优选设备是一种从较远的源给腐蚀室供应微波产生的等离子体的设备。
形成所述离子密度的装置可以按产生等离子体离子密度脉冲的方式工作,或以产生衬底偏置脉冲的方式工作,或按这两种方式工作。
铜层深腐蚀的第二种方法在衬底表面温度落在高温区的温度下进行。衬底表面温度在约150℃以上,一般从150℃以上到约400℃。在该高温区,可以使用三种不同的腐蚀剂。腐蚀等离子体可仅由非反应性气体形成,腐蚀等离子体可仅由产生反应物质的气体(例如作为氯或氟源的气体)形成,或腐蚀等离子体可由惰性气体和反应气体的混合气体形成。非反应气体的例子包括氩、氦、氮、氙、甲烷、乙烷和丙烷。为腐蚀工艺,还考虑用氢作为非反应气体。可用于提供基本上所有或所有等离子供应气的反应气体的例子包括HCl、HBr、HI、BCl3、SiCl4、和它们的混合气体。在基本上所有等离子供应气是反应气时,优选该气体是HCl或HBr或HI或它们的混合气体。可与惰性气体一起使用提供实现希望的选择性、减少被腐蚀的铜表面的侵蚀的所需要的等离子体剂的反应气体的例子包括HCl、HBr、HI、BCl3、SiCl4、CHF3、CF4、SF4、Cl2和它们的混合气体。
深腐蚀利用等离子体腐蚀剂进行,其中所说方法包括:
a)向等离子腐蚀工艺室供应至少一种气体,所说气体选择为提供铜与相邻衬底材料的希望选择性,同时避免或减少被腐蚀铜表面的侵蚀;
b)由步骤a)中所述的至少一种气体产生等离子体,在衬底表面上提供均匀的离子密度;
c)通过在衬底上加偏置,将离子和激发原子从等离子引向衬底表面;
d)去除铜层的第一部分,第一部分淀积在衬底表面上,同时保留铜层的第二部分,该第二部分淀积在衬底表面内部。
以上步骤b)中产生的等离子体较好是足以使铜的腐蚀率达到至少每分钟1000埃。
在优选实施例中,深腐蚀方法利用两种腐蚀剂。第一种腐蚀剂用于去除叠于衬底表面上的铜层的主体部分,第二种腐蚀剂用于去除少部分残留的铜层直达衬底表面。利用采用不同腐蚀剂的两个腐蚀步骤,可以得到铜与相邻材料间的希望选择性,有助于减少被腐蚀铜表面上形成侵蚀残留物,并有助于互连结构内铜的过腐蚀量(形成凹部)的控制。仅仅通过改变送到等离子腐蚀室的气体组分,便可相继使用两种腐蚀剂,但由于使用了两种腐蚀剂,认为这仍是两个腐蚀步骤。
在该方法中,第一腐蚀步骤包括:
a)向等离子腐蚀工艺室供应至少一种气体,所说气体提供铜与相邻衬底材料的选择性;
b)由步骤a)中所述的气体产生第一等离子体腐蚀剂,在衬底表面上提供足以使铜腐蚀率达至少每分钟1000埃的均匀的离子密度;
c)通过在衬底上加偏置,将离子和激发原子从等离子引向衬底表面;
d)去除铜层的第一部分,第一部分淀积在衬底表面上,同时保留铜层的第二部分,第二部分淀积在衬底表面内部;
第二腐蚀步骤包括:
e)改变在步骤a)向等离子腐蚀室供应的气体组分,提供包括至少一种气体的第二腐蚀剂等离子体,所说腐蚀剂等离子体设计为避免或减小被腐蚀铜表面的侵蚀;
f)通过在衬底上加偏置,将离子和激发原子从第二腐蚀等离子体引向衬底表面;
g)从铜层的第一部分上去除任何残留的铜,同时基本保留铜层的第二部分。
步骤e)的气体可以仅仅是提供物理轰击的非反应气体,或可以是含有少于约50%反应气体的主要是非反应气体。
最优选的等离子腐蚀剂包括在铜深腐蚀工艺中使用基本上纯HCl、HBr、HI或它们的混合气体,由于这些气体能够提供优异的铜腐蚀率、良好的铜与一般采用的钽和氮化钽阻挡层间的选择性,并可以减少被腐蚀铜表面的侵蚀。所用的腐蚀剂可以根据需要调节为得到铜与相邻衬底材料的选择性。此外,例如工艺室压力、产生各种等离子体和衬底偏置元件的功率瓦数、衬底表面温度及工艺室温度等工艺条件可以调节为提供改善的选择性。
衬底表面和腐蚀室表面较好是具有至少约30℃的温度差。
另一种腐蚀工艺可与这后一种方法一起使用,以便深腐蚀任何润湿层(粘附层)或深腐蚀在铜层腐蚀后在衬底的场介质表面上延伸的阻挡层材料。用于阻挡层去除的等离子体源气较好是不会在被腐蚀铜表面上留下侵蚀残留物的源气。
为实现希望的等离子体离子密度,用于进行深腐蚀的设备可选自与结合低温深腐蚀法介绍的相同的设备。
图1是本发明优选实施例中所介绍的用于铜构图腐蚀期间的去耦等离子源(DPS)腐蚀室的示意图。
图2是展示铜、二氧化硅和TEOS形成的氧化硅在氩等离子体中的相对腐蚀率与衬底偏置关系的曲线图。
图3是展示铜的相对腐蚀率与用于产生腐蚀等离子体的气体的关系的曲线图。
图4是展示二氧化硅的相对腐蚀率与用于产生腐蚀等离子体的气体的关系的曲线图。
图5是展示钽润湿层/阻挡层的相对腐蚀率与用于产生腐蚀等离子体的气体的关系的曲线图。
图6是展示利用HCl等离子腐蚀剂的铜腐蚀率与等离子腐蚀室中压力的关系的曲线图。
图7A和7B是优选实施例接触通路结构的示意剖面图,该结构经过物理轰击深腐蚀步骤,去掉了铜层,露出了衬底的二氧化硅表面,留下了通道中的铜栓塞。图7A是起始结构,图7A是铜深腐蚀后的结构。
图8是展示对于图7A和7B所示的腐蚀工艺来说,衬底表面上约1英寸处汽相中铜浓度随腐蚀的进展而减小的曲线图。在汽相中的铜浓度不再改变时,一般意味着已从多数衬底表面区上去掉了铜(互连表面除外),此后很快腐蚀工艺停止。
图9A、9B和9C是优选实施例的接触通路结构的示意剖面图,该结构经过结合使用物理轰击和与铜反应的的腐蚀剂物质的方法的深腐蚀步骤。图9A是起始结构。开始时使用高侵蚀腐蚀剂去除该层的主体铜,以形成图9B所示的结构。用低侵蚀腐蚀剂代替这种腐蚀剂,去除铜薄层,穿通到氮化钽阻挡层,从而形成图9C所示结构。
图10A-10D是是优选实施例的接触通路结构的示意剖面图,该结构经过结合使用物理轰击和与铜反应的的腐蚀剂物质的方法的深腐蚀步骤。图10A是起始结构。开始时使用高侵蚀腐蚀剂快速去除该层的主体铜,以形成图10B所示的结构。用低侵蚀腐蚀剂代替这种腐蚀剂,去除铜薄层,穿通到氮化钽阻挡层,从而形成图10C所示结构。最后,在最终的腐蚀步骤中,去除残留在衬底的二氧化硅场表面上的氮化钽,从而形成图10D所示结构。
图11是展示图10A与10B、图10B与10C、图10C与图10D间结构变化所代表的三个腐蚀步骤期间,衬底上汽相空间中铜浓度的曲线图。此外,该曲线还示出了图10D的所示结构热处理产生的汽相空间中至少一种未识别的物质,以便于从被腐蚀铜表面上去除潜在的侵蚀反应剂。
我们发现了一种方法,包括许多变化或实施例,允许制备具有多级铜导电结构的半导体结构。具体说,我们开发了在形成于介质层内的沟槽和通道中形成铜线和接触的工艺步骤。我们拥有具有创造性的技术,允许去掉所淀积铜层的某些部分,提供没有残留铜的介质衬底表面,铜留在沟槽和接触/通道结构中。
Ⅰ定义
关于该详细介绍,应注意,关于该说明书和附属权利要求书中所用的单数形式“a”、“an”和“the”包括多个目标,除非该文本明显表示其它情况。所以,例如,术语“a semiconductor(半导体)”包括具有已知半导体性质的各种不同材料。所谓的“plasma(等离子体)”包括至少部分电离的气体或反应物质,所谓的“copper(铜)”包括其合金。
下面是对本发明的介绍来说特别重要的特定术语。
术语“各向异性腐蚀”是指不在所有方向上以相同速率进行的腐蚀。如果腐蚀只在一个方向进行(例如,仅垂直腐蚀),则腐蚀工艺称为完全各向异性。
术语“高宽比”是指电接触设置于其中的特定开口的高度与宽度的比例。例如,一般以管形穿过多层的通道开口具有高度和直径,其高宽比是管道的高度除以直径。沟槽的高宽比是沟槽的高度除以沟槽底的最小跨越宽度。
术语“偏置功率”是指主要用于控制离子轰击能量和离子指向衬底的方向性的功率。
术语“铜”是指铜及其合金,其中合金中铜成分至少含有80原子%。合金可以包括两种以上成分。
术语“结构”是指衬底上的金属线和开口及构成衬底表面形貌的其它结构。
术语“离子轰击”是指采用离子的物理轰击(及与离子同时存在的其它原子激发成分),用于去除表面上的原子,物理动量传递主要用于实现原子去除。
术语“各向同性腐蚀”是指所有方向上可以按相同速率进行腐蚀的腐蚀工艺。
术语“等离子体”是指含有相同数量的正负电荷及一些其它数量的非电离气体粒子的部分电离气体。
术语“源功率”是指主要用于或者直接在腐蚀室中或者像微波等离子体发生器那样以较远方式产生离子和中性粒子的功率。
术语“衬底”包括半导体材料、玻璃、陶瓷、聚合物材料、及其它用于半导体工业的材料。
术语“均匀离子密度”是指晶片表面上变化小于约10%较好是小于约5%的离子密度。
Ⅱ一种实施本发明的设备
腐蚀工艺在从Santa Clara,California的Applied MaterialsInc.购得的CenturaIntegrated Processing System中进行。美国专利5186718中展示和介绍了这种系统,这里全文引用该文献。这种设备中包括Yan Ye等人在1996年5月7日的Poceedings of theEleventh International Symposium of Plasma Processing介绍的去耦合等离子源(DPS),公开于Electrochemical SocietyProceedings第96-12卷,第222-233(1996)页。这种等离子处理室可以处理直径为8英寸(200毫米)的硅衬底表面。
图1A中展示了这种处理室的一种方案,示出了腐蚀工艺室10,该室构成为至少包括设于腐蚀工艺室10外并与射频(RF)功率发生器18相连的一个电感线圈天线部分12。处理室内有通过阻抗匹配网络24与RF频率功率发生器22相连的衬底14支撑基座16,和导电室壁30,该导电室壁30用作偏置的地34,由于RF功率加于衬底支撑基座16上,偏置累积于衬底14上。
半导体衬底14设于支撑基座16上,气体成分通过入口26送入工艺室。在工艺室10内利用所属领域已知的技术激发等离子体。腐蚀工艺室10内的压力利用真空泵(未示出)和与工艺室气体排出管道28相连的节流阀27控制。腐蚀室壁表面的温度利用设置在腐蚀室10壁内的装有液体的导管(未示出)控制。半导体衬底(一般是硅晶片)的温度通过与晶片的不被处理侧(晶片背侧)接触的热传递气体(一般为氦)的背侧压力得以控制。为实验的目的,希望在某些腐蚀步骤中保持衬底温度低于约150℃,在其它腐蚀步骤保持其温度在150℃以上。腐蚀10壁表面通过先前所介绍的冷却导管保持在约80℃。在制造过程中,衬底支撑台板较好是提供衬底背侧加热或冷却。
Ⅲ利用本发明的方法实现铜的深腐蚀
以下提供的实例意在例示本发明的方法,不想限制本发明的范围,从申请人公开的角度出发,所属领域的技术人员应能够对这里所介绍的方法步骤做出变化,以便“细调”该方法至特定的实际应用。
如在本发明的概述部分中所介绍的,可利用在低温区即低于约150℃或在高温区即高于约150℃(一般在约150℃和约400℃之间)的衬底表面温度进行铜层的深腐蚀。以下将详细介绍每个温度区。
在低温区内,较好是基本上利用铜层表面的物理轰击进行深腐蚀。在高温区,可以用三种不同的腐蚀剂。腐蚀等离子体可以仅由非反应气体形成,腐蚀等离子体可仅由产生反应物质(例如作为氯或氟源的气体)的气体形成,或腐蚀等离子体可由非反应和反应气体的混合气体形成。非反应气体的例子包括氩、氦、氮、氢和氙。可用于提供基本上所有或所有等离子供应气的反应气体的例子包括HCl、HBr、HI、BCl3、SiCl4和它们的混合气体。可用于与惰性气体一起使用提供希望的等离子剂的反应气体的例子包括HCl、HBr、BCl3、CHF3、CF4、SF6、Cl2、SiCl4和它们的混合气体。
例1-腐蚀速率
图2示出了低温区下铜腐蚀速率数据的图表,其中衬底表面约为45℃。频率约2MHz下功率约为1000W的等离子源提供给设于腐蚀工艺室外部的感应线圈天线部分。等离子源气是以约100sccm的速率送到腐蚀工艺室的氩。腐蚀工艺室的压力约为10mT,工艺室的温度约为80℃。图标210上表示的是以为每分钟的埃数为单位的腐蚀速率,图标212上表示的是频率约为13.56Mhz下以W为单位的加于衬底支撑台板上的偏置功率,腐蚀速率是偏置功率的函数。
曲线214表示铜的腐蚀速率;曲线216表示二氧化硅的腐蚀速率;曲线218表示TEOS形成的氧化硅介质的腐蚀速率。显然,容易实现超过每分钟1000埃的铜腐蚀速率,尽管以下将详细讨论选择性,但铜与相邻二氧化硅或TEOS形成的介质衬底的选择性为约3.5∶1-约4∶1。
图3示出了在衬底表面温度约为250℃的高温区铜腐蚀速率数据的图表。频率约2.0MHz下功率约为1000W的等离子源功率提供给设于腐蚀工艺室外部的感应线圈天线部分。标记为310的图标上示出了以每分钟的埃数为单位的铜腐蚀速率。标记为312的图标上示出了等离子源气。在源所为H2/Ar时,气体的馈送量H2为4sccm,Ar为96sccm。示出的每种气体的总气体馈送速率为50sccm,Ar、H2/Ar和Xe除外,每种以100sccm的流量使用。频率约2MHz下功率约为1000W的等离子源功率提供给设于腐蚀工艺室外部的感应线圈天线部分。提供给衬底支撑台板的偏置功率约为400W,频率约为13.56MHz,Ar、H2/Ar和Xe除外,它们每一种都在约200W的衬底支撑台板偏置功率下使用。腐蚀工艺室的压力为约10mT,工艺室的温度约为80℃。
图标310上表示的是以为每分钟的埃数为单位的铜腐蚀速率,清楚地示出了对于非反应气体氩(标记为314)和H2/Ar(标记为316)来说,容易实现超过每分钟1000埃的腐蚀速率。非反应气体N2(标记为318)和Xe(标记为320)需要例如高于200W的偏置功率,以便实现所述每分钟1000埃的希望铜腐蚀速率。
反应物质产生气体HCl(标记为322)和HBr(标记为324)的腐蚀速率远远超过每分钟1000埃的目标腐蚀速率。其它反应物质产生气体CHF3(标记为326)的腐蚀速率很小,低于每分钟100埃。
实例2-选择性
图4展示了衬底表面温度为约45℃的低温区的氧化硅腐蚀速率数据的图表。等离子源功率约为1000W,频率为约2.0MHz。标记为410的坐标以每分钟的埃数表示二氧化硅的腐蚀速率。标记为412的图标表示等离子源气。在源气为H2/Ar时,所供给气体的相对量H2为4sccm,Ar为96sccm。每种气体的总气体供给速率为50sccm,Ar、H2/Ar和Xe除外,它们在100sccm的气体流量下使用。加到衬底支撑台板的偏置功率约为400W,频率约为13.56MHz,CHF3除外,CHF3在衬底支撑台板偏置功率为约200W时使用。腐蚀工艺室的压力约为10mT,工艺室温度约为80℃。
图标410上的二氧化硅腐蚀速率与图3所示图标310上的铜腐蚀速率比较表明,铜与二氧化硅的选择性对于惰性气体来说应在约2∶1-约4∶1,对于HCl和HBr来说应为约4∶1-6∶1。具体说,惰性气体氩(标记为414)、N2(标记为418)和Xe(标记为420)及H2/Ar表现出铜与二氧化硅的良好选择性,同时反应气体HCl(标记为422)和HBr(标记为424)也表现出铜与二氧化硅的优异选择性。
纯CHF3(标记为426)腐蚀二氧化硅远比铜快得多,正如所预料的。
图5示出了衬底表面温度约为45℃的低温区的钽和氮化钽腐蚀速率数据的图表。等离子源功率约为1000W,频率为约2.0MHz。标记为510的图标以每分钟的埃数表示腐蚀速率。标记为512的图标表示等离子源气。每种情况下Ar气的供给速率都为100sccm,而每种情况下HCl和HBr的供给速率都为50sccm。加到衬底支撑台板的偏置功率约为400W,频率约为13.56MHz。腐蚀工艺室的压力约为10mT,工艺室温度约为80℃。
存在Ar等离子体时钽的腐蚀速率由标记为514a的柱表示,而氮化钽的腐蚀速率由标记为514b的柱表示。存在HCl等离子体时钽的腐蚀速率由标记为516a的柱表示,而氮化钽的腐蚀速率由标记为516b的柱表示。存在HBr等离子体时钽的腐蚀速率由标记为518a的柱表示,而氮化钽的腐蚀速率由标记为518b的柱表示。
比较图3的铜腐蚀速率与图5中的钽和氮化钽的腐蚀速率发现,在氩等离子体中,铜对钽和氮化钽的选择性优异。在HBr等离子体中,铜对钽和氧化钽的选择性也很好。
尽管与钽比较的铜腐蚀率在HCl等离子体中的数据表明钽趋于比铜更快地腐蚀,但可以调节除等离子气体源外的腐蚀工艺条件,避免这种潜在的问题。例如,图6示出了铜在HCl等离子体中的腐蚀速率与腐蚀工艺室压力的关系。除等离子源功率为1200W外,铜腐蚀参数基本与图3所示的相同。
例3-物理轰击深腐蚀
参见图7A和7B,这些图是基于物理轰击而不使用与铜化学反应的腐蚀物质的优选铜深腐蚀工艺的示图。该方法的优点在于,不仅铜表面上而且与铜表面相邻的表面上都没有残留的侵蚀残留物。在先前介绍过的CenturaIntegrated Processing System中腐蚀该样品。该结构的示图是剖面示图。接触通道结构700是直径约为0.3微米、高宽比约为3∶1的接触通道。接触通道700包括硅底层702、上层二氧化硅介质层704、层叠于二氧化硅层704上的氮化钽阻挡层706、层叠于阻挡层706上铜填充层708。为了腐蚀掉铜层708的层叠于阻挡层706上表面710上的那部分,腐蚀条件如下。供给腐蚀工艺室的等离子气体是约100sccm的氩,工艺室的压力为10毫乇,源功率(供给用于产生等离子体的感应线圈的功率)为1000W,频率为2MHz,加于衬底支撑台板上的偏置功率为约500W,频率为13.56MHz,衬底表面温度约为40℃,腐蚀室壁约为80℃。
深腐蚀工艺约需要100秒,如图8所示,该图示出了在衬底表面上的等离子区中存在铜发射。利用在约3250埃波长下测量的光传感器监测铜浓度。图8示出了曲线800,表示在等离子体中出现的铜的光发射强度为812,是以秒为单位时间814的函数。在阻挡层706的上表面710的某些部分露出时,铜强度读数在约第一个60秒时间内慢慢下降,此后开始发生更迅速的下降。约100秒时,铜发射下降停止,表明腐蚀完成。用90秒作用完成腐蚀的时间,计算的腐蚀速率约为每分钟3000埃。衬底上表面的光显微图像示出了清晰的氮化钽上表面710,铜栓塞712稍微下降(在上表面710下约0.07微米)。
例4-反应物质深腐蚀
参见图9A、9B和9C,这些图是基于与会与铜化学反应的腐蚀剂物质结合的物理轰击的优选铜深腐蚀工艺。该方法的优点在于,铜的腐蚀速率显著提高,所需要的腐蚀时间减少。例如,利用非反应和反应气体的混合气体,腐蚀速率可以提高约2-3倍。关于反应气体,卤素基化学试剂很好,但反应气体源较好是除例如Cl2等纯卤素外的例如HCl、HBr、HI、BCl3、SiCl4、CCl4等的含卤素化合物。还可以利用例如N2、H2、Ar、He、Xe、CH4、C2H6、C3H8等辅助非反应气体改变含卤素化合物的腐蚀性。
在该优选实施例中,供应反应物质的等离子供给气体是HCl,然而,HCl、HBr、HI、BCl3、SiCl4及它们的混合物也可用于第一腐蚀步骤。在第二步骤中,优选单独用HBr,或例如HCl、HBr、HI等反应气体,或者,例如BCl3、SiCl4、CF4等气体可以与例如N2、H2、Ar、He、Xe、CH4、C2H6、C3H8等非反应性气体一起使用,以便几乎不影响钽或氮化钽层,被腐蚀的铜结构不受影响。
在先前介绍过的CenturaIntegrated Processing System中腐蚀该样品。半导体结构900是直径约为0.3微米、高宽比约为3∶1的接触通道。接触通道结构900包括硅底层902、上层二氧化硅介质层904、层叠于二氧化硅层904上的氮化钽阻挡层906、层叠于阻挡层906上铜填充层908。铜腐蚀工艺包括两个步骤,每个腐蚀步骤具有不同的等离子供给气体组分。然而,所属领域的技术可以了解,可以在一段时间周期内逐渐改变气体组分(作为两分立步骤的替代)。
第一腐蚀步骤条件如下。供给腐蚀工艺室的等离子气体是约100sccm的HCl,工艺室的压力为20毫乇,源功率为1500W,频率为2MHz,加于衬底支撑台板上的偏置功率为约500W,频率为13.56MHz,衬底表面温度约为250℃,腐蚀室壁约为80℃。图9B示出了第一腐蚀步骤后通道结构900的改变。薄铜层908b覆盖通道结构900的氮化钽阻挡层的上表面910。腐蚀时间周期约为60秒,层叠于阻挡层906上的铜层的厚度减小约0.7微米。
第二腐蚀步骤条件如下。供给腐蚀工艺室的等离子气体是约100sccm的氩和5sccm的HCl,工艺室的压力为10毫乇,源功率1000W,频率为2MHz,加于衬底支撑台板上的偏置功率为约200W,频率为13.56MHz,衬底表面温度约为250℃,腐蚀室壁约为80℃。图9C示出了第二腐蚀步骤后通道结构900的改变。薄铜层908b已被去掉,露出了通道结构900的氮化钽阻挡层的上表面910。第二腐蚀时间周期约为20秒,铜层的厚度减小约0.05微米。
两步深腐蚀工艺需要约75秒。结构上表面的光显微图像示出了清晰的氮化钽上表面910,铜栓塞912稍微下降到上表面910之下(约0.07微米)。
例5-包括去除阻挡层的反应物质深腐蚀
参见图10A、10、10C和10D,这些图是基于与会与铜化学反应的腐蚀剂物质结合的物理轰击的优选铜深腐蚀工艺的示图。该方法的优点在于,铜的腐蚀速率显著提高,可以在单一工艺中去掉介质表面的残留阻挡层。在优选实施例中,该方法包括三个步骤。对于头两个步骤来说,供应反应物质的等离子供给气体是HCl,然而,对于第一步来说,HCl、HBr、BCl3及它们的混合物是很好的。在先前介绍过的CenturaIntegrated Processing System中腐蚀该样品。半导体结构1000是直径约为0.3微米、高宽比约为3∶1的接触通道。接触通道结构1000包括硅底层1002、上层二氧化硅介质层1004、层叠于二氧化硅层1004上的氮化钽阻挡层1006、层叠于阻挡层1006上铜填充层1008。正如所属领域技术人员可以理解的那样,可以在一段时间周期内逐渐改变气体组分(作为三个分立步骤的代替)。
第一腐蚀步骤条件如下。供给腐蚀工艺室的等离子气体是约100sccm的HCl,然而,也可以使用包括HBr、BCl3或Cl2的源气。工艺室的压力为20毫乇,源功率1500W,频率为2MHz,加于衬底支撑台板上的偏置功率为约500W,频率为13.56MHz,衬底表面温度约为250℃,腐蚀室壁约为80℃。图10B示出了第一腐蚀步骤后通道结构1000的改变。薄铜层1008b覆盖通道结构1000的氮化钽阻挡层1006的上表面1010。腐蚀时间周期约为64秒,层叠于阻挡层1006上的铜层1008的厚度减小约0.1微米。
第二腐蚀步骤条件如下。供给腐蚀工艺室的等离子气体是约100sccm的氩和5sccm的HCl然而,该步骤的等离子供给气体也可以是100sccm的HCl和10sccm的CH4或100sccm的BCl3与10sccm的CH4(这里CH4用于减慢腐蚀速率,提高对铜的选择性)。工艺室的压力为10毫乇,源功率为1000W,频率为2MHz,加于衬底支撑台板上的偏置功率为约200W,频率为13.56MHz,衬底表面温度约为250℃,腐蚀室壁约为80℃。图10C示出了第二腐蚀步骤后通道结构1000的改变。薄铜层1008B已被去掉,露出了通道结构1000的氮化钽阻挡层的上表面1010。第二腐蚀时间周期约为20秒,铜层1008b的厚度减小约0.05微米。
第三腐蚀步骤条件如下。供给腐蚀工艺室的等离子气体是约100sccm的氩和5sccm的CHF3(也可以用5sccm的CF4)。工艺室的压力为10毫乇,源功率为1000W,频率为2MHz,加于衬底支撑台板上的偏置功率为约200W,频率为13.56MHz,衬底表面温度约为250℃,腐蚀室壁约为80℃。图10D示出了第三腐蚀步骤后通道结构1000的改变。二氧化硅层1004上表面1016上的氮化钽阻挡层1006已被去除,留下了衬于通道内部并被铜栓塞1012覆盖的阻挡层1006。去掉约0.05微米的氮化钽阻挡层1006的腐蚀时间周期约为18秒。
图11示出了头两个腐蚀步骤期间的铜发射及第三步骤期间的氮化钽的发射。利用在约3250埃波长下测量的光传感器监测铜浓度,曲线1100表示衬底表面上汽相空间中出现的铜的光学发射强度1112,该强度是以秒为单位的时间1114的函数。铜强度读数在第一腐蚀步骤期间逐渐下降(曲线1100上标记为1116,并在点A结束),这个过程发生在约64秒的时间周期内。该第一腐蚀步骤期间的等离子源气是100sccm的氩和100sccm的HCl。该腐蚀步骤期间,约0.5微米的铜层1108被去掉。在铜从阻挡层1106的表面1110的某些区域中逐渐消失时,铜强度读数在第二腐蚀步骤期间快速下降(曲线1100上标记为1118,在点B结束),这个过程发生在约12秒的时间周期内。该第二腐蚀步骤的等离子体源气是100sccm的Ar、50sccm的HCl、和5sccm的CH4。在去掉层叠于二氧化硅层1104的上表面1116的氮化钽阻挡层1106的第三腐蚀步骤中(曲线1100上标记为1120,在点C结束),发生少量铜发射1116,表明从铜栓塞1012上去除了微量铜。该第三腐蚀步骤期间,等离子源气为50sccm的CHF3和10sccm的Ar。该结构上表面的光学显微图像显示了清晰的二氧化硅上表面1016,铜栓塞1012稍微下降(在上表面1016下约0.07微米)。三个腐蚀步骤后,进行第四步骤,使衬底表面上的材料挥发,而它们可能引起被腐蚀铜表面的侵蚀。将衬底加热到约250℃的温度。衬底暴露于利用100sccm的Ar和10sccm的CH4等离子气体源产生的等离子体中,等离子体源功率约为1500W,衬底台板偏置功率为400W。暴露于等离子体的时间周期为约15秒。曲线1100上标记为1122的部分表示挥发的未知物质的发射。
上述介绍提供了许多特定的细节,例如材料类型、工艺条件等,以便于理解本发明。然而,对于所属领域的人员来说很显然,可以利用已知的半导体制造工艺以其它方式实施本发明。上述介绍并不想不必要地限定本发明的范围,本发明的范围在以下权利要求书中有更好的记载。

Claims (23)

1、用于在低于约150℃的温度下深腐蚀铜互连层的方法,所说方法包括以下步骤:
a)向等离子腐蚀工艺室供应至少一种不与铜化学反应的气体;
b)用所说至少一种气体产生等离子体,在衬底表面上提供均匀的离子密度;
c)通过在所说衬底上加偏置,将离子和激发原子从所说等离子体引向包括铜层的衬底表面;及
d)至少去除淀积于所说衬底表面上的所说铜层的一部分,同时保留所说衬底表面内部的所说铜层部分。
2、根据权利要求1的方法,其中在步骤b)中产生的所说等离子体足以使铜腐蚀速率至少为1000埃/分钟。
3、根据权利要求1的方法,其中所说衬底温度约为80℃或更低。
4、用于在高于约150℃的温度下深腐蚀铜互连层的方法,所说方法包括以下步骤:
a)向等离子腐蚀工艺室供应至少一种气体,所说气体选择为提供希望的铜腐蚀速率和铜相对于相邻衬底材料的希望选择性,同时避免或减少被腐蚀铜表面的侵蚀;
b)由步骤a)中所述的所说气体产生等离子体,在衬底表面上提供均匀的离子密度;
c)通过在所说衬底上加偏置,将离子和激发原子从等离子体引向包括铜层的衬底表面;
d)至少去除淀积在所说衬底表面上的所说铜层的一部分,同时保留淀积在所说衬底表面内的所说铜层部分。
5、根据权利要求4的方法,其中在步骤b)中产生的所说等离子体足以使铜腐蚀速率达到至少每分钟1000埃。
6、根据权利要求4的方法,其中所说至少一种气体是非反应气体。
7、根据权利要求4的方法,其中所说至少一种气体是提供与铜反应的物质的反应气体。
8、根据权利要求4的方法,其中所说至少一种气体包括非反应气体和反应气体。
9、根据权利要求4的方法,其中衬底温度范围为从高于约150℃至约400℃。
10、根据权利要求4或5的方法,包括去掉由去除所说铜层暴露的阻挡层的一部分的附加步骤e)。
11、根据权利要求4的方法,其中所说衬底是二氧化硅或低K介质。
12、根据权利要求10的方法,其中所说衬底是二氧化硅或低K介质。
13、根据权利要求4或5、或6、或7、或8、或9的方法,其中利用设计为快速去除铜层的第一至少一种等离子源气体,去除所说铜层的所说第一部分,同时利用设计为较慢去除所说铜层的第二至少一种气体,去除所说铜层的第二部分,以便比相邻衬底和阻挡材料更快的速率选择性去除铜,并减少被腐蚀铜表面的侵蚀。
14、根据权利要求4或5的方法,包括去除被腐蚀铜表面上的侵蚀材料的附加步骤。
15、根据权利要求13的方法,包括去除被腐蚀铜表面上的侵蚀材料的附加步骤。
16、根据权利要求4或5或7的方法,其中能与铜化学反应的所说至少一种气体选自HCl、HBr、HI、BCl3、SiCl4及其组合。
17、根据权利要求4或5或7的方法,其中能与铜化学反应的所说至少一种气体选自HCl、HBr、HI及其组合。
18、一种用于深腐蚀铜互连层的方法,包括以下步骤:
a)向等离子腐蚀工艺室供应至少一种不与铜化学反应的气体和至少一种与铜化学反应的气体;
b)由步骤a)中所述的气体产生等离子体,在衬底表面上提供均匀的离子密度;
c)通过在所说衬底上加偏置,将离子和激发原子从等离子体引向衬底表面;
d)去除层叠于所说衬底表面上的铜层的第一部分,同时保留层叠于所说衬底表面上的所说铜层的第二部分和所说衬底表面内的那部分所说铜层;
e)去掉层叠于所说衬底表面上的所说铜层的第二部分,同时保留所说衬底表面内的所说铜层部分;及
f)去掉层叠于所说衬底表面上的阻挡层,同时保留衬底表面内的所说铜层部分和所说阻挡层。
19、根据权利要求18的方法,其中在步骤b)中产生的等离子体足以使铜腐蚀速率至少为1000埃/分钟。
20、根据权利要求18的方法,其中衬底温度高于约150℃。
21、根据权利要求18或19或20的方法,其中利用设计为快速去除铜层的各气体的第一组合,去掉所说铜层的所说第一部分,而利用设计为较慢去除所说铜层的各气体的第二组合,去除所说铜层的第二部分,其中所述组合还有利于铜的选择性,同时避免被腐蚀铜层的侵蚀,并利用设计为去除所说阻挡层的各气体的第三组合,进一步去除所说阻挡层,同时避免所说被腐蚀铜表面的侵蚀或钝化所说被腐蚀铜表面。
22、根据权利要求18或19或20的方法,其中在所说铜层的所说第一部分去除期间能与铜化学反应的所说至少一种气体选自由HCl、HBr、HI、SiCl4、BCl3、CHF3、CF4、SF6、Cl2及它们的混合气体构成的第一组,在所说铜层的所说第二部分去除期间,能与铜化学反应的所说至少一种气体选自由HCl、HBr、HI及它们的混合气体构成的第二组。
23、根据权利要求18或19或20的方法,其中在所说铜层的所说第一部分去除期间能与铜化学反应的所说至少一种气体选自由HCl、HBr、HI、SiCl4、BCl3、CHF3、CF4、SF6、Cl2及它们的混合气体构成的第一组,在所说铜层的所说第二部分去除期间,在存在选自由N2、H2、Ar、He、Xe、CH4、C2H6、C3H8及它们的混合气体构成的组中的至少一种非反应性气体的情况下,能与铜化学反应的所说至少一种气体选自由HCl、HBr、HI、SiCl4、BCl3及它们的混合气体构成的各反应气体的第二组。
CNB998051020A 1998-03-13 1999-03-01 铜深腐蚀方法 Expired - Fee Related CN1134830C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/042,146 US5968847A (en) 1998-03-13 1998-03-13 Process for copper etch back
US09/042,146 1998-03-13

Publications (2)

Publication Number Publication Date
CN1297579A true CN1297579A (zh) 2001-05-30
CN1134830C CN1134830C (zh) 2004-01-14

Family

ID=21920274

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB998051020A Expired - Fee Related CN1134830C (zh) 1998-03-13 1999-03-01 铜深腐蚀方法

Country Status (7)

Country Link
US (1) US5968847A (zh)
EP (1) EP1062694A1 (zh)
JP (1) JP2002507059A (zh)
KR (1) KR20010041844A (zh)
CN (1) CN1134830C (zh)
TW (1) TW499506B (zh)
WO (1) WO1999046812A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100343975C (zh) * 2003-02-17 2007-10-17 株式会社瑞萨科技 半导体装置的制造方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100196A (en) * 1996-04-08 2000-08-08 Chartered Semiconductor Manufacturing Ltd. Method of making a copper interconnect with top barrier layer
US5998759A (en) * 1996-12-24 1999-12-07 General Scanning, Inc. Laser processing
US6008140A (en) * 1997-08-13 1999-12-28 Applied Materials, Inc. Copper etch using HCI and HBr chemistry
KR100259357B1 (ko) * 1998-02-07 2000-06-15 김영환 반도체 소자의 배선형성방법
KR20010042419A (ko) * 1998-04-02 2001-05-25 조셉 제이. 스위니 낮은 k 유전체를 에칭하는 방법
US6265779B1 (en) * 1998-08-11 2001-07-24 International Business Machines Corporation Method and material for integration of fuorine-containing low-k dielectrics
US6351036B1 (en) 1998-08-20 2002-02-26 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with a barrier film and process for making same
US6188134B1 (en) 1998-08-20 2001-02-13 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with rubidium barrier film and process for making same
US6150269A (en) * 1998-09-11 2000-11-21 Chartered Semiconductor Manufacturing Company, Ltd. Copper interconnect patterning
US6184137B1 (en) * 1998-11-25 2001-02-06 Applied Materials, Inc. Structure and method for improving low temperature copper reflow in semiconductor features
US6300590B1 (en) * 1998-12-16 2001-10-09 General Scanning, Inc. Laser processing
US6121150A (en) * 1999-04-22 2000-09-19 Advanced Micro Devices, Inc. Sputter-resistant hardmask for damascene trench/via formation
US6374833B1 (en) * 1999-05-05 2002-04-23 Mosel Vitelic, Inc. Method of in situ reactive gas plasma treatment
KR100603844B1 (ko) * 1999-08-26 2006-07-24 엘지.필립스 엘시디 주식회사 액정표시소자의 화소전극의 제조방법.
US6372652B1 (en) * 2000-01-31 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Method for forming a thin-film, electrically blowable fuse with a reproducible blowing wattage
US6535105B2 (en) 2000-03-30 2003-03-18 Avx Corporation Electronic device and process of making electronic device
US6465887B1 (en) * 2000-05-03 2002-10-15 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with diffusion barrier and process for making same
US6297158B1 (en) * 2000-05-31 2001-10-02 Taiwan Semiconductor Manufacturing Company Stress management of barrier metal for resolving CU line corrosion
US6555994B1 (en) 2000-10-11 2003-04-29 Eni Technology, Inc. Predictive control of a generator output
US6559062B1 (en) 2000-11-15 2003-05-06 Agere Systems, Inc. Method for avoiding notching in a semiconductor interconnect during a metal etching step
US6589879B2 (en) 2001-01-18 2003-07-08 Applied Materials, Inc. Nitride open etch process based on trifluoromethane and sulfur hexafluoride
US6624067B2 (en) * 2001-02-13 2003-09-23 Bae Systems And Information And Electronic Systems Integration Inc. Process for removing a silicon-containing material through use of a byproduct generated during formation of a diffusion barrier layer
US6583053B2 (en) * 2001-03-23 2003-06-24 Texas Instruments Incorporated Use of a sacrificial layer to facilitate metallization for small features
US6509266B1 (en) 2001-04-02 2003-01-21 Air Products And Chemicals, Inc. Halogen addition for improved adhesion of CVD copper to barrier
JP2003059011A (ja) 2001-08-08 2003-02-28 Tdk Corp 磁気抵抗効果型薄膜磁気ヘッドの製造方法及び磁気抵抗効果型薄膜磁気ヘッド
JP3643807B2 (ja) * 2001-11-14 2005-04-27 三菱重工業株式会社 エッチング方法及びエッチング装置
US20030145790A1 (en) * 2002-02-05 2003-08-07 Hitoshi Sakamoto Metal film production apparatus and metal film production method
US6818555B2 (en) * 2002-10-07 2004-11-16 Taiwan Semiconductor Manufacturing Co., Ltd Method for metal etchback with self aligned etching mask
US20040134427A1 (en) * 2003-01-09 2004-07-15 Derderian Garo J. Deposition chamber surface enhancement and resulting deposition chambers
US6806192B2 (en) * 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy
US6943111B2 (en) * 2003-02-10 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier free copper interconnect by multi-layer copper seed
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US6939796B2 (en) * 2003-03-14 2005-09-06 Lam Research Corporation System, method and apparatus for improved global dual-damascene planarization
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US6821899B2 (en) * 2003-03-14 2004-11-23 Lam Research Corporation System, method and apparatus for improved local dual-damascene planarization
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7140374B2 (en) * 2003-03-14 2006-11-28 Lam Research Corporation System, method and apparatus for self-cleaning dry etch
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7084014B2 (en) * 2003-10-07 2006-08-01 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate
US20050079703A1 (en) * 2003-10-09 2005-04-14 Applied Materials, Inc. Method for planarizing an interconnect structure
US7465408B1 (en) 2003-12-03 2008-12-16 Advanced Micro Devices, Inc. Solutions for controlled, selective etching of copper
US7477130B2 (en) * 2005-01-28 2009-01-13 Littelfuse, Inc. Dual fuse link thin film fuse
US7422983B2 (en) * 2005-02-24 2008-09-09 International Business Machines Corporation Ta-TaN selective removal process for integrated device fabrication
JP4694249B2 (ja) * 2005-04-20 2011-06-08 株式会社日立ハイテクノロジーズ 真空処理装置及び試料の真空処理方法
US7332425B2 (en) * 2005-05-11 2008-02-19 Texas Instruments Incorporated Simultaneous deposition and etch process for barrier layer formation in microelectronic device interconnects
JP4849881B2 (ja) 2005-12-08 2012-01-11 株式会社日立ハイテクノロジーズ プラズマエッチング方法
WO2007095549A2 (en) * 2006-02-13 2007-08-23 Medtronic, Inc. Medical devices having textured surfaces
US20080041813A1 (en) * 2006-08-21 2008-02-21 Atmel Corporation Methods and compositions for wet etching
US8017517B2 (en) * 2007-06-07 2011-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
SG178765A1 (en) * 2009-01-21 2012-03-29 Semiconductor Energy Lab Method for manufacturing soi substrate and semiconductor device
US8679359B2 (en) * 2010-05-10 2014-03-25 Georgia Tech Research Corporation Low temperature metal etching and patterning
US10121660B2 (en) 2016-08-18 2018-11-06 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US11257834B2 (en) * 2020-01-15 2022-02-22 Micron Technology, Inc. Microelectronic devices including corrosion containment features, and related electronic systems and methods

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4298443A (en) * 1979-08-09 1981-11-03 Bell Telephone Laboratories, Incorporated High capacity etching apparatus and method
US5186718A (en) * 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5320728A (en) * 1990-03-30 1994-06-14 Applied Materials, Inc. Planar magnetron sputtering source producing improved coating thickness uniformity, step coverage and step coverage uniformity
JP2926864B2 (ja) * 1990-04-12 1999-07-28 ソニー株式会社 銅系金属膜のエッチング方法
US5372969A (en) * 1991-12-31 1994-12-13 Texas Instruments Incorporated Low-RC multi-level interconnect technology for high-performance integrated circuits
JP3203752B2 (ja) * 1992-03-24 2001-08-27 ソニー株式会社 ドライエッチング方法
US5387315A (en) * 1992-10-27 1995-02-07 Micron Technology, Inc. Process for deposition and etching of copper in multi-layer structures
JP3381076B2 (ja) * 1992-11-24 2003-02-24 ソニー株式会社 ドライエッチング方法
JPH06326059A (ja) * 1993-05-17 1994-11-25 Fujitsu Ltd 銅薄膜のエッチング方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100343975C (zh) * 2003-02-17 2007-10-17 株式会社瑞萨科技 半导体装置的制造方法

Also Published As

Publication number Publication date
WO1999046812A1 (en) 1999-09-16
TW499506B (en) 2002-08-21
US5968847A (en) 1999-10-19
JP2002507059A (ja) 2002-03-05
KR20010041844A (ko) 2001-05-25
CN1134830C (zh) 2004-01-14
EP1062694A1 (en) 2000-12-27

Similar Documents

Publication Publication Date Title
CN1134830C (zh) 铜深腐蚀方法
US10354888B2 (en) Method and apparatus for anisotropic tungsten etching
CN1997771B (zh) 等离子体处理系统中基片蚀刻的方法
TW505984B (en) Method of etching patterned layers useful as masking during subsequent etching or for damascene structures
TWI427684B (zh) 用於現場基底處理之方法及裝置
CN100353505C (zh) 选择性蚀刻掺杂碳的低介电常数材料的方法
US20170053810A1 (en) Atomic layer etching of tungsten and other metals
US7244672B2 (en) Selective etching of organosilicate films over silicon oxide stop etch layers
US20160181116A1 (en) Selective nitride etch
TWI375269B (en) Method for providing uniform removal of organic material
CN101064244A (zh) 形成用于高孔径比应用的各向异性特征图形的蚀刻方法
CN101057314A (zh) 移除残余物的后蚀刻处理
KR20140014119A (ko) 실리콘 웨이퍼들 상에서의 스루-실리콘 비아들의 제조
CN1643651A (zh) 多室基材处理系统中执行的整合原位蚀刻制程
US10163656B2 (en) Methods for dry etching cobalt metal using fluorine radicals
CN101079379A (zh) 集成工艺调制一种利用hdp-cvd间隙填充的新型方法
CN102610515A (zh) 用于高温蚀刻高-k材料栅结构的方法
JP2003526191A (ja) 半導体デバイス用銅エッチング方法
CN1781185A (zh) 在双掺杂栅应用中改进轮廓控制和提高n/p负载的方法
CN1538504A (zh) 场效晶体管的一种闸极结构的制造方法
CN100552891C (zh) 双镶嵌应用中底部抗反射涂层的两步蚀刻
JP2003526897A (ja) 後続のエッチング中のマスキングとして有用な、またはダマシン構造に有用な、パターニングされた層のエッチング方法
CN1551307A (zh) 半导体器件的制造方法和等离子体蚀刻装置的清洁方法
CN1769517A (zh) 等离子体化学气相沉积设备及用它制造半导体器件的方法
CN1967786A (zh) 等离子体蚀刻方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee