JP2007142183A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】素子分離溝の側壁に与えられるダメージを抑制できるようにする。
【解決手段】シリコン基板2の上方側からインプランテーション技術によりボロン等のp型の不純物を導入する。この不純物は、シリコン基板2の素子形成領域AAのチャネル領域CHに導入された不純物と同一導電型の不純物である。この後、アニール工程等により加熱されチャネル領域CHから不純物が素子分離領域10側に放出されやすくなっても特にシリコン基板2の表面に近い側からの不純物放出を抑制でき、セルトランジスタTrの閾値電圧を安定的に保つことができる。
【選択図】図19

Description

本発明は、素子を分離するためのSTI(Shallow Trench Isolation)構造の素子分離領域を備えた半導体装置およびその製造方法に関する。
近年、半導体素子の集積度の向上に伴い素子の微細化が進められている。半導体素子の微細化に伴い素子分離領域も微細化されている。そこで、素子分離領域にはSTI構造が採用されている。このSTI構造の素子分離領域は、半導体基板の表面に素子分離溝を形成し素子形成領域を区画した後、素子分離溝の内部に絶縁膜が埋め込まれることにより構成される。
素子形成領域には前記素子の一種として例えばトランジスタが形成されるが、例えばトランジスタの閾値電圧を調整するため不純物を素子形成領域に導入する必要がある。しかしながら近年の素子の微細化に伴い不純物を導入したとしても、後の熱処理時に素子分離領域側に拡散してしまうという問題が生じていた。この問題を解決するため素子形成領域の側壁上部にイオン注入する技術がある(例えば、特許文献1参照)。
この特許文献1によれば、ボロン(不純物)を素子形成領域の側壁上部に注入し約1000℃で約5秒間のRTA(Rapid Thermal Annealing)法による急速加熱を行うことにより、注入されたボロンと素子形成領域を構成するシリコンとを結合している。これにより、ソース/ドレイン領域の活性化のために行われる熱処理に伴うボロンの拡散を抑制することができる。
特開2003−92386号公報
特許文献1に開示されている技術を適用し素子分離溝の側壁に例えばイオン注入により不純物を導入したとしても素子分離溝の側壁に与えられるダメージが大きくなってしまう。するとリーク電流が増加してしまうため所望の特性を得られないという不具合を生じてしまう。
本発明は、上記事情に鑑みてなされたもので、その目的は、素子分離溝の側壁に与えられるダメージを抑制できる半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、半導体基板と、チャネル領域を備え半導体基板に形成されたトランジスタと、チャネル領域に隣接して形成されると共に絶縁膜が形成された素子分離領域とを備え、素子分離領域の絶縁膜には、素子形成領域に導入された不純物と同種の不純物が導入されていることを特徴としている。
本発明の半導体装置は、セルトランジスタおよびトレンチキャパシタを備えたDRAMセルが形成されると共に、素子分離溝が形成されることによりセルトランジスタのチャネル領域が区画された半導体基板と、DRAMセルのセルトランジスタおよびトレンチキャパシタと他の素子とを分離する絶縁膜が形成された素子分離領域とを備え、セルトランジスタのチャネル領域には、所定種の不純物が導入され、素子分離領域の絶縁膜には、チャネル領域に導入された不純物と同種の不純物が、前記素子分離領域の上部における半導体基板の表面付近の深さにおいてピーク濃度となり、前記素子分離領域の深さ方向に向けて濃度が低下するように導入されていることを特徴としている。
本発明の半導体装置の製造方法は、半導体基板に素子分離溝を形成することにより素子形成領域を区画する第1工程と、素子分離溝内に所定種の不純物が導入された絶縁膜を形成する第2工程と、チャネル領域内に前記所定種の不純物を導入する第3工程とを備えたことを特徴としている。
本発明によれば、素子分離溝の側壁に与えられるダメージを抑制できるという効果を奏する。
本発明の一実施形態について図1ないし図20を参照しながら説明する。図1および図2は、トレンチキャパシタ型のDRAMセルを備えた半導体装置としてのDRAM半導体記憶装置1について、メモリセルの切断面図およびメモリセルの配設状態の平面図を模式的に示している。本実施形態においては、P型のシリコン基板にメモリセル領域を形成した例を示す。
<構造について>
図2は、DRAM半導体記憶装置1におけるメモリセルの配設状態の一例を模式的な平面図により示している。また図1は、メモリセルの内部構造を図2のX−X線に沿う模式的な切断面図により示している。図2に示すように、DRAM半導体記憶装置1は、シリコン基板2にメモリセル3が複数配列されたメモリセル領域を備えている。このメモリセル領域においてはトレンチ4が千鳥足状に配設されており、それぞれが楕円柱状に形成されている。
図1に示すように、メモリセル3は、トレンチキャパシタCおよびnMOS型のセルトランジスタTrにより構成されている。シリコン基板2には、深いトレンチ4が形成されており、このトレンチ4の底部側に位置してトレンチキャパシタCが形成されている。
以下、トレンチキャパシタCの構成について説明する。トレンチ4の外周には、当該トレンチ4の下部からある所定の深さまでプレート拡散層5が形成されている。このプレート拡散層5は、メモリセル3の構成するトレンチキャパシタCのプレート電極として機能する。トレンチ4の内面で且つプレート拡散層5上には、キャパシタ絶縁膜6が形成されている。このキャパシタ絶縁膜6は、SiN−SiO2膜、またはAl23−SiO2膜、またはHfO2−SiO2膜等により形成されており、トレンチキャパシタCの両プレート電極分離用の誘電体膜として機能する。
トレンチ4の内面且つキャパシタ絶縁膜6の内側には、第1の導電膜7が形成されている。この第1の導電膜7は、例えば不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくはポリサイドにより形成されている。
第1の導電膜7およびキャパシタ絶縁膜6の上には、側壁絶縁膜8がトレンチ4の内周面に形成されている。この側壁絶縁膜8は、縦型寄生トランジスタのリーク電流を抑制するための膜であり、熱処理されることにより形成されたシリコン酸化膜からなる熱酸化膜29と、その内側に化学気相成長法(CVD(Chemical Vapor Deposition)法)により形成されたシリコン酸化膜からなる絶縁膜30との積層構造で構成されている。
この側壁絶縁膜8の内側には、第2の導電膜9が形成されている。この第2の導電膜9は、例えば不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくはポリサイドにより形成されている。
また、トレンチ4の内部で且つ第2の導電膜9の上には第3の導電膜13が形成されている。この第3の導電膜13は、不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくはポリサイドにより形成されている。このようにして、トレンチキャパシタCは、第1ないし第3の導電膜7、9、13、プレート拡散層5およびキャパシタ絶縁膜6を備えて構成されている。
第1の導電膜7の上方および第2の導電膜9の上側部にはSTI(Shallow Trench Isolation)構造の素子分離領域10が形成されている。図1に示すように、この素子分離領域10は、トレンチキャパシタCを挟んでセルトランジスタTrの形成側とは反対側に形成され、メモリセル3のトレンチキャパシタCが、隣接した他のメモリセル3との間で電気的に高抵抗に保たれるように形成されている。
また、この素子分離領域10の上にはワード線WLが通過するように形成されているが、素子分離領域10は、トレンチキャパシタCとワード線WLとの間を電気的に高抵抗に保つように形成されている。この素子分離領域10は、素子形成領域AAを区画するように形成されている。図20は、図2のY−Y線に沿う切断面図を示している。尚、この図20には、ゲート酸化膜18、層間絶縁膜22、ビット線20の記載を省略している。この図20に示すように、素子形成領域AAの両側に隣接して素子分離領域10が形成されている。
この素子分離領域10は、素子分離溝12の内面に対して信頼性向上のためのシリコン酸化膜32が薄く形成されると共に、このシリコン酸化膜32の上にTEOS(Tetra Ethoxy Silane)膜からなるシリコン酸化膜11(素子分離絶縁膜に相当)が埋込み形成されることにより構成される。尚、このシリコン酸化膜11がTEOS膜により構成される場合、HDP(High Density Plasma)−CVD法により形成される。尚、シリコン酸化膜11および32が素子分離領域10の絶縁膜に相当している。
通常、このシリコン酸化膜11には不純物が導入されていない。このため素子分離領域10内におけるシリコン酸化膜11の不純物濃度は素子形成領域AAにおける不純物濃度に比較して低く、熱工程等の影響によりセルトランジスタTrのチャネル領域CHの不純物が素子分離領域10に放出されてしまう。
そこで、本実施形態においては、素子形成領域AAのチャネル領域CHに導入されている不純物と同種の不純物がシリコン酸化膜11に導入されている。したがって、たとえ熱工程を経たとしても素子形成領域AAのチャネル領域CHからシリコン酸化膜11に対する不純物抜けを抑制できる。
セルトランジスタTrは、トレンチキャパシタCに隣接して配設されると共に電気的に接続するようにトレンチ4の水平面のある所定方向側に形成されている。また、トレンチ4に埋込まれた第3の導電膜13とトレンチ4の外周におけるセルトランジスタTrとの界面にはストラップ部14が形成されている。
このストラップ部14は、ドナー型の不純物が第3の導電膜13から外方拡散されることによりトレンチ4の上部外周のセルトランジスタTr側に形成される。セルトランジスタTrは、ワード線WLとしても機能するゲート電極15、n型の一方および他方の拡散層16および17(ソース/ドレイン拡散層)、ゲート絶縁膜としてのゲート酸化膜18を備えている。ストラップ部14や拡散層16および17に導入される不純物は、水平方向に略同一濃度で導入されるが、その濃度は素子分離領域10に導入される不純物の濃度よりも大幅に濃い。
素子分離領域10には、シリコン酸化膜11の上部におけるシリコン基板2の表面付近に濃度がピークとなり、その深さ方向に向けて濃度が低下するように導入されている。
ゲート電極15は、多結晶シリコン層15aおよびその上に形成されたシリサイド15bにより構成されている。一方の拡散層16には、第3の導電膜13が電気的に接続されている。シリコン基板2の上にはゲート酸化膜18が形成されている。このゲート酸化膜18の上にはゲート電極15が形成されている。このゲート電極15を覆うようにシリコン窒化膜による側壁絶縁膜21が形成されている。ゲート電極15の両脇にはシリコン基板2の表層側に一方および他方の拡散層16および17が形成されている。これらの一方および他方の拡散層16および17の間がチャネル領域CHとして構成されている。
また、他方の拡散層17にはコンタクトプラグ19が構造的および電気的に接続されており、他方の拡散層17はコンタクトプラグ19を介して上層側のビット線20に接続されている。このコンタクトプラグ19は、拡散層17およびビット線20を電気的に導通接続するように形成されている。さらに、ビット線20とメモリセル3とを電気的に高抵抗に保つように層間絶縁膜22が形成されている。
本実施形態に係る構成によれば、素子形成領域AAのチャネル領域CHに導入されている不純物と同種の不純物がシリコン酸化膜11に導入されているため、素子形成領域AAのチャネル領域CHからシリコン酸化膜11に対する不純物抜けを抑制できる。これにより、素子分離領域10の側壁に不純物をイオン注入する必要もなくなり、側壁にダメージが与えられることもなくなる。したがってこの原因に起因したリーク電流を抑制できる。
また、本実施形態では、不純物が素子分離領域10内のシリコン酸化膜11の上部におけるシリコン基板2の表面付近においてピーク濃度となり、深さ方向に向けて濃度が低下するように導入されている。したがって、ストラップ部14および拡散層16の最深部付近に隣接した素子分離領域10における絶縁膜11内(図2の領域11bにおけるストラップ部14および拡散層16の最深部の隣接領域)の不純物濃度を低下させることができ、ジャンクションリーク電流を抑制できる。
<製造方法について>
以下、このようなトレンチキャパシタ型のDRAMセルを備えたDRAM半導体記憶装置1の特にメモリセル3の製造方法について図3ないし図20を参照しながら説明する。図3ないし図20は、製造方法の一連の流れを切断面図により模式的に示している。
まず図3に示すように、シリコン基板2上にシリコン酸化膜28を形成し、この上にシリコン窒化膜23を堆積する。また、このシリコン窒化膜23の上にBSG(Boron Silicate Glass)膜24を堆積し、この上にハードマスクとして機能するTEOS膜25を堆積する。さらに、図4に示すように、TEOS膜25上にフォトレジスト(図示せず)を塗布してリソグラフィ技術によりパターン形成し、異方性エッチングによりTEOS膜25、BSG膜24、シリコン窒化膜23およびシリコン酸化膜28をエッチングしトレンチ4を形成した後、レジストパターンを除去する。
レジストパターンを除去した後、図5に示すように、BSG膜24およびTEOS膜25をマスクとして異方性エッチングによりシリコン基板2を所定の深さまでエッチングすることにより深いトレンチ4を形成する。このとき、TEOS膜25もこの異方性エッチングによりエッチングされ、本工程途中において消滅する。次に、BSG膜24を除去する。
さらに、図6に示すように、トレンチ4の底部から所定の高さ(深さ)までトレンチ4の内面に不純物がドープされたシリカガラス26を堆積し、このシリカガラス26をTEOS膜(図示せず)で覆い、高温で熱処理することによりトレンチ4の外側面にトレンチキャパシタCのプレート拡散層5を形成する。
その後、トレンチ4内のTEOS膜およびシリカガラス26を除去し洗浄した後、図7に示すように、プレート拡散層5の上にキャパシタ絶縁膜6を成膜し、このキャパシタ絶縁膜6の内側に第1の導電膜7を埋込み形成し、プレート拡散層5の上部付近までエッチバックする。次に、この処理基板を熱処理することによりトレンチ4の内面を熱酸化し熱酸化膜29を形成する。この熱酸化膜29は、縦型寄生トランジスタによるリーク電流抑制のために形成される膜であり例えば800℃以上の高温で形成される。次に、この熱酸化膜29を覆うようにCVD法により等方的にシリコン酸化膜(例えばTEOS膜)による絶縁膜30を形成する。
次に、図8に示すように、第1の導電膜7の上部に形成された絶縁膜30および熱酸化膜29を異方性エッチングにより除去する。これにより、絶縁膜30および熱酸化膜29がトレンチ4の内側壁に残留し、側壁絶縁膜8が形成される。
次に、図9に示すように、第1の導電膜7の上部で且つ側壁絶縁膜8の内側に第2の導電膜9を埋込み形成し、図10に示すように、シリコン基板2の表面より少し深い位置まで第2の導電膜9をエッチングする。次に、図11に示すように、第2の導電膜9の上側に形成されたトレンチ4内の側壁絶縁膜8を等方性エッチングにより選択的に除去する。次に、図12に示すように、第2の導電膜9および側壁絶縁膜8の上に第3の導電膜13を形成し、シリコン基板2の表面付近までエッチバックする。
さらに、レジスト(図示せず)を塗布しリソグラフィ技術によりレジストパターンを形成した後、図13に示すように、異方性エッチングにより第2および第3の導電膜9および13や側壁絶縁膜8に素子分離溝12を加工形成する。この加工工程においては、隣接する各メモリセル3を構成するトレンチ4間の対向側に素子分離領域10用の穴部としてシリコン基板2の表面から所定の深さまで素子分離溝12を形成する。このとき、第3の導電膜13は、トレンチキャパシタCに対して自己のメモリセル3を形成するセルトランジスタTrの一方の拡散層16(図1参照)側に残留するようになる。
図14ないし図19は、図2におけるY−Y線に沿う切断面図を模式的に示している。特に、図14は、素子分離溝12の形成時におけるY−Y線に沿う切断面図を模式的に示している。
この図14に示すように、素子分離溝12を形成するときには、素子形成領域AAの両側に素子分離溝12を形成する。尚、素子形成領域AAは、メモリセル3におけるセルトランジスタTrのチャネル領域CHおよび拡散層16,17を含む領域を示している。
次に、図15に示すように、シリコン窒化膜23を等方的に100Å程度後退させる。次に、図16に示すように、ゲート酸化膜の信頼性向上を目的としてシリコン基板2の素子分離溝12内の表面を酸化しシリコン酸化膜32を形成する。次に、図17に示すように、素子分離溝12内の表面に形成されたシリコン酸化膜32の内側に対してHDP−CVD法によりTEOS膜(シリコン酸化膜11)を埋込む。
次に、図18に示すように、シリコン窒化膜に対して高選択性を有する条件によりシリコン酸化膜11を所定深さまでエッチバックする。シリコン酸化膜11の上面は、シリコン窒化膜23の上面より下方で且つシリコン基板2の上面より上方に位置するように形成される。
次に、図19に示すように、シリコン基板2の上方側からインプランテーション技術によりボロン等のp型の不純物を導入する。図1および図19には、不純物の注入領域11aを示している。この注入領域11aは、シリコン基板2の表面付近から所定の深さまでの領域である。導入される不純物は、シリコン基板2におけるセルトランジスタTrのチャネル領域CHの導電型と同一導電型の不純物である。尚、不純物導入を望まない領域(例えば周辺回路領域)にはこの不純物の導入工程の前にレジストによりマスクする。
このように不純物を導入するときには、シリコン窒化膜23がシリコン基板2の上に例えば1500Å程度残留しているため、このシリコン窒化膜23がマスクとなり素子形成領域AAには不純物が導入されることがない。これにより、セルトランジスタTrの素子特性が変化することもない。また、インプランテーション技術により不純物を導入するため、シリコン基板2の表面に近い側のシリコン酸化膜11中の不純物濃度を上昇させることができる。
この後、素子形成領域AAに対して閾値調整用の不純物のインプランテーション処理が行われた後、たとえその後活性化アニール工程等により加熱され素子形成領域AA(チャネル領域CH)から不純物が素子分離領域10側に放出されやすくなってもシリコン基板2の素子形成領域AA(チャネル領域CH)のうちの特にシリコン基板2の表面に近い側からの不純物放出を抑制でき、セルトランジスタTrの閾値電圧を安定的に保つことができる。
シリコン基板2の表面からシリコン酸化膜11の表面までの高さはデバイス設計に応じて変化するが、この高さに応じてインプランテーション処理の加速電圧を調整し、シリコン基板2の表面付近、もしくは、シリコン基板2の表面から1000Å程度の深さまでの間の所定の深さに不純物濃度のピークを調整すると良い。実験的に、シリコン窒化膜23の膜厚を1500Å、シリコン酸化膜11のシリコン窒化膜23の上面からの距離を1000Åとしたとき、加速電圧を10〜40[keV]、ドーズ量を1×1012〜1×1014[cm-2]の範囲内の一定量として不純物をイオン注入すると良い。この場合、上述した深さに不純物濃度のピークを調整しやすくなる。
また、不純物濃度は、シリコン基板2のチャネル領域CHよりも不純物濃度が低くても不純物放出の抑制作用を奏するがチャネル領域CHに導入される不純物濃度よりも高濃度であることが望ましい。この場合、不純物抜けの抑制効果を向上させることができる。
この後、図20に示すように、シリコン酸化膜に対して高選択性を有する条件で、トレンチ4形成用のハードマスク材として使用したシリコン窒化膜23を剥離する。
尚、このような構成を製造するときには熱工程を経て製造することになるが、このような熱工程により第3の導電膜13からドナー型の不純物が外方拡散されることによりストラップ部14が形成される(図1参照)。このストラップ部14は、セルトランジスタTrの拡散層16およびトレンチキャパシタC間の電気抵抗抑制のために形成される領域である。次に、シリコン酸化膜28を剥離し、再度シリコン酸化膜(図示せず)を形成した後、セルトランジスタTrのチャネル領域CHに対して閾値調整用の不純物をイオン注入する。
次に、図1に示すように、熱酸化処理によりゲート酸化膜18を形成すると共に、このゲート酸化膜18上や素子分離領域10上にゲート電極15(多結晶シリコン層15aおよびシリサイド15b)を形成すると共に、ゲート電極15の両脇に対してシリコン基板2の表層側にn型の拡散層16および17を形成し、その後側壁絶縁膜21を形成する。このとき、セルトランジスタTrの拡散層16が第3の導電膜13と電気的に接続するように形成される。
次に、側壁絶縁膜21の上に層間絶縁膜22を形成し、この層間絶縁膜22をエッチング加工することによりセルトランジスタTrの他方の拡散層17の上部の層間絶縁膜22を除去することでコンタクトホール33を形成し、コンタクトプラグ19を埋込み形成する。さらに、コンタクトプラグ19の上部にTi(チタン)膜もしくはW(タングステン)膜等の金属膜からなるビット線20(上層配線)を形成する。これにより、他方の拡散層17とビット線20との間がコンタクトプラグ19により電気的に導通接続するようになる。この後、数工程を経てDRAM半導体記憶装置1が完成するが、この詳細説明については省略する。
本実施形態の製造方法によれば、シリコン基板2に素子分離溝12を形成することによりチャネル領域CHを区画し、素子分離溝12の内面にシリコン酸化膜32を形成すると共にこの上に例えばTEOS膜からなるシリコン酸化膜11を埋込み、このシリコン酸化膜11に対してインプランテーション技術によりボロン等のp型の不純物をイオン注入するため、たとえその後活性化アニール工程等により加熱され素子形成領域AA(チャネル領域CH)から不純物が素子分離領域10側に放出されやすくなってもシリコン基板2の特に表面に近い側からの不純物放出を抑制でき、シリコン基板2の表面付近の不純物濃度低下を抑制することができる。これにより、セルトランジスタTrの閾値電圧を安定的に保つことができる。これにより、素子分離領域10の側壁に不純物をイオン注入する必要もないため、側壁にダメージが与えられることもない。
不純物が素子分離領域10の上部においてシリコン基板2の表面付近においてピーク濃度となりその深さから深さ方向に向けて濃度が低下するように導入されているため、ストラップ部14の最深部付近に隣接した素子分離領域10における絶縁膜11内(図2の領域11bにおけるストラップ部14および拡散層16の最深部付近の隣接領域参照)の不純物濃度を低下させることができ、ジャンクションリーク電流を抑制できる。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
素子分離溝12にシリコン酸化膜32および11を形成した後、シリコン酸化膜32および11に対してイオン注入する実施形態を示したが、これに限定されるものではなく、例えば素子分離溝12内に対して素子形成領域AAのチャネル領域CHに導入される不純物と同種の不純物を含む膜を成膜するようにしても良い。
前述実施形態に限定されるものではなく、半導体装置内にNチャネル型のFETが形成されていれば、素子形成領域AAのチャネル領域CHに導入されているP型の不純物と同種の不純物(例えばボロン(B))を素子分離領域10に導入したり、半導体装置内にPチャネル型のFETが形成されていれば、素子形成領域AAのチャネル領域CHに導入されているN型の不純物と同種の不純物(例えばリン(P)や砒素(As))を素子分離領域10に導入するようにしても良い。すなわち、DRAM半導体記憶装置に限定されるものではなく、FETが形成されている半導体装置であればどのような半導体装置に適用しても良い。特に汎用DRAM、特定用途DRAM、混載DRAM半導体記憶装置に適用すると良い。P型のシリコン基板2に形成した例を示したが、その他の半導体基板に適用しても良い。
本発明の一実施形態を示す模式的な切断面図 模式的な平面図 製造の流れを示す模式的な切断面図(その1) 製造の流れを示す模式的な切断面図(その2) 製造の流れを示す模式的な切断面図(その3) 製造の流れを示す模式的な切断面図(その4) 製造の流れを示す模式的な切断面図(その5) 製造の流れを示す模式的な切断面図(その6) 製造の流れを示す模式的な切断面図(その7) 製造の流れを示す模式的な切断面図(その8) 製造の流れを示す模式的な切断面図(その9) 製造の流れを示す模式的な切断面図(その10) 製造の流れを示す模式的な切断面図(その11) 製造の流れを示す模式的な切断面図(その12) 製造の流れを示す模式的な切断面図(その13) 製造の流れを示す模式的な切断面図(その14) 製造の流れを示す模式的な切断面図(その15) 製造の流れを示す模式的な切断面図(その16) 製造の流れを示す模式的な切断面図(その17) 製造の流れを示す模式的な切断面図(その18)
符号の説明
図面中、2はシリコン基板(半導体基板)、10は素子分離領域、11および32はシリコン酸化膜(絶縁膜)、CHはチャネル領域を示す。

Claims (5)

  1. 半導体基板と、
    チャネル領域を備え前記半導体基板に形成されたトランジスタと、
    前記チャネル領域に隣接して形成されると共に絶縁膜が形成された素子分離領域とを備え、
    前記素子分離領域の絶縁膜には、前記チャネル領域に導入された不純物と同種の不純物が導入されていることを特徴とする半導体装置。
  2. 前記素子分離領域の絶縁膜には、前記不純物が前記半導体基板の表面部付近の深さにおいてピーク濃度となり、前記素子分離領域の深さ方向に向けて濃度が低下するように導入されていることを特徴とする請求項1記載の半導体装置。
  3. セルトランジスタおよびトレンチキャパシタを備えたDRAMセルが形成されると共に、素子分離溝が形成されることにより前記セルトランジスタのチャネル領域が区画された半導体基板と、
    前記DRAMセルのセルトランジスタおよびトレンチキャパシタと他の素子とを分離する絶縁膜が形成された素子分離領域とを備え、
    前記セルトランジスタのチャネル領域には、所定種の不純物が導入され、
    前記素子分離領域の絶縁膜には、前記チャネル領域に導入された不純物と同種の不純物が、前記素子分離領域の上部における前記半導体基板の表面付近の深さにおいてピーク濃度となり、前記素子分離領域の深さ方向に向けて濃度が低下するように導入されていることを特徴とする半導体装置。
  4. 半導体基板に素子分離溝を形成することによりチャネル領域を区画する第1工程と、
    前記素子分離溝内に所定種の不純物が導入された絶縁膜を形成する第2工程と、
    前記チャネル領域内に前記所定種の不純物を導入する第3工程とを備えたことを特徴とする半導体装置の製造方法。
  5. 前記第2工程では、前記絶縁膜に対して不純物をイオンインプランテーション技術によりイオン注入することにより前記所定種の不純物が導入された絶縁膜を形成することを特徴とする請求項4記載の半導体装置の製造方法。

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