CN113707554A - 精准制备鳍式结构深度的自动制程控制方法 - Google Patents

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Abstract

一种精准制备鳍式结构深度精度达到小于+/‑0.5nm的自动制程控制方法,包括以下步骤:1)进行浅沟槽隔离回蚀并执行第一次自动制程控制(APC‑1);2)用硫酸加双氧水进行清洗;3)移去氮化硅硬式罩幕;4)量测蚀刻深度并将量测值回馈给浅沟槽隔离回蚀;5)进行第一次鳍式结构深度蚀刻並执行第二次自动制程控制(APC‑2);6)量测蚀刻深度并将量测值回馈给第一次鳍式结构深度蚀刻;7)进行第二次鳍式结构深度蚀刻並执行第三次自动制程控制(APC‑3);8)量测蚀刻深度并将量测值回馈给第二次鳍式结构深度蚀刻。这种方法鳍式结构深度控制精度可由+/‑1.5nm改善到小于+/‑0.5nm。

Description

精准制备鳍式结构深度的自动制程控制方法
技术领域
本发明涉及半导体技术,具体涉及一种精准制鳍式场效晶体管鳍式结构深度的自动过程控制方法。
背景技术
如图1所示,传统平面式结构晶体管的通道结构是二维结构,通道结构由通道长度及通道宽度组成,如图1(a)所示,平面式结构晶体管的通道宽度是单一面向;鳍式场效晶体管(FinFET)的通道结构则是三维结构,如图1(b)所示,通道宽度是由三个面向组成,分成一个鳍式结构头度面相及两个鳍式结构高度(Fin height)面相,其中鳍式结构是鳍式场效晶体管特有的结构,控制鳍式结构高度(深度)的方法则是利用鳍式结构深度蚀刻(Finrecess)制程工艺达成,因为鳍式结构深度蚀刻攸关鳍式结构高度及最终影响通道宽度,因此制程工艺上更着重于要求鳍式结构深度蚀刻的精准控制。因鳍式结构深度蚀刻强相关于鳍式结构高度,在控制深度时,现有技术为单一步蚀刻步骤且没有蚀刻停止层可供参考来控制深度,因此,鳍式结构深度控制的精度不甚理想。
发明内容
本发明要解决技术问题在于,针对现有技术存在鳍式结构深度蚀刻的深度控制精度不足的问题,提出一种精准制备鳍式结构深度的自动制程控制方法。
本发明上述技术问题这样解决,如图2所式,构造一种精准制备鳍式结构深度的自动制程控制方法(APC),在浅沟槽隔离回蚀时,根据深度量测值回馈执行第一次APC,清洗及氮化硅移除则根据原来的步骤执行,之后的深度量测值自动回馈给浅沟槽隔离回蚀,接下来将Fin recess步骤分成Fin recess-1及Fin recess-2两个步骤,中间加入深度量测步骤,在Fin recess-1执行第二次APC并将后续的深度量测值自动回馈给Fin recess-1,最后在Fin recess-2做第三次APC并将后续的深度量测值自动回馈给Fin recess-2,三个步骤的APC设计可以精准控制鳍式深度控制并同时改善Fin recess微笑曲线程度(图3)。
在本发明提供的精准制备Fin recess的自动制程控制方法中,包括以下步骤:
S1)在半导体制程浅沟槽隔离结构流程中,完成至二氧化硅化学机械研磨步骤;
S2)進行浅沟槽隔离回蚀,其中,蚀刻参数修正则是参考前批第一次自动制程控制(APC-1)的深度量测数值;
S3)用硫酸加双氧水进行SPM芯片清洗;
S4)去除氮化硅硬式罩幕;
S5)量测蚀刻深度并执行第一次自动制程控制(APC-1),将量测值回馈给S2)浅沟槽隔离回蚀;
S6)进行第一次鳍式结构深度蚀刻,其中,蚀刻参数修正则是参考前批第二次自动制程控制(APC-2)的深度量测数值;
S7)量测蚀刻深度并並执行第二次自动制程控制(APC-2),将量测值回馈给S6)进行的第一次鳍式结构深度蚀刻;
S8)进行第二次鳍式结构深度蚀刻,其中,蚀刻参数修正则是参考前批第三次自动制程控制(APC-3)的深度量测数值;
S9)量测蚀刻深度并执行第三次自动制程控制(APC-3),将量测值回馈给S8)第二次鳍式结构深度蚀刻。
本发明共执行三次APC,每次都是根据前步骤的蚀刻深度,逐步将芯片自动修正达到规格中心。
在本发明上述方法中,所述方法适用于硅芯片或锗化硅(SiGe)芯片。
在本发明上述方法中,Fin recess的蚀刻材质还包括经过或未经过退火的流动性二氧化硅沉积(flowable oxide)”或是具有”高K(介电常数)或低K或高低K混合的化学气相二氧化硅沉积(CVD oxide)”。
在发明上述方法中,还包括利用湿或干的蚀刻进行的浅沟槽隔离回蚀工艺的自动制程控制。
在本发明上述方法中,鳍式结构深度蚀刻的自动制程控制包括一个或多个热等向性蚀刻和/或离子等向性蚀刻的自动制程控制。
实施本发明提供的精准制备Fin recess自动制程控制方法,鳍式结构深度控制精度可以从+/-1.5nm改善到小于+/-0.5nm,当站的微笑曲线深度可以从大于2.0nm,改善到小于1.0nm,即使后制程恶化微笑曲线,有执行三步骤APC的方式还是可以将最终的微笑曲线由大于7.0nm改善到小于6.0nm。
附图说明
图1包含平面式晶体管结构和鳍式场效晶体管结构示意图;
图2包含了现有技术与本发明方法的制程工艺示意图;
图3示出Fin recess的理想结构及微笑曲线结构式意图,并标示如何量化微笑曲线程度。
具体实施方式
以下结合附图和实施例,进一步说明本发明方法的实施例。
如图1所示,图1(a)平面式晶体管的通道是二维结构,可以用通道宽度和通道长度两个方面来描述,平面式晶体管的电流流通宽度只单纯由示意图中所示的通道宽度单一面向所定义,这种平面式晶体管无需制程工艺;而图1(b)鳍式场效晶体管的通道是三维结构,包含两面鳍式结构高度及鳍式结构头部的距离。
如图2(a)所示,现有技术的制程工艺包括:S21)在半导体制程浅沟槽隔离结构流程中,完成至二氧化硅化学机械研磨步骤;S22)在氮化硅表面进行浅沟槽隔离回蚀;S23)用硫酸加双氧水进行SPM芯片清洗;S24)用磷酸去除氮化硅硬式罩幕;S25)深度量测;S26)实施鳍式结构深度蚀刻(干法刻蚀);S27)再次进行深度量测S27。可以看到,这个过程中有两次深度量测(S22、S27)和单一蚀刻步骤来控制鳍式结构深度(S26),且没有蚀刻停止层可供参考来实施反馈控制深度,因此,鳍式结构深度控制的精度无法达到高精度要求。
如图2(b)所示,在本发明提供的精准制备鳍式结构深度的自动制程控制方法中,包括以下步骤:S201)在半导体制程浅沟槽隔离结构流程中,完成至二氧化硅化学机械研磨步骤;S202)在氮化硅表面进行浅沟槽隔离回蚀(STI etch back);S203)用硫酸加双氧水进行SPM芯片清洗,此处清洗液应有适当浓度;S204)用磷酸去除氮化硅硬式罩幕;S205)量测蚀刻深度并将量测值回馈给浅沟槽隔离回蚀S202,即执行第一次自动制程控制(APC-1),用于在S202根据S205的深度量测结果调整回蚀工艺参数,例如时间;S206)进行第一次蚀刻Fin recess-1;S207)量测蚀刻深度并进行第二次自动制程控制(APC-2),将量测值回馈给S206的第一次蚀刻Fin recess-1,换言之,将深度量测获得的第一次蚀刻深度信息通过第二次自动制程控制(APC-2)回馈给S206的第一次蚀刻;S208)进行第二次蚀刻Fin recess-2;S209)量测蚀刻深度并执行第三次自动制程控制APC-3,将S209获得的深度量测值回馈给S208的第二次蚀刻Fin recess-2;依次可以保证较高的蚀刻深度精度。
在本发明上述实施例中,通过S205、207和209三个步骤实施三次APC方法逐步将芯片鳍式结构深度修正达到规格中心。本发明采用了三次深度量测的同时实施了三次APC方法回馈深度误差信息,实现浅沟槽隔离回蚀、第一次蚀刻和第二次蚀刻的动态调整,此处,作为一个例子,动态调整的可以是时间这个参数。
在本发明实施例中,鳍式结构深度(Fin recess)蚀刻的重点在于等向蚀刻(isotropic),等向蚀刻有分热制程蚀刻工艺法及电浆蚀刻工艺,都可以达到相同成效,此外,热制程蚀刻工艺及电浆蚀刻工艺在蚀刻工艺上会有些微上的差异,例如不同方式长出来的二氧化硅蚀刻率差异或是二氧化硅对Si的选择比,因此,在实施本发明方法时,可以根据实际需求选择适当的蚀刻方式。
在本发明实施例中的两个蚀刻步骤都是蚀刻二氧化硅,对于硅材质的必须有很高选择比,此外,本发明为将现有技术中一个蚀刻(S26)拆成两个蚀刻(S206、S207)步骤,第二步骤蚀刻工艺也可经由参数改变来补偿第一步骤的问题,例如微笑曲线,均匀度等。换言之,第二步骤用以根据第一步骤的深度,自动修正使精度达到规格中心。在将量测值回馈给第二次鳍式结构深度蚀刻是这样进行的,在两个蚀刻过程中,如果要求第一次蚀刻深度是20纳米,第二次蚀刻深度也是20纳米,但由于第一次蚀刻制程的偏移,实际只蚀刻19纳米,自动制程控制就会将第一次蚀刻步骤参数修正为20纳米并提供给下批产品生产,此外,自动制程控制也会将此批产品第二次蚀刻自动修改为蚀刻深度为21纳米,从而实现最终较好的结果。
图3示出了理想的鳍式结构(图3(a))以及对于鳍式结构深度控制性较差的微笑曲线示意图(图3(b))。利用本发明的方法可以降低微笑曲线(smiling curve)的程度,对于Fin recess控制性较佳,更接近于理性曲线。
在本发明实施例中,适用于硅芯片或锗化硅芯片,这两种芯片可以利用相同的工艺进行蚀刻,因为二氧化硅对于硅芯片和锗化硅同时具有极高选择比。
在本发明另一实施例中,对芯片进行浅沟槽隔离回蚀处理的步骤,可以使用氢氟酸湿蚀刻取代,因为氢氟酸蚀刻二氧化硅对于氮化硅跟干蚀刻一样具有极高选择比,所以要在浅沟槽隔离回蚀执行APC系统,作法会与本发明相同。
在本发明另一实施例中,本发明所采用的APC的执行过程如下:
步骤1)进行量测A,这个量测的结果可以影响步骤2,所谓的前向馈给(feed-forward);
步骤2)蚀刻,蚀刻的参数例如蚀刻时间的调整会参考来自步骤1的量测A的结果,例如深度过大,减少蚀刻时间;
步骤3)进行量测B,量测B的结果会影响下一批产品步骤2的蚀刻,所谓的后向馈给(feed-backward)。
用以上这样的三个步骤的组合用于连续的蚀刻加工,带替代现有技术的一个蚀刻,可以大大提高蚀刻精度。
以上实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。本专利保护范围应以所附权利要求为准。

Claims (5)

1.一种精准制备鳍式结构深度的自动制程控制方法,其特征在于,在鳍式结构深度控制到小于+/-0.5nm;微笑曲线深度小于1.0nm;制程末端的微笑曲线小于6.0nm,所述自动制程方法包括以下步骤:
S1)在半导体制程浅沟槽隔离结构流程中,完成至二氧化硅化学机械研磨步骤;
S2)進行浅沟槽隔离回蚀,其中,蚀刻参数修正则是参考前批第一次自动制程控制(APC-1)的深度量测数值;
S3用硫酸加双氧水进行SPM芯片清洗;
S4)去除氮化硅硬式罩幕;
S5)量测蚀刻深度并执行第一次自动制程控制(APC-1),将量测值回馈给S2)浅沟槽隔离回蚀;
S6)进行第一次鳍式结构深度蚀刻,其中,蚀刻参数修正则是参考前批第二次自动制程控制(APC-2)的深度量测数值;
S7)量测蚀刻深度并並执行第二次自动制程控制(APC-2),将量测值回馈给S6)进行的第一次鳍式结构深度蚀刻;
S8)进行第二次鳍式结构深度蚀刻,其中,蚀刻参数修正则是参考前批第三次自动制程控制(APC-3)的深度量测数值;
S9)量测蚀刻深度并执行第三次自动制程控制(APC-3),将量测值回馈给S8)第二次鳍式结构深度蚀刻。
2.根据权利要求1所述方法,其特征在于,所述方法适用于硅芯片或锗化硅芯片。
3.根据权利要求1所述方法,其特征在于,还包括用于经过或未经过退火的流动性二氧化硅沉积或是具有高介电常数或低介电常数或高低介电常数混合的化学气相二氧化硅沉积。
4.根据权利要求1所述方法,其特征在于,还包括利用湿或干的蚀刻进行的浅沟槽隔离回蚀工艺的自动制程控制。
5.根据权利要求1所述方法,其特征在于,鳍式结构深度蚀刻的自动制程控制包括一个或多个等向性热制程蚀刻工艺法和/或等向性电浆蚀刻工艺的自动制程控制。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034467A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置の製造方法
US20100267172A1 (en) * 2009-04-20 2010-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of Shallow Trench Isolation Using Chemical Vapor Etch
CN102074459A (zh) * 2009-11-25 2011-05-25 台湾积体电路制造股份有限公司 半导体装置的制造方法
US9425213B1 (en) * 2015-06-30 2016-08-23 Stmicroelectronics, Inc. Stacked short and long channel FinFETs
CN105895528A (zh) * 2015-02-13 2016-08-24 台湾积体电路制造股份有限公司 通过有源区轮廓控制高度的半导体制造的方法
US20200013878A1 (en) * 2018-07-05 2020-01-09 Applied Materials, Inc. Integrated CMOS Source Drain Formation With Advanced Control

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034467A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置の製造方法
US20100267172A1 (en) * 2009-04-20 2010-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of Shallow Trench Isolation Using Chemical Vapor Etch
CN102074459A (zh) * 2009-11-25 2011-05-25 台湾积体电路制造股份有限公司 半导体装置的制造方法
CN105895528A (zh) * 2015-02-13 2016-08-24 台湾积体电路制造股份有限公司 通过有源区轮廓控制高度的半导体制造的方法
US9425213B1 (en) * 2015-06-30 2016-08-23 Stmicroelectronics, Inc. Stacked short and long channel FinFETs
US20200013878A1 (en) * 2018-07-05 2020-01-09 Applied Materials, Inc. Integrated CMOS Source Drain Formation With Advanced Control

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