CN113745165B - 形成半导体器件的方法 - Google Patents

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Abstract

方法包括：蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并且在第二器件区域中形成第二沟槽；对硅层实施预清洁工艺；对晶圆实施烘烤工艺；以及实施外延工艺以分别在第一沟槽和第二沟槽中形成第一硅锗区域和第二硅锗区域。第一硅锗区域和第二硅锗区域的负载在约5nm至约30nm之间的范围内。本申请的实施例还涉及形成半导体器件的方法。

Description

形成半导体器件的方法
技术领域
本申请的实施例涉及形成半导体器件的方法。
背景技术
在集成电路的形成中，可以图案化半导体区域以形成半导体鳍，该半导体鳍用于形成鳍式场效应晶体管(FinFET)。半导体区域可以包括硅区域或硅锗区域。为了减少芯片面积上的浪费和性能下降，需要使硅区域或硅锗区域的界面清晰且过渡区域最小。另外，需要较好地控制半导体鳍的高度。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并且在第二器件区域中形成第二沟槽；对所述硅层实施预清洁工艺；对所述晶圆实施烘烤工艺；以及实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域和所述第二硅锗区域的负载在5nm至30nm之间的范围内。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：实施第一外延工艺以在半导体晶圆上沉积硅层，其中，所述半导体晶圆包括输入/输出(IO)器件区域、逻辑器件区域，以及存储器器件区域；蚀刻所述硅层以形成延伸到所述硅层中的第一沟槽、第二沟槽和第三沟槽，其中，所述第一沟槽、所述第二沟槽和所述第三沟槽分别位于所述输入/输出器件区域、所述逻辑器件区域和所述存储器器件区域中；以及实施第二外延工艺以分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成第一硅锗区域、第二硅锗区域和第三硅锗区域，其中，所述第一硅锗区域的第一顶面低于所述第二硅锗区域的第二顶面第一高度差，并且所述第二硅锗区域的第二顶面低于所述第三硅锗区域的第三顶面第二高度差。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在硅层上方形成图案化的外延掩模；蚀刻所述硅层以形成延伸到所述硅层中的第一沟槽和第二沟槽；实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域的第一顶面比所述第二硅锗区域的第二顶面低高度差；以及实施平坦化工艺以去除所述图案化的外延掩模以及所述第一硅锗区域和所述第二硅锗区域的顶部，其中，在所述平坦化工艺中，所述第一硅锗区域的第一抛光速率比所述第二硅锗区域的第二抛光速率小抛光速率差，并且其中在完全去除所述图案化的外延掩模并且暴露所述硅层的第三顶面时，通过所述抛光速率差来完全补偿所述高度差。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图17示出了根据一些实施例的在外延区域和鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图。
图18示出了根据一些实施例的用于形成外延区域和FinFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
提供了全应变沟道(FSC)及其形成方法。根据一些实施例，FSC包括P型全应变沟道(PFSC)。本公开的概念还可以应用于N型全应变沟道(NFSC)的形成。根据本公开的一些实施例，蚀刻半导体衬底以形成沟槽，并且在沟槽中外延生长外延区域。可以有意地将诸如输入/输出(IO)器件区域、逻辑器件区域、静态随机存取存储器(SRAM)器件区域的不同区域中的外延区域的顶面形成为处于不同的层级。这可以补偿不同器件区域中抛光速率的差异，并改善不同器件区域中外延区域的共面性。同样，外延区域的轮廓(例如，顶角圆化和底角圆化)受到控制，以减少硅或硅锗进入不属于它们的鳍的不良侵害。本文讨论的实施例将提供示例，以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各个视图和说明性实施例，相同的参考标号用于指示相同的元件。尽管方法实施例可以被讨论为以特定顺序实施，但是其它方法实施例可以以任何逻辑顺序实施。
图1至图17示出了根据本公开的一些实施例的在外延区域和鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图。相应的工艺也示意性地反映在图18所示的工艺流程中。
图1示出了初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，其可以由硅衬底、硅锗衬底或由其它半导体材料形成的衬底形成或包括硅衬底、硅锗衬底或由其它半导体材料形成的衬底，其它半导体材料包括但不限于III-V族化合物半导体，诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。衬底20的顶面可以具有(100)表面平面。衬底20可以掺杂有p型或n型杂质。
根据一些实施例，晶圆10包括多个器件区域。例如，图1示出了第一器件区域、第二器件区域和第三器件区域。多个器件区域可以用于形成不同的功能电路，包括但不限于输入/输出(IO)电路、逻辑电路(也称为核心电路)、存储电路等。不同的功能电路可能具有不同的要求和不同的规格，因此，这些功能电路中的所得器件(诸如晶体管)将彼此不同。例如，不同功能电路中的器件的密度和尺寸可以彼此不同。根据一些实施例，IO器件区域、逻辑器件区域和静态随机存取存储器(SRAM)区域被用作示例来解释本公开的概念。因此，根据一些实施例，晶圆10可以包括IO区域100IO、逻辑区域100L和SRAM区域100S。应当理解，用于其它类型的器件的外延区域的形成也在本公开的范围内。根据一些实施例，假定形成在IO器件区域100IO中的第一外延区域(图10中的52A)大于且宽于形成在IO器件区域100IO中的第二外延区域(图10中的52B)，形成在IO器件区域100IO中的第二外延区域进一步大于且宽于IO器件区域100IO中的第三外延区域(图10中的52C)。
进一步参考图1，形成保护层22。相应的工艺示出为图18所示的工艺流程中的工艺202。根据一些实施例，保护层22可以保护衬底20的顶面免受污染，防止在随后的离子注入工艺期间对衬底20的过度损坏，并且可以在随后的离子注入工艺期间控制掺杂剂的深度。保护层22可以由例如氧化硅形成或包括氧化硅，同时也可以使用诸如碳化硅、碳氧化硅等的其它材料。根据一些实施例，保护层22的厚度在约至约/>之间的范围内，该厚度可以进一步在约/>至约/>之间的范围内。
参照图2，形成例如可以包括光刻胶的注入掩模24，然后对其进行图案化，从而暴露下面结构的一些部分。接下来，实施第一注入工艺26以将n型掺杂剂注入到衬底20中。n型掺杂剂可以包括磷(P)、砷(As)、锑(Sb)或它们的组合。因此，分别在衬底20和器件区域100IO、100L和100S中形成n阱区域28A、28B和28C。相应的工艺示出为图18所示的工艺流程中的工艺204。根据一些实施例，n阱区域28A、28B和28C中的n型掺杂剂浓度可以在约5×1016/cm3至约1×1019/cm3之间的范围内。n阱区域28A、28B和28C的深度可以在约100nm至约500nm之间的范围内。n阱区域28A、28B和28C的宽度是根据将要形成在其上方的器件的数量和尺寸以及性能要求来选择的。根据一些实施例，n阱区域28A的宽度大于n阱区域28B的宽度，n阱区域28B的宽度进一步大于n阱区域28C的宽度。在形成n阱区域28A、28B和28C之后，去除注入掩模24。
图3示出了根据一些实施例的p型阱区域34A、34B和34C的形成。相应的工艺示出为图18所示的工艺流程中的工艺206。应该理解，形成n型阱区域和p型阱区域的顺序可以颠倒。形成可包括光刻胶的注入掩模30，然后对其进行图案化，从而暴露下面结构的一些部分。接下来，实施第二注入工艺32以将p型掺杂剂注入到衬底20中。p型掺杂剂可以包括硼(B)，铟(In)或它们的组合。因此，分别在衬底20和器件区域100IO、100L和100S中形成p阱区域34A、34B和34C。P阱区域34A、34B和34C可以具有分别与n阱区域28A、28B和28C的边缘接合的边缘。根据一些实施例，p阱区域34A、34B和34C中的p型掺杂剂浓度可以在约5×1016/cm3至约1×1019/cm3的范围内。p阱区域34A、34B和34C的深度可以在与n阱区域28A、28B和28C类似的范围内。p阱区域34A、34B和34C的宽度也根据要形成在其中的器件的数量和尺寸以及性能要求来选择。根据一些实施例，p阱区域34A的宽度大于p阱区域34B的宽度，p阱区域34B的宽度进一步大于p阱区域34C的宽度。在形成p阱区域34A、34B和34C之后，去除注入掩模30。
根据一些实施例，实施退火工艺以激活在先前的注入工艺期间注入的掺杂剂，并修复在离子注入工艺期间发生的任何硅晶体损坏。根据一些实施例，退火工艺在约500℃和约950℃之间的范围内的温度下实施。退火工艺可以在退火炉或快速热退火(RTA)室中实施。在退火工艺之后，去除保护层22，并且在图4中示出了所得的结构。
图5示出了用于沉积外延层36的外延工艺。相应的工艺示出为图18所示的工艺流程中的工艺208。根据一些实施例，外延层36包括硅，该硅可以不含锗。外延层36的厚度可以在约至约/>之间的范围内。可以通过化学气相沉积(CVD)、远程等离子体化学气相沉积(RPCVD)、等离子体增强化学气相沉积(PECVD)等来实施沉积。工艺气体可以包括硅烷(SiH4)、四氯化硅(SiCl4)、三氯硅烷(TCS)、二氯硅烷(SiH2Cl2或DSC)等。氢气(H2)可用作减少上述工艺气体的反应气体。取决于所使用的气体，沉积温度可以在约600℃至约1250℃之间的范围内。例如，与具有更多氯原子的源气体(诸如SiCl4或TCS)相比，具有更少氯原子的源气体(例如，DSC)可以以较低的形成温度使用。
参考图6，在外延层36上形成外延掩模38。在外延掩模38上形成图案化的蚀刻掩模40，并用于对外延掩模38进行蚀刻和图案化，从而在外延掩模中形成沟槽41。相应的工艺示出为图18所示的工艺流程中的工艺210。外延掩模38的厚度T1不能太小，例如，小于否则，后续的预清洁工艺将不足以去除表面污染，并可能导致缺陷形成。另一方面，掩模厚度T1不能太大。当厚度大于/>时，在抛光工艺期间可能引起破裂，从而导致缺陷。因此，厚度T1可以在约/>和约/>之间的范围内。根据一些实施例，外延掩模38由SiO2形成。根据可选实施例，外延掩模38由诸如Si3N4的氮化物形成。
参考图7，蚀刻外延层36以在其中形成沟槽42。相应的工艺示出为图18所示的工艺流程中的工艺212。蚀刻工艺包括各向异性蚀刻工艺，该各向异性蚀刻工艺是干蚀刻工艺。根据一些实施例，沟槽42与n阱区域28A、28B和28C对准。根据一些实施例，沟槽42的横向尺寸(长度和宽度)中的一个或两个等于相应的下面的n阱区域28A、28B和28C的相应的横向尺寸。例如，沟槽42可以具有与相应的下面的n阱区域28A、28B和28C相同的宽度，但是具有与下面的n阱区域28A、28B和28C不同的长度。可选地，沟槽42可以具有与相应的下面的n阱区域28A，28B和28C相同的长度，但是具有与相应的下面的n阱区域28A，28B和28C不同的宽度。
根据一些实施例，使用用于限定图案的蚀刻掩模40来实施外延层36的蚀刻。蚀刻掩模40可以在外延层36的蚀刻完成之后或者在外延层36的蚀刻部分完成之后被去除。根据可选实施例，在去除蚀刻掩模40之后实施外延层36的蚀刻，使得图案化的外延掩模38也用作蚀刻掩模以蚀刻外延层36。
根据一些实施例，在外延层36中形成沟槽42的蚀刻工艺定时为使得外延层36的薄底部保留。在n阱区域28A、28B和28C的顶部上的外延层36的剩余部分的厚度T2可以在约至约/>之间的范围内。
根据一些实施例，器件区域100IO、100L和100S中的沟槽42分别具有宽度W1、W2和W3。宽度W1、W2和W3可以在约至约/>之间的范围内，并且可以等于或基本上等于(例如，差异小于约10％)相应下面的n阱区域28A、28B和28C的宽度。沟槽42的深度D1等于外延层36的厚度与在n阱区域28A、28B和28C的顶部上的外延层36的剩余部分的厚度之间的差。例如，根据一些实施例，深度D1可以在约/>至约/>之间的范围内。
根据一些实施例，在外延层36中形成沟槽42之后，在沟槽42的顶角处的外延掩模38的边缘可以变圆。在沟槽42的拐角处的外延掩模38的圆化归因于外延掩模38的蚀刻工艺和用于形成沟槽42的蚀刻工艺。外延掩模38可在蚀刻掩模40的去除结束时变薄。
沟槽42具有顶角圆化和底角圆化。顶角圆化是外延层36的未蚀刻部分的顶角TC36的圆化。底角圆化是沟槽42的底角BC42的圆化。根据一些实施例，可以绘制沟槽42的侧壁42S上的切线。由于侧壁包括圆化部分，因此在侧壁42S的不同点上绘制的切线具有不同的倾斜角。对于侧壁的至少一个点，相应的切线是垂直的。垂直切线可能但不一定在靠近相应沟槽42的顶部和底部之间的中点处绘制。两条示例垂直切线绘制为线44。垂直线44和沟槽42的侧壁与外延层36的平面顶面接合的点之间的横向距离在下文中称为顶角圆化TCR1。类似地，以下将垂直线44和沟槽42的侧壁与沟槽42的平坦底面接合的点之间的横向距离在下文中称为底角圆化BCR1。根据一些实施例，沟槽42的底部可以是连接到沟槽42的相对侧壁的连续圆化表面(没有平坦部分)。因此，底角圆化BCR1可以可选地定义为最适合沟槽42的底角的半径r1的圆，但是底角可能不完全是圆。
根据一些实施例，在蚀刻用于形成沟槽42的外延层36之后，并且在晶圆10上实施其它工艺之前，顶角圆化TCR1可以小于约2nm，并且底角圆化BCR1可以小于约15nm，并且可以在约5nm至约15nm之间的范围内。
参照图8，实施预清洁工艺48。相应的工艺示出为图18所示的工艺流程中的工艺214。预清洁工艺48准备沟槽42的用于随后的外延生长的表面。根据一些实施例，利用包括三氟化氮(NF3)、氨气(NH3)和惰性气体/载气(诸如氩气(Ar)、氦气(He)、氢气(H2)、氮气(N2)等和/或其组合)的混合物的工艺气体实施预清洁工艺48。根据一些实施例，还包括盐酸(HCl)蒸气。根据可选实施例，利用包括氟化氢(HF)和氢气(H2)，并且可以包括惰性气体/载气，诸如氩气(Ar)、氦气(He)、氢气(H2)、氮气(N2)等的工艺气体实施预清洁工艺48。根据一些实施例，提供为用于生成等离子体的功率可以包括射频(RF)功率和/或直流(DC)功率。预清洁工艺48可以在室温或升高的温度下实施，例如，在约25℃至约300℃之间。环境压力可以在约0.5Torr至约3Torr之间的范围内。根据一些实施例，预清洁工艺48从外延层36的暴露表面去除原生氧化硅(SiOx)和/或污染物，诸如碳、氟、氯和磷。
由于工艺气体靶向氧化硅，所以外延掩模38的顶部在预清洁工艺48期间可能被蚀刻(或可能不蚀刻，取决于材料)，因此被减薄。因此，减小了外延掩模38的厚度。另外，外延掩模38横向凹进距离S1。如前所述，外延掩模38的圆化在沟槽42的形成期间发生。根据一些实施例，外延掩模38的厚度T1可以大于或等于凹进距离S1。例如，比率T1/S1可以在约1.0至约1.5之间的范围内。根据一些实施例，根据工艺条件和预清洁工艺48的持续时间，可以将外延掩模38的厚度减小约至约/>预清洁工艺48也可以在外延掩模38的厚度已经减小约40％至约70％之间时停止。
根据一些实施例，可以调节外延掩模38的厚度以减轻负载效应，从而在外延器件区域100IO、100L和100S中的外延区域之间产生预期的负载(LH1、LH2和LH3之间的差(图10))。例如，当厚度T1减小时，减小了器件区域100IO、100L和100S中的外延区域52A、52B和52C(图10)之间的负载。相反，当厚度T1增加时，外延区域52A、52B和52C之间的负载相应地增加。因此，调节厚度T1以实现期望的负载。例如，可以调节外延掩模38的原始厚度T1(如沉积的)和预清洁工艺48中的蚀刻化学物质等，以实现期望的厚度T1(在随后的外延开始时)。根据一些实施例，可以在预清洁工艺之后(并且在随后的外延工艺之前)实施附加的蚀刻工艺，以将外延掩模38进一步减薄到期望的值。可以使用各向异性蚀刻工艺来实施附加蚀刻。在附加蚀刻工艺中，可以不蚀刻外延层36。
根据一些实施例，在实施预清洁工艺48之后，外延层36和沟槽42具有顶角圆化TCR2，其在如图7所示的顶角圆化TCR1上增加。顶角圆化TCR2可以在约2nm至约10nm之间的范围内，并且底角圆化BCR2可以小于约10nm，并且可以在约5nm至约10nm的范围内。在预清洁工艺48中，调节工艺条件，使得与预清洁工艺48之前的底角圆化BCR1相比，底角圆化BCR2可以减小或至少不增加。
接下来，如图9所示，例如，在实施外延工艺(图10)的同一工艺室中实施烘烤工艺50。相应的工艺示出为图18所示的工艺流程中的工艺216。根据一些实施例，在高于随后的晶种和外延层形成温度的温度Temp1下实施烘烤工艺50。例如，烘烤温度Temp1可以比晶种和外延层形成温度高约20％至约30％。根据一些实施例，烘烤温度可以在约750℃至约950℃之间的范围内。根据一些实施例，烘烤环境可以包括氢气(H2)和惰性气体，诸如Ar、N2、He或其组合。另外，环境压力可以在约100Torr至约600Torr之间的范围内。烘烤工艺可以持续约30秒至约180秒之间。根据一些实施例，烘烤工艺50可以减小沟槽42的表面粗糙度，并且可以减小沟槽42的宽度变化或侧壁逐渐变细。
根据一些实施例，在实施烘烤工艺50之后，外延层36和沟槽42具有顶角圆化TCR3，其可以在如图8所示的顶角圆化TCR2上增加。例如，顶角圆化TCR3可以在约5nm至约15nm之间的范围内。沟槽42的底角圆化BCR3也可以在如图8所示的底角圆化BCR2上增加。例如，底角圆化BCR3可以在约10nm至约25nm之间的范围内。顶角圆化TCR3和底角圆化BCR3两者可能由于烘烤工艺50增加，因此调节烘烤工艺50的工艺条件，使得顶角圆化TCR3和底角圆化BCR3之间保持平衡，两者都不会过高。
顶角圆化和底角圆化两者都尽可能小是期望的。因此，控制图7至图9所示的前述工艺以减小顶角圆化和底角圆化两者，并形成沟槽42的垂直侧壁和平坦底面。然而，应当理解，难以同时减小顶角圆化和底角圆化两者。在这种情况下，优先将顶角圆化TCR3减小为比减小底角圆化BCR3更高的优先级，条件是底角圆化BCR3不过量。原因在于，顶角圆化TCR3影响诸如外延区域的宽度的尺寸，使得工艺控制更加困难。另外，由于所得外延区域的顶部大于下面的主体部分，因此顶角圆化可能导致重叠移位。根据一些实施例，顶角圆化TCR3被控制为小于底角圆化BCR3，并且可以被控制为小于约0.5BCR3。应当理解，在某些情况下，底角圆化BCR3可能不期望地大于顶角圆化TCR3，在这种情况下，比率TCR3/BCR3仍被控制为小于2。例如，可以通过选择用于预清洁工艺的合适的工艺气体来控制顶角圆化，从而减小外延掩模38的横向凹进距离S1。由于外延掩模38可以保护外延层36的顶角免受侵蚀，因此减小横向凹进距离S1可以帮助减小顶角圆化。在通过蚀刻来调节其厚度的情况下，可以通过各向异性蚀刻工艺来实施蚀刻，以减小外延掩模38的横向凹进。
图10示出了用于形成外延区域52A、52B和52C的外延工艺。相应的工艺示出为图18所示的工艺流程中的工艺218。根据一些实施例，外延区域52A、52B和52C的形成包括外延生长晶种层52-1以及晶种层52-1上方的SiGe层52-2。根据可选实施例，晶种层的生长被跳过，并且SiGe层52-2与外延层36物理接触。晶种层52-1和SiGe层52-2均选择性地生长在外延层36的未被外延掩模38掩蔽的暴露表面上，诸如暴露于沟槽42的表面，但是不选择性地生长在诸如外延掩模38的暴露的介电材料上。根据一些实施例，晶种层52-1可以是Si层、硅锗层、碳掺杂的硅层等或它们的组合。晶种层52-1的厚度可以在约至约/>之间的范围内。晶种层52-1也可以是包括多个子层的复合层。例如，晶种层52-1可以包括硅子层和位于硅子层上方的硅锗子层或碳掺杂的硅子层。如果形成SiGe子层，则其锗原子百分比可以低于约1％。如果形成碳掺杂的硅子层，则其碳原子百分比可小于约2％。由于晶种层52-1在拐角处生长更快，因此可以减小顶角圆化，例如减少约10％至约30％。另一方面，底角圆化可以保持不变，也可以减小。沟槽42中的晶种层52-1的生长可能是不均匀的。例如，晶种层52-1的侧壁厚度可以小于沟槽42的底部处的晶种层52-1的部分的厚度。这也有助于显着减小BCR3(例如，减小约20％至30％)。侧面厚度与底部厚度的比率小于1.0，并且可以在约0.4至约0.95之间的范围内。晶种层52-1的厚度可以选择为使得可以将顶角圆化减小到令人满意的值(如果不是满意值的话)。由于晶种层52-1可以由硅形成，因此硅锗层52-2形成为具有比图9中的拐角圆化值小的拐角圆化值。根据一些实施例，晶种层52-1通过CVD、RPCVD或CVD等沉积。工艺气体可以包括SiH4和/或DCS，并且可以进一步包括H2或N2。诸如盐酸(HCl)的蚀刻气体被进一步添加到工艺气体中以实现选择性生长。如果要在晶种层中包括锗，则可以添加诸如锗烷(GeH4)的含锗气体。
然后，通过外延生长SiGe层52-2以完全填充沟槽42。在晶种层52-1(如果形成)或外延层36上而不是在暴露的介电材料(诸如外延掩模38)上选择性地生长SiGe层52-2。前体可包括诸如SiH4、Si2H6、SiH2Cl2或它们的组合的含硅气体、诸如GeH4、Ge2H6或它们的组合的含锗气体以及诸如HCl的蚀刻气体。也可以添加其它气体，诸如H2、N2、Ar等。用于沉积晶种层52-1和SiGe层52-2的温度Temp2可以在约600℃至约700℃的范围内。工艺气体的压力可以在约10Torr至50Torr之间的范围内。
根据一些实施例，SiGe层52-2中的锗原子浓度在约20原子百分比和约40原子百分比之间的范围内。SiGe层52-2可以具有均匀的锗原子百分比，或者可以具有梯度锗原子百分比，其中上部具有比相应下部高的锗原子百分比。根据一些实施例，SiGe层52-2可以包括具有高达约5原子百分比的锗原子百分比的第一子层，以及在其余SiGe层52-2的整个厚度上具有恒定锗原子百分比的第二子层，其中，第二子层的锗原子百分比在约20原子百分比和约40原子百分比之间的范围内。
根据一些实施例，外延区域52A、52B和52C具有横向尺寸，其可以是长度或宽度，并且分别表示为横向尺寸W4、W5和W6，其可以在外延区域52A的侧壁的切线垂直的水平处测量。根据一些实施例，横向尺寸W4大于横向尺寸W5，并且横向尺寸W5进一步大于横向尺寸W6。例如，比率W4/W5可以在约1.5至约4之间的范围内，并且比率W5/W6可以在约1.5至约4之间的范围内。根据一些实施例，比率W4/W6也可以在约2至约8之间的范围内。在图10所示的结构的俯视图中，外延区域52A的面积大于外延区域52B的面积，外延区域52B的面积也大于外延区域52C的面积。根据一些实施例，底角圆化BCR3小于相应的外延区域52A、52B和52C的厚度T52的约20％，并且顶角圆化TCR3小于相应的外延区域52A、52B和52C的厚度T52的约10％。
根据一些实施例，外延区域52A、52B和52C的顶面处于不同的水平。应当理解，根据一些实施例，每个外延区域的不同部分(例如，左、中和右部分)可以具有处于不同水平的顶面，并且在相应外延区域52A、52B和52C的左侧壁和右侧壁之间的中间的顶面用于以下讨论。在下文中，外延区域52A、52B和52C的顶面之间的高度差被称为外延区域的负载。根据一些实施例，外延区域52B的顶面高于外延区域52A的顶面负载(高度差)LH1，外延区域52C的顶面高于外延区域52B的顶面负载LH2，并且外延区域52C的顶面高于外延区域52A的顶面负载LH3。将负载LH1、LH2和LH3控制在选定范围内。与常规要求相反，负载LH1、LH2和LH3选择为不能太小(并且也不能太大)，因此在随后的CMP工艺中，如图11所示，外延区域52A、52B和52C之间的CMP速率差异由负载LH1、LH2和LH3补偿，而没有过度补偿。例如，如果负载LH1、LH2和LH3太大，则所得的外延区域52C的顶面将显着高于所得的外延区域52B的顶面，并且所得的外延区域52B的顶面将显着高于所得的外延区域52A的顶面。相反，如果负载LH1、LH2和LH3太小，则所得外延区域52C的顶面将显着低于所得外延区域52B的顶面，并且所得外延区域52B的顶面将显著低于所得的外延区域52A的顶面。因此，在随后的抛光工艺之后，外延区域52A、52B和52C的顶面可以是平坦的，并且可以去除所有的外延掩模38，同时最小化下面的外延层36的过度抛光。
根据一些示例实施例，将负载LH1和LH2选择为在约5nm至约30nm之间的范围内，并且将负载LH3选择为在约10nm至约50nm之间的范围内。负载LH1、LH2和LH3可以通过以下调整方法进行调整。例如，如上所述，负载受到外延掩模38的厚度T1的影响，并且减小外延掩模38的厚度T1减小了负载，反之亦然。负载也与用于形成外延区域52A、52B和52C的外延温度成反比，其中较高的温度导致较低的负载，反之亦然。例如，在约650℃至约680℃之间的范围内的较低温度下，负载LH2可为约3nm至约4nm。当外延温度增加到约690℃至约720℃之间的范围内时，负载可以减小到约0.5nm至约2nm之间。当外延温度太高时，负载LH1、LH2和LH3甚至可能具有负值，这意味着外延区域52A的顶面高于外延区域52B的顶面和/或外延区域52B的顶面高于外延区域52C的顶面。此外，由于用于沉积外延区域52A、52B和52C的工艺气体包括沉积气体(诸如，GeH4、SiH4和/或DCS)和蚀刻气体(诸如，HCl)两者，因此沉积效应和蚀刻效应同时发生，即，净效应沉积。比率ER/DR(蚀刻速率ER与沉积速率DR)也影响负载，并且比率ER/DR可能与负载LH1、LH2和LH3成比例。根据一些实施例，将比率ER/DR控制在约0.05至约0.15之间的范围内，以实现期望的负载。此外，负载可能会受到净化外延室和实施室烘烤的影响。例如，当使用N2或H2净化室约12小时至约30小时之间的时间段时，负载可减少例如约0.5nm至约1.0nm，并且更长时间产生更小的负载，反之亦然。当在H2中实施室烘烤约12小时至约40小时时，负载可以例如减少约1nm和约2nm，并且较长的烘烤时间产生较小的负载，反之亦然。通过组合实施这些调节方法中的一种或多种，可以将负载LH1、LH2和LH3调节到期望的范围。
根据一些实施例，为了确定如上所述的最佳艺工参数，诸如外延掩模38的厚度、外延温度、ER/DR比率、净化持续时间、烘烤持续时间等，可以实施多个实验以形成多个样品晶圆，其中实施图1至图10所示的工艺。调整不同样品的工艺参数以找出相应参数的效果。例如，可以在采用不同厚度的相应外延掩模38的情况下制造多个样品晶圆，从而可以确定外延掩模38的厚度的影响，并且可以发现用于实现期望负载的外延掩模38的最佳厚度。类似地，可以制造样品晶圆以找出如上所述的其它参数的影响。可以通过实验找到实现期望负载的最佳参数和这些参数的最佳组合(任意组合中的两个或多个参数)。
在随后的工艺中，实施CMP工艺以去除外延掩模38和外延区域52A、52B和52C的顶部。相应的工艺示出为图18所示的工艺流程中的工艺220。在图11中示出了所得的结构。CMP工艺可以包括两个步骤。第一步骤实施为直至去除外延掩模38，并且暴露外延层36。然后实施第二步骤，即过抛光步骤，以去除外延层36和外延区域52A、52B和52C的预定厚度。过蚀刻是为了确保所有的外延区域52A、52B和52C是共面的，并且在外延区域52A、52B和52C中没有凹进。期望在第一步骤中，外延区域52A、52B和52C的剩余部分它们的顶面共面。可以理解，在CMP工艺中，外延区域52C可以具有比外延区域52B高的CMP速率(抛光速率)，并且外延区域52B可以具有比外延区域52A高的CMP速率。负载LH1、LH2和LH3设计为补偿外延区域52A、52B和52C的抛光速率的差异，使得当完成第一CMP步骤时，外延区域52A、52B和52C的顶面基本上共面。过抛光厚度较小，并且不会改变外延区域52A、52B和52C的顶面的共面性。
图12至图15示出了突出鳍的形成。应当理解，所图示的突出鳍的形成工艺可能比所图示的更为复杂，并且可以包括例如双重图案化工艺、四重图案化等。参考图12，形成包括层56、58和60的多个层和蚀刻掩模62。相应的工艺示出为图18所示的工艺流程中的工艺222。各个层可以包括硅层56，其例如通过外延来沉积。硅层56的厚度可以在约至约之间的范围内。随后，在硅层56上方沉积垫氧化物层58和硬掩模60。形成并图案化可包括光刻胶的蚀刻掩模62，并将其图案化以限定突出鳍的尺寸和间隔(间距)。
然后，通过各向异性蚀刻工艺蚀刻图案化蚀刻掩模62下面的层，该各向异性蚀刻工艺可以是干蚀刻工艺。相应的工艺示出为图18所示的工艺流程中的工艺224。蚀刻工艺可以包括若干步骤，每个步骤可以根据要蚀刻的层而使用不同的蚀刻化学物质。在蚀刻工艺之后，去除蚀刻掩模62。所形成的结构在图13中示出，其示出了器件区域100IO、100L和100S中的沟槽66以及半导体带68A1、68A2、68B1、68B2、68C1和68C2(统称为半导体带68)的形成。半导体带68A1和68A2的宽度和间隔可以等于或大于半导体带68B1和68B2的相应的宽度和间隔。半导体带68B1和68B2的宽度和间隔可以等于或大于半导体带68C1和68C2的相应的宽度和间隔。图13中所示的鳍的数量是示例，而不是限制性的。因此，更少或更多的半导体带可以是可能的。根据一些实施例，半导体带68A1、68B1和68C1可以分别包括n阱区域28A、28B和28C、硅外延层36的底部分以及外延区域52A、52B和52C的顶部。半导体带68A2、68B2和68C2可以包括p阱区域34A、34B和34C以及外延层36的部分的顶部。
减少顶角圆化和底角圆化可以减少硅和硅锗进入彼此区域的不期望的侵蚀。例如，假设外延区域52B的侧壁具有如图12中的虚线70所示的形状，则图13中的第二半导体带68A1(图13，从左开始算起)将在底部处包括比期望的更多的硅，并且第一半导体带68A2(从左开始算起)将在顶部处不期望地具有SiGe。根据本公开的一些实施例，如在前面的段落中所讨论的，将顶角圆化和底角圆化控制为使得所有半导体带具有清晰的轮廓。
图14示出了介电层72的形成，该介电层72填充了图13中的沟槽66，并进一步覆盖了硬掩模60的剩余部分。相应的工艺示出为图18所示的工艺流程中的工艺226。根据一些实施例，介电层72包括衬垫，该衬垫可以包括氧化硅衬垫、氮化物衬垫或其组合。然后沉积另一介电材料以完全填充沟槽66。可以使用例如可流动化学气相沉积(FCVD)来形成介电材料。可以实施CMP工艺以平坦化介电层72的顶面。
接下来，如图15所示，例如在回蚀工艺中使介电层72凹进。相应的工艺示出为图18所示的工艺流程中的工艺228。介电层72的剩余部分称为浅沟槽隔离(STI)区域72’。STI区域72’的顶面可以在外延层36的顶面水平面处，如图15所示，或者可以在虚线74所示的任何水平面处。由此形成半导体鳍76A1、76A2、76B1、76B2、76C1和76C2。半导体鳍76A1、76B1和76C1是根据一些实施例的用于形成p型FinFET的硅锗鳍，并且半导体鳍76A2、76B2和76C2是根据一些实施例的用于形成n型FinFET的硅鳍。STI区域72’的顶面处于不同水平面可以使得FinFET具有不同的性能，这取决于电路的要求。因此，期望具有小的TCR和BCR，使得可以精确地控制FinFET的性能。
图16示出了栅极堆叠件82A和82B的形成，因此在器件区域100IO、100L和100S中形成了FinFET 84A1、84A2、84B1、84B2、84C1和84C2。相应的工艺在图18所示的工艺流程中示出为工艺230。栅极堆叠件82A和82B可以分别包括栅极电介质78A和78B，以及栅电极80A和80B。图17示出了FinFET 84的另一截面图，该FinFET 84可以是FinFET 84A和84B中的任何一个。可以从穿过图17中的任何突出鳍的垂直参考截面获得该截面图。FinFET 84包括可以由SiGe或硅形成的突出鳍76A或76B、源极/漏极区域86、源极/漏极硅化物区域88、接触蚀刻停止层(CESL)90、层间电介质(ILD)92和源极/漏极接触插塞94。在此不详细讨论这些部件的细节。
本公开的实施例具有一些有利特征。通过将不同器件区域中的SiGe外延区域的负载调整为具有适当的值，可以使不同器件区域中的SiGe外延区域的顶面共面。通过控制轮廓(例如，顶角圆化值和底角圆化值)，用于形成FinFET的突出鳍不含不期望的SiGe或硅。因此，全晶圆p型FinFET和n型FinFET的性能更加均匀。
根据本公开的一些实施例，方法包括：蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并在第二器件区域中形成第二沟槽；对硅层实施预清洁工艺；对晶圆实施烘烤工艺；以及实施外延工艺以分别在第一沟槽和第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，第一硅锗区域和第二硅锗区域的负载在约5nm至约30nm之间的范围内。在实施例中，第一硅锗区域和第二硅锗区域中的每个具有在约5nm至约10nm之间的范围内的顶角圆化，以及在约10nm至约20nm之间的范围内的底角圆化。在实施例中，预清洁工艺在包含氟化氢和氢气(H2)的环境中实施。在实施例中，预清洁工艺在包括三氟化氮(NF3)、氨气(NH3)、氩气和氢气(H2)的环境中实施。在实施例中，在约750℃至约950℃之间的范围内的温度下实施烘烤工艺。在实施例中，该方法还包括实施多个实验，每个实验包括蚀刻硅层和外延工艺，并在该多个实验的外延工艺中使用不同的温度，以确定用于实现范围在约5nm至约30nm之间的负载的最佳温度。在实施例中，该方法还包括实施多个实验，每个实验包括在硅层上方形成外延掩模，其中多个实验中的外延掩模具有不同的厚度，并且其中实施多个实验以确定用于实现范围在约5nm至约30nm之间的负载的外延掩模的最佳厚度。在实施例中，使用不同的温度进行外延工艺来实施多个实验，以确定用于实现范围在约5nm至约30nm之间的负载的外延掩模的最佳温度和最佳厚度的最佳组合。在实施例中，该方法进一步包括基于第一硅锗区域形成第一FinFET并且在第二硅锗区域中的第二FinFET，其中第一FinFET位于输入/输出器件区域中，并且第二FinFET位于逻辑器件区域中。在实施例中，该方法还包括基于第一硅锗区域形成第一FinFET并且在第二硅锗区域中形成第二FinFET，其中第一FinFET位于逻辑器件区域中，并且第二FinFET位于静态随机存取存储器器件区域中。
根据本公开的一些实施例，方法包括实施第一外延工艺以在半导体晶圆上沉积硅层，其中半导体晶圆包括输入/输出(IO)器件区域、逻辑器件区域，以及存储器器件区域；蚀刻硅层以形成延伸到硅层中的第一沟槽、第二沟槽和第三沟槽，其中第一沟槽、第二沟槽和第三沟槽分别位于IO器件区域、逻辑器件区域和存储器器件区域中；以及实施第二外延工艺以分别在第一沟槽、第二沟槽和第三沟槽中形成第一硅锗区域、第二硅锗区域和第三硅锗区域，其中，第一硅锗区域的第一顶面低于第二硅锗区域的第二顶面第一高度差，并且第二硅锗区域的第二顶面低于第三硅锗区域的第三顶面第二高度差。在实施例中，第一高度差和第二高度差均在约5nm至约30nm之间的范围内。在实施例中，该方法还包括对第一硅锗区域、第二硅锗区域和第三硅锗区域实施抛光工艺，其中，第一硅锗区域、第二硅锗区域和第三硅锗区域的抛光速率的差异在通过抛光工艺露出硅层的顶面时完全补偿了第一高度差和第二高度差。在实施例中，第一硅锗区域、第二硅锗区域和第三硅锗区域中的每个具有顶角圆化和底角圆化，并且其中底角圆化大于顶角圆化。在实施例中，顶角圆化小于底角圆化的一半。在实施例中，底角圆化小于第一硅锗区域的厚度的约20％。
根据本公开的一些实施例，方法包括在硅层上方形成图案化的外延掩模；蚀刻硅层以形成延伸到硅层中的第一沟槽和第二沟槽；实施外延工艺以分别在第一沟槽和第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，第一硅锗区域的第一顶面比第二硅锗区域的第二顶面低一定高度差；以及实施平坦化工艺以去除图案化的外延掩模以及第一硅锗区域和第二硅锗区域的顶部，其中，在平坦化工艺中，第一硅锗区域的第一抛光速率比第二硅锗区域的第二抛光速率小一定抛光速率差，并且其中在完全去除图案化的外延掩模并且暴露硅层的第三顶面时，通过抛光速率差来完全补偿高度差。在实施例中，高度差在约5nm至约30nm之间的范围内。在实施例中，该方法还包括：图案化第一硅锗区域和第二硅锗区域，以分别形成第一硅锗鳍和第二硅锗鳍；以及分别基于第一硅锗鳍和第二硅锗鳍形成第一FinFET和第二FinFET。在实施例中，第一FinFET位于逻辑器件中，并且第二FinFET位于静态随机存取存储器器件中。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并且在第二器件区域中形成第二沟槽；
对所述硅层实施预清洁工艺；
对所述晶圆实施烘烤工艺；以及
实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域和所述第二硅锗区域的负载在5nm至30nm之间的范围内，并且其中，所述第一硅锗区域和所述第二硅锗区域中的每个具有在5nm至10nm之间的范围内的顶角圆化，以及在10nm至20nm之间的范围内的底角圆化。
2.根据权利要求1所述的方法，其中，所述第一硅锗区域的第一顶面低于所述第二硅锗区域的第二顶面。
3.根据权利要求1所述的方法，其中，所述预清洁工艺在包含氟化氢和氢气(H2)的环境中实施。
4.根据权利要求1所述的方法，其中，所述预清洁工艺在包括三氟化氮(NF3)、氨气(NH3)、氩气和氢气(H2)的环境中实施。
5.根据权利要求1所述的方法，其中，所述烘烤工艺在750℃至950℃之间的范围内的温度下实施。
6.根据权利要求1所述的方法，还包括，实施多个实验，每个实验包括蚀刻所述硅层和所述外延工艺，并在所述多个实验的外延工艺中使用不同的温度，以确定用于实现范围在5nm至30nm之间的负载的最佳温度。
7.根据权利要求1所述的方法，还包括，实施多个实验，每个实验包括在所述硅层上方形成外延掩模，其中所述多个实验中的外延掩模具有不同的厚度，并且其中实施所述多个实验以确定用于实现范围在5nm至30nm之间的负载的所述外延掩模的最佳厚度。
8.根据权利要求7所述的方法，其中，使用不同的温度进行外延工艺来实施多个实验，以确定用于实现范围在5nm至30nm之间的负载的所述外延掩模的最佳温度和所述最佳厚度的最佳组合。
9.根据权利要求1所述的方法，还包括，基于所述第一硅锗区域形成第一鳍式场效应晶体管(FinFET)并且在第二硅锗区域中形成第二鳍式场效应晶体管，其中所述第一鳍式场效应晶体管位于输入/输出器件区域中，并且所述第二鳍式场效应晶体管位于逻辑器件区域中。
10.根据权利要求1所述的方法，还包括基于所述第一硅锗区域形成第一鳍式场效应晶体管并且在所述第二硅锗区域中形成第二鳍式场效应晶体管，其中所述第一鳍式场效应晶体管位于逻辑器件区域中，并且所述第二鳍式场效应晶体管位于静态随机存取存储器器件区域中。
11.一种形成半导体器件的方法，包括：
实施第一外延工艺以在半导体晶圆上沉积硅层，其中，所述半导体晶圆包括输入/输出(IO)器件区域、逻辑器件区域，以及存储器器件区域；
蚀刻所述硅层以形成延伸到所述硅层中的第一沟槽、第二沟槽和第三沟槽，其中，所述第一沟槽、所述第二沟槽和所述第三沟槽分别位于所述输入/输出器件区域、所述逻辑器件区域和所述存储器器件区域中；以及
实施第二外延工艺以分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成第一硅锗区域、第二硅锗区域和第三硅锗区域，其中，所述第一硅锗区域的第一顶面低于所述第二硅锗区域的第二顶面第一高度差，并且所述第二硅锗区域的第二顶面低于所述第三硅锗区域的第三顶面第二高度差。
12.根据权利要求11所述的方法，其中，所述第一高度差和所述第二高度差均在5nm至30nm之间的范围内。
13.根据权利要求11所述的方法，还包括，对所述第一硅锗区域、所述第二硅锗区域和所述第三硅锗区域实施抛光工艺，其中，所述第一硅锗区域、所述第二硅锗区域和所述第三硅锗区域的抛光速率的差异在通过所述抛光工艺露出所述硅层的顶面时完全补偿了所述第一高度差和所述第二高度差。
14.根据权利要求11所述的方法，其中，所述第一硅锗区域、所述第二硅锗区域和所述第三硅锗区域中的每个具有顶角圆化和底角圆化，并且其中所述底角圆化大于所述顶角圆化。
15.根据权利要求14所述的方法，其中，所述顶角圆化小于所述底角圆化的一半。
16.根据权利要求14所述的方法，其中，所述底角圆化小于所述第一硅锗区域的厚度的20％。
17.一种形成半导体器件的方法，包括：
在硅层上方形成图案化的外延掩模；
蚀刻所述硅层以形成延伸到所述硅层中的第一沟槽和第二沟槽；
实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域的第一顶面比所述第二硅锗区域的第二顶面低高度差；以及
实施平坦化工艺以去除所述图案化的外延掩模以及所述第一硅锗区域和所述第二硅锗区域的顶部，其中，在所述平坦化工艺中，所述第一硅锗区域的第一抛光速率比所述第二硅锗区域的第二抛光速率小抛光速率差，并且其中在完全去除所述图案化的外延掩模并且暴露所述硅层的第三顶面时，通过所述抛光速率差来完全补偿所述高度差。
18.根据权利要求17所述的方法，其中，所述高度差在5nm至30nm之间的范围内。
19.根据权利要求17所述的方法，还包括：
图案化所述第一硅锗区域和所述第二硅锗区域，以分别形成第一硅锗鳍和第二硅锗鳍；以及
分别基于所述第一硅锗鳍和所述第二硅锗鳍形成第一鳍式场效应晶体管(FinFET)和第二鳍式场效应晶体管。
20.根据权利要求19所述的方法，其中，所述第一鳍式场效应晶体管位于逻辑器件中，并且所述第二鳍式场效应晶体管位于静态随机存取存储器器件中。
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