KR101849499B1 - 반도체 디바이스의 ｆｉｎ 구조물, 그 제조 방법, 및 반도체 디바이스의 활성 영역의 제조 방법 - Google Patents

반도체 디바이스의 ｆｉｎ 구조물, 그 제조 방법, 및 반도체 디바이스의 활성 영역의 제조 방법 Download PDF

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Abstract

반도체 디바이스의 활성 영역을 제조하기 위한 방법은 기판 내에서 주입 영역을 형성하는 단계를 포함한다. 주입 영역은 기판의 상단면에 인접해 있다. 세정 처리가 기판의 상단면에 대해 수행된다. 기판의 상단면이 베이킹된다. 에피택셜층이 기판의 상단면 상에 형성된다.

Description

반도체 디바이스의 ＦＩＮ 구조물, 그 제조 방법, 및 반도체 디바이스의 활성 영역의 제조 방법{FIN STRUCTURE OF SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, AND MANUFACTURING METHOD OF ACTIVE REGION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 ＦＩＮ 구조물, 그 제조 방법, 및 반도체 디바이스의 활성 영역의 제조 방법에 관한 것이다.
집적회로들의 점차적인 다운 스케일링과 집적 회로들의 속도에 대한 점차적으로 커져가는 욕망에 따라, 트랜지스터들은 더 작은 치수와 함께 더 높은 구동 전류를 갖는다. 이에 따라, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 개발되었다. FinFET 트랜지스터는 채널 폭을 증가시켜왔다. 채널 폭의 증가는 핀들의 최상면들 상에서 그 일부분을 포함하고 핀들의 측벽들 상에서 그 일부분을 포함하는 채널들을 형성함으로써 달성된다. 트랜지스터들의 구동 전류는 채널 폭에 비례하기 때문에, FinFET의 구동 전류는 증가한다.
몇몇의 실시예들에 따르면, 반도체 디바이스의 활성 영역을 제조하기 위한 방법은 기판 내에서 주입 영역을 형성하는 단계를 포함한다. 주입 영역은 기판의 상단면에 인접해 있다. 세정 처리가 기판의 상단면에 대해 수행된다. 기판의 상단면이 베이킹된다. 에피택셜층이 기판의 상단면 상에 형성된다.
몇몇의 실시예들에 따르면, 반도체 디바이스의 핀 구조물을 제조하기 위한 방법은 기판 내에서 주입 영역을 형성하는 단계를 포함한다. 열처리가 수소 함유 가스를 포함한 대기(atmosphere) 내에서 기판의 상단면에 대해 수행된다. 에피택셜층이 기판의 상단면 상에 퇴적된다. 기판 상에 적어도 하나의 핀을 형성하도록 적어도 하나의 트렌치가 에피택셜층과 기판 내에 형성된다.
몇몇의 실시예들에 따르면, 반도체 디바이스의 핀 구조물은 기판과 에피택셜 핀 부분을 포함한다. 기판은 그 내부에 주입 영역과 복수의 트렌치를 갖는다. 트렌치들은 주입 영역의 적어도 일부분을 포함한 적어도 하나의 바닥 핀 부분을 정의한다. 에피택셜 핀 부분은 기판의 바닥 핀 부분 상에 배치된다. 바닥 핀 부분과 에피택셜 핀 부분의 계면은 약 1.E+19원자/㎤보다 낮은 산소 농도를 갖는다.
실시예들에 따르면, 기판의 상단면은 드라이 세정 공정 후에 베이킹되기 때문에, 상단면에서의 결함들의 개수는 감소된다. 상단면에서의 이러한 낮은 결함 레벨로 인해, 기판 상에서 에피택셜 성장이 일어날 때, 연장된 결함들의 핵생성 없이 고품질의 에피택셜층이 형성될 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1g는 본 발명개시의 몇몇의 실시예들에 따른 다양한 스테이지들에서의 반도체 디바이스의 핀 구조물을 제조하는 방법의 단면도들이다.
도 2는 본 발명개시의 몇몇의 실시예들에 따른 표면 처리의 흐름도이다.
도 3은 도 2에서의 동작(10)(웨트 세정 공정), 동작(20)(드라이 세정 공정), 및 동작(30)(베이킹 공정)에서의 산소 농도의 그래프이다.
도 4는 동작(10)과 동작(30)에서의 기판의 상단면 상의 결함들의 개수의 그래프이다.
도 5는 도 2에서의 동작(30)(베이킹 공정)의 처리를 받거나 받지 않은, 도 1c에서의 구조물의 산소 농도 곡선들의 그래프이다.
도 6a, 도 7, 도 8, 및 도 9a는 본 발명개시의 몇몇의 실시예들에 따른 다양한 스테이지들에서의 도 1g의 핀 구조물을 이용한 반도체 디바이스 제조 방법의 사시도들이다.
도 6b는 몇몇의 실시예들에 따른 도 6a의 반도체 디바이스의 단면도이다.
도 9b는 몇몇의 실시예들에 따른 도 9a의 B-B 라인을 따라 절단하여 바라본 단면도이다.
도 9c는 몇몇의 실시예들에 따른 도 9a의 C-C 라인을 따라 절단하여 바라본 단면도이다.
도 10a는 본 발명개시의 몇몇의 실시예들에 따른 반도체 디바이스의 사시도이다.
도 10b는 몇몇의 실시예들에 따른 도 10a의 B-B 라인을 따라 절단하여 바라본 단면도이다.
도 10c는 몇몇의 실시예들에 따른 도 10a의 C-C 라인을 따라 절단하여 바라본 단면도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시의 실시예들은 반도체 디바이스의 핀 구조물의 형성을 위한 몇가지 방법들 및 그 결과적인 구조물을 제공한다. 여기서 이용된 “핀 구조물”은 전계 효과 트랜지스터의 몸체로서 활용되는 반도체 물질을 말하며, 여기서는, 전하가 핀 구조물의 양측부 상의 채널로 흘러내려가고, 택일적으로는, 핀 구조물의 최상면을 따라 흐르도록 게이트 유전체와 게이트가 핀 구조물 주변에 위치한다. 이러한 실시예들을 벌크 실리콘 기판 상에 단일 핀 또는 다중 핀들을 갖는 finFET 트랜지스터의 핀 구조물을 형성하는 환경에서 아래에 설명한다. 본 발명분야의 당업자는 본 발명개시의 실시예들이 다른 구성들과 함께 이용될 수 있다는 것을 알 것이다.
도 1a 내지 도 1g는 본 발명개시의 몇몇의 실시예들에 따른 다양한 스테이지들에서의 반도체 디바이스의 핀 구조물을 제조하는 방법의 단면도들이다. 도 1a를 참조한다. 기판(110)이 제공된다. 몇몇의 실시예들에서, 기판(110)은 반도체 물질로 제조될 수 있다. 기판(110)은 비제한적인 예시로서, 벌크 실리콘, 벌크 게르마늄, 벌크 실리콘 게르마늄 합금, 또는 벌크 Ⅲ-Ⅴ족 화합물 반도체 물질들을 포함할 수 있다. 몇몇의 실시예들에서, 기판(110)은 도핑되지 않은 벌크 실리콘을 포함한다. 반도체 디바이스 형성에 적절한 다른 물질들이 이용될 수 있다. 수정, 사파이어, 및 유리와 같은 다른 물질들이 기판(110)을 위해 대안적으로 이용될 수 있다.
기판(110)의 상단면(111) 상에는 스크린층(210)이 형성된다. 스크린층(210)은 기판(110)이 후속하는 이온 주입에 의해 손상되는 것을 방지해줄 수 있다. 스크린층(210)은 화학적 기상 증착(CVD) 및/또는 원자층 증착(ALD)과 같은 증착 공정에 의해 형성될 수 있다. CVD는 증착되는 종(species)이 상온보다 큰 온도에서 가스성 반응물들간의 화학적 반응의 결과로서 형성되는 증착 공정이고, 여기서는 이러한 반응의 고체 생성물이 표면 상에 증착되며, 이 표면 상에 이러한 고체 생성물의 막, 코팅, 또는 층이 형성된다. CVD 공정들의 변형예들에는, 비제한적인 예시로서, 대기압 CVD(Atmospheric Pressure CVD; APCVD), 저압 CVD(Low Pressure CVD; LPCVD), 및 플라즈마 강화 CVD(Plasma Enhanced CVD; EPCVD)가 포함되며, 금속 유기 CVD(Metal-Organic CVD; MOCVD) 및 이들의 조합들이 또한 활용될 수 있다. 대안적으로, 스크린층(210)은 열 산화 또는 열 질화와 같은 성정 공정을 이용하여 형성될 수 있다. 몇몇의 실시예들에서, 스크린층(210)은 CVD에 의해 형성되는, SiO2와 같은 산화물로 제조된다.
그런 후, 이온 주입 마스크로서 이용될 패터닝된 마스크층(220)이 스크린층(210) 상에 형성되며, 스크린층(210)과 마스크층(220)을 관통하는 마크(M)가 기판(110) 내에 형성된다. 마크(M)는 에칭 공정을 이용하여 형성될 수 있으며, 기판(110)의 위치를 마킹하도록 구성된다. 따라서, 주입 영역(112)의 위치는 마크(M)의 위치에 따라 기판(110) 내에서 결정될 수 있다. 몇몇의 실시예들에서, 마크(M)는 도 1a에서 도시된 리세스이다. 하지만, 몇몇의 다른 실시예들에서, 마크(M)는 다른 적절한 구성들일 수 있으며, 청구된 범위는 이러한 사항으로 국한되지 않는다.
몇몇의 실시예들에서, 패터닝된 마스크층(220)은 포토레지스트일 수 있으며, 스크린층(210) 상에 코팅될 수 있다. 그런 후, 기판(110) 위에 있는 이온 주입 영역을 노출시키는 개구(222)를 갖는 패터닝된 마스크층(220)을 형성하도록 포토레지스트는 패터닝된다. 이렇게 함에 있어서, 예컨대, 이온 주입 영역을 정의하는 마스크를 이용한 노광 및 현상에 의해 포토레지스트는 패터닝된다. 몇몇의 다른 실시예들에서, 패터닝된 마스크층(220)은 다른 적절한 물질들로 제조될 수 있다.
기판(110)의 상단면(111)은, 주입 영역(112)을 형성하기 위해 이온화 주입과 같은 공정을 이용하여 도핑된다. 용어 “이온화 주입”은 도펀트 원자들이 빔으로 이온화되고 격리되고, 가속화되고, 형성되어, 기판(110) 상으로 타겟화되는 물리적 공정이다. 이온들은 스크린층(210)을 관통하여 상단면(111) 아래의 깊이(d)에서 안착되며, 여기서의 깊이(d)는 일정한 파라미터들에 의해 제어된다. 주입 영역(112)의 깊이(d)는 약 20옹스트롬(Å) 내지 약 200Å일 수 있다. 몇몇의 실시예들에서, 이온 주입은, H, He, Ne, C, O, F, B, P 또는 Si (이들의 동위원소들을 포함함) 중 적어도 하나의 이온이 이용되는 이온 주입 장치를 이용하여 수행될 수 있다. 몇몇의 실시예들에서, 여기서 설명된 반도체 디바이스는, 주입 영역(112)이 N웰이고 도펀트 종이 인(P) 또는 비소(As)를 포함할 수 있도록 하는 P채널 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)이다. 몇몇의 다른 실시예들에서, 여기서 설명된 반도체 디바이스는, 주입 영역(112)이 P웰이고 도펀트 종이 붕소(B)를 포함할 수 있도록 하는 N채널 finFET이다. 몇몇의 다른 실시예들에서, 도펀트들은 게르마늄(Ge), 크세논(Xe), 아르곤(Ar), 크립톤(Kr), 또는 이들의 조합들을 포함한다. 다른 도펀트들이 또한 구상가능하며, 이것은 본 발명개시의 범위 내에 있다는 것을 유념한다. 주입 공정의 성질로 인해, 주입 영역(112)의 경계부들은 도 1a에서 도시된 바와 같이 뾰족한 경계부들이 아닐 수 있으며, 이 대신에 점진적인 천이부들을 가질 수 있다는 것을 유념해야 한다.
도 1b를 참조한다. (결정질 실리콘과 같은) 결정질 물질들 내로의 이온들의 주입은 결함들을 불러일으킬 수 있다. 몇몇의 실시예들에서, 상단면(111)이 산화될 때, 산소 이온들은 주입 영역(112) 내의 도펀트들과 반응하여 산화 화합물 결함들을 형성할 수 있다. 다른 결함들은 베이컨시(vacancy)와 격자간 원자(interstitial)일 수 있다. 베이컨시는 원자에 의해 점유되지 않은 결정 격자점이다. 이것은 이온이 결정 격자 내에 위치한 원자와 충돌한 경우에 일어나는데, 이것은 상당한 양의 에너지가 원자에 전달되어 원자가 자신의 결정 사이트를 이탈하게 하도록 초래시킨다. 격자간 원자는 이러한 변위된(displaced) 원자들, 또는 주입된 이온들이 고체로 남게되지만, 격자 내에서 거주할 빈 공간을 찾지 못한 경우에 일어난다. 이러한 점결함들은 서로를 이주시키고 군집시켜서, 전위 루프(dislocation loop) 및 다른 결함들을 초래시킬 수 있다.
이러한 결함들(미도시됨)을 제거하기 위해, 기판(110)의 상단면(111)에 대해 표면 처리가 수행될 수 있다. 도 2는 본 발명개시의 몇몇의 실시예들에 따른 표면 처리의 흐름도이다. 도 1b와 도 2를 참조한다. 동작(10)에서 도시된 바와 같이, 웨트 세정(wet clean) 공정이 상단면(111)에 대해 수행된다. 웨트 세정 공정은 기판(110)의 상단면(111)으로부터 도 1a의 마스크층(220)과 스크린층(210)을 제거시킬 수 있다. 몇몇의 실시예들에서, 불화수소산(HF) 혼합물이 이용된다. HF 딥(dip)은 대략 50:1와 1000:1 사이(예컨대, 실질적으로 100:1와 500:1 사이)의 물:HF 비율로, 탈이온화된 초순수(ultrapure water) 내에 희석화된 농축형 HF를 이용할 수 있다. HF 딥은 약 2초와 약 10분 사이의 기간 동안에 실질적으로 상온에서 수행된다. 몇몇의 실시예들에서, HF 딥은 물과 HF의 배스(bath)를 이용할 수 있다. 몇몇의 다른 실시예들에서, (예컨대, 스프레이 툴을 이용하여) 물과 HF 린스(rinse)가 활용될 수 있다.
동작(20)에서 도시된 바와 같이, 후속하여 기판(110)의 상단면(111) 상의 산화물층(미도시됨)을 제거하기 위해 드라이 에칭(dry etching) 공정이 이용된다. 산화물층은 종종 기판(110)을 대기 조건들에 노출시킬 때 형성된다. 산화물층을 종종 “자연” 산화물이라고 부르며, 이것은 본 업계의 당업자에게 알려진 다양한 공정들을 이용하여 제거될 수 있다. 예를 들어, 자연 산화물을 제거하기 위해 드라이 에칭 공정이 이용될 수 있다. 몇몇의 실시예들에서, Siconi 에칭이 수행될 수 있다. 달리 말하면, 플루오린 함유 전구체 및 수소 함유 전구체가 원격 플라즈마 영역 내에서 결합되어 플라즈마에서 여기될 수 있다. 노출된 실리콘 표면들 상에서의 고체 부산물들의 생성을 확실히 하기 위해, Siconi 에칭 동안의 원자 흐름 비율 H:F는 약 0.5:1와 약 8:1사이일 수 있다. 이에 따라 자연 산화물이 소모된다.
대안적으로, 자연 산화물은 기판(110) 내에 형성된 수소 플라즈마에 의해 제거될 수 있다. 실시예들에서, 약 200와트 이상 약 3000와트 이하, 또는 약 300와트 이상 약 2000와트 이하의 로컬 플라즈마 전력을 인가함으로써 로컬 플라즈마가 생성된다. 이용되는 방법에 상관없이, 자연 산화물은 (존재하는 경우) 기판(110) 상에 에피택셜층(120)(도 1c 참조)을 형성하는 동작 전에 제거된다. 자연 산화물을 제거하는 기술들은 에피택셜층(120)을 형성하기 위해 이용되는 기판(110)의 영역에서 수행될 수 있거나, 또는 이러한 공정들 각각은 개별 챔버들 내에서 수행될 수 있다. 하지만, 개별 챔버들간의 이송 동안 기판(110)은 수분 또는 대기 환경에 노출되어서는 안된다.
동작(30)에서 도시된 바와 같이, 후속하여 기판(110)의 상단면(111) 상의 결함들을 추가로 제거하기 위해 베이킹(baking) 공정이 수행된다. 에피택셜 구조물(120)(도 1c 참조) 상에서 결정 결함들이 형성되는 것을 방지하기 위해 베이킹 공정은 상단면(111) 상의 자연 산화물을 제거할 수 있다. 몇몇의 실시예들에서, 베이킹 공정은 인시츄(in-situ) 베이킹 공정이다. 인시츄란 기판(110)의 상단면(111)을 드라이 세정하기 위한 공정 챔버 내에서 베이킹 공정이 수행되는 것을 의미한다. 몇몇의 다른 실시예들에서, 베이킹 공정은 상이한 챔버(또는 엑스 시츄(ex-situ))에서 수행될 수 있다.
베이킹 공정은 수소 함유 가스의 존재와 함께 수행될 수 있다. 예를 들어, 수소 함유 가스는 수소 가스일 수 있다. 베이킹 온도는 약 750℃ 내지 약 900℃의 범위 내에 있을 수 있다. 몇몇의 다른 실시예들에서, 베이킹 온도는 약 800℃ 내지 약 900℃ 범위 내에 있을 수 있다. 몇몇의 실시예들에서, 수소 가스의 압력은 약 10torr와 약 200torr 사이에 있을 수 있다. 베이킹 지속기간은 예컨대, 약 30초와 약 240초 사이에 있을 수 있다.
“약”의 용어는 관련된 기본적인 기능에 변화를 일으키지 않고서 변하는 것이 허용될 수 있는 어떠한 양적 표현을 수정하기 위해 적용될 수 있다. 예를 들어, 여기서 약 750℃와 약 900℃ 사이의 범위 내에 있는 것으로서 개시된 베이킹 온도는 베이킹 공정이 물리적으로 변동되지 않는다면 750℃보다 다소 낮은 베이킹 온도를 갖는 것이 허용될 수 있다.
베이킹 공정 이후, 상단면(111)에서의 산소 농도는 감소되고, 이로써 상단면(111) 상에서의 결함들의 양은 감소된다. 도 3은 동작(10)(웨트 세정 공정), 동작(20)(드라이 세정 공정), 및 동작(30)(베이킹 공정)에서의 산소 농도의 그래프이다. 도 4는 동작(10)과 동작(30)에서의 상단면(111) 상의 결함들의 개수의 그래프이다. 도 3에서, 그래프의 수직축은 산소 농도(원자/㎤)를 보여주며, 수평축은 동작들을 보여준다. 도 4에서, 그래프의 수직축은 결함들의 양(결함/개)를 보여주며, 수평축은 동작들을 보여준다. 도 3과 도 4에서 도시된 바와 같이, 상단면(111)이 베이킹된 후, 상단면(111)의 산소 농도는 감소되고, 그 결함들의 개수 또한 감소된다.
도 1c를 참조한다. 기판(110)의 상단면(111) 상에 에피택셜층(120)이 형성(또는 성장)된다. 그러므로, 상단면(111)은 에피택셜층(120)과 기판(110)의 계면이다. 몇몇의 실시예들에서, 에피택셜층(120)의 형성 공정은 인시츄 형성 공정이다. 인시츄란 기판(110)의 상단면(111)을 베이킹하기 위한 공정 챔버 내에서 형성 공정이 수행되는 것을 의미한다. 몇몇의 다른 실시예들에서, 형성 공정은 상이한 챔버(또는 엑스 시츄(ex-situ))에서 수행될 수 있다. 마크(M)가 리세스인 경우 에피택셜층(120)은 또한 마크(M)를 채운다.
에피택셜층(120)과 주입 영역(112)은 반도체 디바이스의 활성층일 수 있다. 몇몇의 실시예들에서, 에피택셜층(120)은 도핑되지 않으며, 이에 따라 진성 실리콘층을 포함한다. 몇몇의 실시예들에서, 에피택셜층(120)의 두께는 약 50㎛ 내지 약 200㎛이다. 몇몇의 다른 실시예들에서, 그 두께는 약 75㎛ 내지 약 150㎛이다. 몇몇의 또다른 실시예들에서, 그 두께는 약 100㎛ 내지 약 125㎛이다.
몇몇의 실시예들에서, 에피택셜층(120)은 실리콘으로 제조된다. 에피택셜층(120)은 실리콘 웨이퍼 제조의 분야에서 알려진 다양한 방법들에 의해 기판(110)의 상단면(111) 상에 퇴적될 수 있다. 에피택셜층을 성장시키는 몇몇의 예시적인 방법들은 반응 용기 내에서 약 1050℃와 약 1200℃ 사이까지 기판(110)을 가열하는 동작; 반응 용기로부터 HCl 가스를 퍼징(purging)하는 동작; 및 반응로(reactor furnace) 내에서 디클로로실란과 수소 가스를 반응시켜서 적어도 5㎛/분의 성장율로 에피택셜층(120)을 성장시키는 동작을 수반한다. 몇몇의 실시예들에서, 트리클로로실란, 테트라클로로실란, 또는 복수의 다른 실란계 가스들이 택일적 사항으로서 디클로로실란을 대신하여 이용될 수 있다.
도 5는 도 2에서의 동작(30)(베이킹 공정)의 처리를 받거나 받지 않은, 도 1c에서의 구조물의 산소 농도 곡선들의 그래프이다. 도 5의 수직축은 산소 농도(원자/㎤)를 보여주며, 수평축은 도 1c에서의 구조물의 깊이를 보여준다. 곡선(C1)은 베이킹 공정이 있는 경우의 깊이에 따른 산소 농도를 나타내며, 곡선(C2)은 베이킹 공정이 없는 경우의 깊이에 따른 산소 농도를 나타낸다. 도 5에서 도시된 바와 같이, 베이킹 공정이 생략된 경우, 계면(즉, 상단면(111))에서의 산소 농도는 약 1.E+20원자/㎤이였다. 베이킹 공정의 수행이 있는 경우, 계면에서의 산소 농도는 감소되어 약 1.E+19원자/㎤ 아래이였다. 도 5에서, 곡선(C1)의 계면(즉, 상단면(111))에서의 산소 농도는 약 1.E+18원자/㎤이였다.
도 1c에서, 기판(110)의 상단면(111)은 드라이 세정 공정 후에 베이킹되기 때문에, 상단면(111)에서의 결함들의 개수는 감소된다. 상단면(111)에서의 이러한 낮은 결함 레벨로 인해, 기판(110) 상에서 에피택셜 성장이 일어나면, 연장된 결함들의 핵생성 없이 고품질의 에피택셜층(120)이 형성될 수 있어서, 전기적 및 광학적 특성들에서의 원치않는 갑작스런 변동들을 도입시키는 전위 문제를 개선시킬 수 있다.
도 1d를 참조한다. 패터닝된 마스크층(230) 및 그 아래에 있는 보호층(240)이 에피택셜층(120)의 상단면(121) 위에서 형성된다. 보호층(240)은 마스크층(230)과의 직접적 접촉으로부터 상단면(121)을 보호한다. 몇몇의 실시예들에서, 보호층(240)은 열 산화물로 제조될 수 있다. 보호층(240)의 두께는 약 20㎚ 내지 약 100㎚의 범위 내에 있다. 마스크층(230)은 쓰루홀들(124)의 에칭 동안 패턴들의 무결성(integrity)을 유지시키는 것을 도와준다. 몇몇의 실시예들에서, 마스크층(230)은 그 아래에 있는 트렌치들(T)을 채우는 과잉의 유전체 막의 제거 동안에 평탄화 저지층으로서 이용된다. 몇몇의 실시예들에서, 마스크층(230)은 SiN으로 제조된다. 하지만, SiON, 실리콘 탄화물, 또는 이들의 조합들과 같은, 다른 물질들이 또한 이용될 수 있다. 마스크층(230)의 두께는 약 200㎚ 내지 약 1200㎚의 범위 내에 있다. 마스크층(230)은 화학적 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 또는 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD)과 같은 공정에 의해 형성될 수 있다. 이와 달리, 마스크층(230)은 먼저 실리콘 산화물로 형성된 후 질화에 의해 SiN으로 변환될 수 있다. 하드 마스크층(230)과 보호층(240)은, 일단 형성되면, 트렌치들(T)에 대한 상단면(121) 위에 개구들(232, 242)을 형성하기 위해 적절한 포토리소그래피 및 에칭 공정들을 통해 패터닝된다.
그런 후, 에피택셜층(120)과 기판(110) 내에서 개구들(232, 242)을 통해 복수의 트렌치들(T)이 형성된다. 인접해 있는 두 개의 트렌치들(T)은 그들 사이에 반도체 핀(102)을 정의한다. 반도체 핀(102)은 에피택셜층(120)으로 형성된 에피택셜 핀 부분(126)과, 기판(110)의 주입 영역(112)으로 형성된 바닥 핀 부분(116)을 포함한다. 트렌치들(T)은 반응성 이온 에칭(reactive ion etch; RIE)과 같은 에칭 공정을 이용하여 형성될 수 있다. 도 1d에서는 두 개의 반도체 핀들(102)이 존재하지만, 본 발명개시의 청구된 범위는 이러한 사항으로 국한되지 않는다는 것을 유념한다. 몇몇의 다른 실시예들에서, 본 업계의 당업자는 실제 상황들에 따라 반도체 디바이스의 적절한 개수의 반도체 핀들(102)을 제조할 수 있다. 몇몇의 실시예들에서, 트렌치들(T)은 약 20㎚ 내지 약 100㎚의 범위의 폭(W)을 갖는다. 몇몇의 실시예들에서, 트렌치들(T)의 깊이(D)는 약 50㎚ 내지 약 350㎚의 범위 내에 있다. 몇몇의 실시예들에서, 종횡비(aspect ratio), 즉 깊이(D)를 폭(W)으로 나눈 비율은 약 5 내지 약 10의 범위 내에 있다.
도 1e를 참조한다. 그런 후, 라이너층(130)이 트렌치들(T) 내에서 컨포멀하게(conformally) 형성된다. 라이너층(130)은 (후술할) 유전체 막의 열 어닐링(들) 동안에 응력 완화(stress relief)를 제공한다. 몇몇의 실시예들에서, 라이너층(130)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 라이너층(130)의 두께는 약 10Å과 약 40Å 사이일 수 있다. 라이너층(130)은 Si2H6, SiH6, SiCl2H2, 또는 SiCl3H를 함유한 가스성 환경 내에서 노 시스템(furnace system)을 이용하여 형성될 수 있다. 몇몇의 실시예들에서, Si2H6의 유량은 약 10sccm(standard cubic centimeter per minute) 내지 약 1000sccm의 범위 내에 있을 수 있다. 라이너층(130)의 형성을 위한 온도는 약 200℃ 내지 약 600℃의 범위 내에 있다. 실리콘 라이너층(130)의 형성을 위한 압력 범위는 약 10mTorr 내지 약 10Torr이다. 대안적으로, 라이너층(130)은 Si3H8, SiH4, SiCl2H2, 또는 SiCl3H를 함유한 가스성 환경 내에서의 저온 화학적 증착 공정과 같이, 컨포멀 실리콘층을 형성할 수 있는 증착 기술을 이용하여 형성될 수 있다. 가스성 환경은 또한 수소와 같은 캐리어 가스를 포함한다. 캐리어 가스는 처리 균일성을 양호하게 제어하는 것을 도와준다. 몇몇의 실시예들에서, Si3H8과 수소의 유량들은 각각, 약 10sccm 내지 약 1000sccm의 범위 내와, 약 5slm(standard liters per minute) 내지 약 50slm의 범위 내에 있을 수 있다. 화학적 증착 공정에서의 라이너층(130)의 형성을 위한 온도는 약 250℃ 내지 약 550℃의 범위 내에 있다.
몇몇의 다른 실시예들에서, 라이너층(130)은 트렌치들(T)의 측벽들 상에서 열성장된다. 에피택셜층(120)과 기판(110)은 고온의 산소 함유 환경에 노출되며, 산소에 노출된 표면들은 산화물층들로 변환된다. 몇몇의 실시예들에서, 산소 함유 환경은 수증기를 포함한다. 라이너층(130)은 열성장된 실리콘 산화물층 위의 추가적인 층 또는 층들을 포함할 수 있다. 몇몇의 실시예들에서, 추가적인 산화물층은 플라즈마 강화 원자층 증착(plasma enhanced atomic layer deposition; PEALD)을 이용하여 퇴적될 수 있다. 다양한 실시예들에 따르면, 라이너층(130) 아래에 있는 에피택셜층(120)과 기판(110)을 후속 산화로부터 보호하기 위해 라이너층(130)이 형성된다.
라이너층(130)의 퇴적 후, 유전체 물질이 트렌치들(T)과 마스크층(230)을 과충전시켜서 유전체층(140)을 형성한다. 몇몇의 실시예들에서, 유전체 물질은 유동가능하다. 유전체층(140)은 스핀 온 유전체(spin on dielectric; SOD) 형성 공정을 이용하여 형성될 수 있거나, 또는 라디칼 성분 CVD와 같은, CVD 공정에 의해 유전체를 퇴적시킴으로써 형성될 수 있다. 전구체들의 예시들에는, 실리케이트, 실록산, MSQ(methyl SilsesQuioxane), HSQ(hydrogen SisesQuioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 SA(silyl-amine)가 포함된다.
몇몇의 실시예들에서, 유전체층(140)은 플라즈마에 의해 생성된 “라디칼 질소” 전구체와 같은, 또다른 전구체와 반응을 하는 실리콘 함유 전구체를 이용함으로써 퇴적된다. 몇몇의 실시예들에서, 실리콘 함유 전구체는 무탄소이며, H2N(SiH3), HN(SiH3)2, N(SiH3)3, 또는 이들의 조합과 같은, 실릴 아민을 포함한다. 실릴 아민은 캐리어 가스, 반응 가스, 또는 이 둘 다로서 역할을 할 수 있는 추가적인 가스들과 혼합될 수 있다. 이러한 추가적인 가스들의 예시들에는 다른 가스들 중에서, H2, N2, NH3, He, 및 Ar이 포함될 수 있다. 실릴 아민은 또한 실란(SiH4)과 디실란(Si2H6)과 같은 무탄소 실리콘 함유 가스(들), 수소(예컨대, H2), 및/또는 질소(예컨대, N2, NH3)와 혼합될 수 있다.
유전체층(140)의 퇴적은 기판(110)과 에피택셜층(120)의 온도가 비교적 저온에서 유지되면서 진행될 수 있다. 몇몇의 실시예들에서, 유전체층(140)은, 퇴적 동안에 기판(110)과 에피택셜층(120)을 냉각시킴으로써 유지되는 저온에서 에피택셜층(120)의 상단면(121) 위에 퇴적된다. 몇몇의 실시예들에서, 퇴적은 약 ―40℃와 약 200℃ 사이의 범위 내의 온도에서 수행된다. 몇몇의 실시예들에서, 퇴적은 약 100℃ 미만의 온도에서 수행된다.
몇몇의 실시예들에서, 퇴적 압력은 약 100mTorr 내지 약 10Torr의 범위 내에 있다. 몇몇의 실시예들에서, 반응 소스는 트리실리라민(Si3H9N, 또는 TSA) 및 NH3를 함유한 가스성 환경을 이용한다. 몇몇의 실시예들에서, Si3H9N과 NH3의 유량들은 각각, 약 100sccm 내지 약 1000sccm의 범위 내와, 약 100sccm 내지 약 2000sccm의 범위 내에 있다.
퇴적 공정 후, 유전체(140)에 대해 경화 공정이 수행된다. 몇몇의 실시예들에서, 경화 공정은 약 100sccm(standard cubic centimeter per minute) 내지 약 5000sccm의 범위 내의 O3의 유량으로 시행된다. 경화 공정을 위한 온도는 약 10℃ 내지 약 500℃의 범위 내에 있다. 경화 공정을 위한 압력 범위는 약 1Torr 내지 약 760Torr 이다.
후속하여, 어닐링 공정이 수행된다. 어닐링 공정은 유전체층(140)을 한층 더 고밀화시키고 그 퀄리티를 한층 더 개선시킬 수 있다. 몇몇의 실시예들에서, 어닐링 공정은 약 5sccm 내지 약 20sccm의 유량의 수증기를 함유한 환경 내에서 수행된다. 어닐링 공정은 약 1000℃ 내지 약 1200℃의 범위 내의 온도에서 수행된다. 어닐링 공정은 약 200℃에서 시작하여, 온도를 약 1000℃ 내지 약 1200℃의 미리결정된 온도까지 점진적으로 상승시킨다. 어닐링 동안 유전체층(140)은 고밀화되도록 수축될 수 있다.
도 1f를 참조한다. 화학적 기계적 폴리싱(chemical mechanical polishing; CMP), 에칭, 또는 이들의 조합들과 같은 공정을 통해, 트렌치들(T) 외부에 있는 과잉 유전체층(140)(도 1e 참조)과 마스크층(230)(도 1e 참조)이 제거되어 트렌치들(T) 내에서 격리층들(142)이 형성된다. 몇몇의 실시예들에서, 제거 공정은 또한 도 1e의 보호층(240)을 제거한다. 몇몇의 다른 실시예들에서, 제거 공정은 도 1e의 마스크층(230)을 제거하지만, 보호층(240)은 에칭 공정에 의해 제거된다.
도 1g를 참조한다. 미리결정된 깊이에 도달하고 격리 구조물들(144)을 형성할 때 까지 도 1f의 격리층들(142)의 일부분들을 제거하도록 에칭 공정이 수행된다. 그런 후, 반도체 핀들(102)은 격리 구조물들(144)보다 높게 돌출한다. 에칭 공정은 또한 반도체 핀들(102)의 측벽들 상에 있는 라이너층(130)을 에칭할 수 있다. 이에 따라, 기판(110)의 상단면(111)(즉, 에피택셜층(120)과 기판(110)의 계면)은 격리 구조물들(144)보다 낮은 곳에 있다.
몇몇의 실시예들에서, 에칭 공정은 미리결정된 깊이에 도달할 때 까지 도 1f의 격리층들(142)을 에칭하기 위한 드라이 에칭 공정일 수 있다. 드라이 에칭 공정에서 이용되는 공정 가스는 수소 원자들을 포함할 수 있는데, 예컨대, 불화수소산(HF)과 암모니아(NH3)계 공정 가스들을 이용하여 격리층들(142)을 에칭할 수 있다.
도 6a, 도 7, 도 8, 및 도 9a는 본 발명개시의 몇몇의 실시예들에 따른 다양한 스테이지들에서의 도 1g의 핀 구조물을 이용한 반도체 디바이스 제조 방법의 사시도들이며, 도 6b는 몇몇의 실시예들에 따른 도 6a의 반도체 디바이스의 단면도이다. 도 6a와 도 6b를 참조하며, 도 6b와 도 1g는 실질적으로 동일한 단면 위치를 갖는다. 게이트 스택(150)이 반도체 핀들(102)의 일부분들 상에 형성되고 반도체 핀들(102)의 다른 일부분들을 노출시킨다. 게이트 스택(150)에 의해 덮혀진 반도체 핀들(102)의 일부분들은 채널 피처들을 형성하고, 게이트 스택(150)에 의해 덮혀지지 않은 반도체 핀들(102)의 다른 일부분들은 소스/드레인 피처들을 형성한다.
게이트 스택(150)은 게이트 절연체층(152) 및 게이트 전극층(154)을 포함한다. 게이트 절연체층(152)은 게이트 전극층(154)과 기판(110) 사이에 배치되고, 반도체 핀들(102) 상에 형성된다. 전자 공핍을 방지하는 게이트 절연체층(152)은 예컨대, 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속 산화질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 또는 이들의 조합과 같은 하이 k 유전체 물질을 포함할 수 있다. 몇몇의 실시예들은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 란타늄 산화물(LaO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타늄 산화물(SrTiO3, STO), 바륨 티타늄 산화물(BaTiO3, BTO), 바륨 지르코늄 산화물(BaZrO), 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 산화질화물(SiON), 및 이들의 조합들을 포함할 수 있다. 게이트 절연체층(152)은 하나의 실리콘 산화물층(예컨대, 계면층) 및 다른 하이 k 물질층과 같은 다중층 구조물을 가질 수 있다. 게이트 절연체층(152)은 화학적 기상 증착(CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 열 산화, 오존 산화, 다른 적절한 공정들, 또는 이들의 조합들을 이용하여 형성될 수 있다.
반도체 핀들(102)의 일부분들과 게이트 절연체층(152)을 덮기 위해 게이트 전극층(154)이 기판(110) 위에 형성된다. 몇몇의 실시예들에서, 게이트 전극층(154)은 폴리실리콘, 비정질 실리콘 등과 같은 반도체 물질을 포함한다. 게이트 전극층(154)은 도핑 또는 무도핑으로 퇴적될 수 있다. 예를 들어, 몇몇의 실시예들에서, 게이트 전극층(154)은 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD)에 의해 무도핑 퇴적된 폴리실리콘을 포함한다. 폴리실리콘은, 도포되면, 예컨대, PFET 디바이스를 형성하기 위해 인 이온들(또는, 다른 P형 도펀트들)로 도핑될 수 있거나, 또는 NFET 디바이스를 형성하기 위해 붕소(또는 다른 N형 도펀트들)로 도핑될 수 있다. 폴리실리콘은 또한, 예컨대 인 시츄(in-situ) 도핑된 폴리실리콘의 노(furnace) 퇴적에 의해 퇴적될 수 있다. 대안적으로, 게이트 전극층(154)은 텅스텐(W), 니켈(Ni), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 또는 이들의 임의의 조합과 같은 금속들을 포함하는 폴리실리콘 금속 합금 또는 금속 게이트를 포함할 수 있다.
몇몇의 실시예들에서, 게이트 전극층(154)의 최상부 상에, 하드 마스크층(156)이 있으며, 이 하드 마스크층(156)은 게이트 스택(150)을 패터닝하기 위해 포토레지스트와 함께 이용된다. 하드 마스크층(156)은 산화물, 질화물, 또는 산화물과 질화물의 조합(듀얼 층 하드 마스크)으로 제조될 수 있다.
도 6a에서, 유전체층들(160)의 쌍이 게이트 스택(150) 및 하드 마스크층(156)의 측면을 따라 기판(110) 위에 형성된다. 몇몇의 실시예들에서, 유전체층들(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적절한 물질을 포함할 수 있다. 유전체층들(160)은 단일층 또는 다중층 구조물을 포함할 수 있다. 유전체층들(160)의 블랭킷층(blanket layer)은 ALD, PVD, CVD, 또는 다른 적절한 기술에 의해 형성될 수 있다. 그런 후, 게이트 스택(150)의 양측면들 상에서 유전체층(160)의 쌍을 형성하도록 이방성 에칭이 블랭킷층에 대해 수행된다. 몇몇의 실시예들에서, 유전체층들(160)은 소스/드레인 영역들과 같은, 나중에 형성되는 도핑 영역들을 오프셋(offset)시키는데 이용된다. 유전체층들(160)은 또한 소스/드레인 영역(접합) 프로파일을 설계하거나 또는 수정하는데 이용될 수 있다.
도 7을 참조한다. 복수의 측벽 스페이서들(170)이 반도체 핀들(102)을 따라 형성된다. 측벽 스페이서들(170)은 실리콘 산화물과 같은 유전체 물질을 포함할 수 있다. 대안적으로, 측벽 스페이서들(170)은 실리콘 질화물, SiC, SiON, 또는 이들의 조합을 포함할 수 있다. 측벽 스페이서들(170)을 위한 형성 방법들은 반도체 핀들(102) 위에 유전체 물질을 퇴적하는 단계와, 그 후 유전체 물질을 이방성 에칭백(etching back)하는 단계를 포함한다. 에칭백 공정은 에칭 선택도, 유연성, 및 희망하는 오버에칭 제어를 얻기 위해 다단계 에칭을 포함할 수 있다.
도 8을 참조한다. 게이트 스택(150)과 유전체층들(160)에 의해 노출된 반도체 핀들(102)의 일부분들은 제거(또는 리세싱)되어 리세싱 트렌치들(172)이 형성된다. 몇몇의 실시예들에서, 리세싱 트렌치들(172)은 그 상위 부분들로서 측벽 스페이서들(170)을 갖도록 형성된다. 몇몇의 실시예들에서, 리세싱 트렌치들(172)의 측벽들은 실질적으로 수직하고 서로에 대해 평행하다. 몇몇의 다른 실시예들에서, 리세싱 트렌치들(104)은 비 수직 평행 프로파일로 형성된다.
리세싱 공정은 드라이 에칭 공정, 웨트 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 리세싱 공정은 또한 선택적 웨트 에칭 또는 선택적 드라이 에칭을 포함할 수 있다. 웨트 에칭액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 드라이 및 웨트 에칭 공정들은 이용되는 에천트들, 에칭 온도, 에칭액 농도, 에칭 압력, 전원, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 및 다른 적절한 파라미터들과 같은, 튜닝될 수 있는 에칭 파라미터들을 갖는다. 예를 들어, 웨트 에칭액은 NH4OH, KOH(potassium hydroxide), HF(hydrofluoric acid), TMAH(tetramethylammonium hydroxide), 다른 적절한 웨트 에칭액들, 또는 이들의 조합들을 포함할 수 있다. 드라이 에칭 공정들은 염소계 화학물질을 이용하는 바이어싱된 플라즈마 에칭 공정을 포함한다. 다른 드라이 에천트 가스들은 CF4, NF3, SF6, 및 He를 포함한다. 드라이 에칭은 또한 DRIE(deep reactive-ion etching)과 같은 메커니즘들을 이용하여 이방성으로 수행될 수 있다.
도 9a 내지 도 9c를 참조하며, 여기서, 도 9b는 몇몇의 실시예들에서의 도 9a의 B-B 라인을 따라 절단하여 바라본 단면도이며, 도 9c는 몇몇의 실시예들에서의 도 9a의 C-C 라인을 따라 절단하여 바라본 단면도이다. 복수의 에피택셜 구조물들(180)이 리세싱 트렌치들(172)(도 8 참조) 위에 형성(또는 성장)된다. 에피택셜 구조물들(180)은 반도체 물질을 에피택셜방식으로 성장시킴으로써 형성된다. 반도체 물질은 게르마늄(Ge) 또는 실리콘(Si)과 같은 단원소 반도체 물질; 또는 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs)와 같은 화합물 반도체 물질들; 또는 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP)과 같은 반도체 합금을 포함한다. 에피택셜 구조물들(180)은 적절한 결정학적 배향들(예컨대, (100), (110), 또는 (111) 결정학적 배향)을 갖는다. 몇몇의 실시예들에서, 에피택셜 구조물(180)은 소스/드레인 에피택셜 구조물을 포함한다. 몇몇의 실시예들에서, PFET 디바이스가 요망되는 경우, 에피택셜 구조물들(180)은 에피택셜방식으로 성장된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 에피택시 공정들은 CVD 증착 기술들(예컨대, 기상 에피택시(VPE) 및/또는 초 고진공 CVD(UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적절한 공정들을 포함한다.
몇몇의 실시예들에서, 반도체 디바이스는 PFET 디바이스이며, 에피택셜 구조물들(180)은 패싯(facet) 표면들을 갖는다. 각각의 패싯은 (111) 결정학적 배향을 갖는다. 에피택셜 구조물들(180) 중 적어도 하나는 복수의 부분들(즉, 제1 부분(182), 제2 부분(184), 및 제3 부분(186))을 가지며, 이 부분들 각각은 상이한 농도들을 갖는다. 예를 들어, 에피택셜 구조물(180)이 SiGe으로 제조된 경우, 제1 부분(182)은 약 10% 내지 약 35%의 범위의 Ge 농도를 갖고, 제2 부분(184)은 약 30% 내지 약 55%의 범위의 Ge 농도를 가지며, 제3 부분(186)은 약 15% 내지 약 30%의 범위의 Ge 농도를 가지며, 청구된 범위는 이러한 사항으로 국한되지 않는다.
도 10a는 본 발명개시의 몇몇의 실시예들에 따른 반도체 디바이스의 사시도이고, 도 10b는 몇몇의 실시예들에 따른 도 10a의 B-B 라인을 따라 절단하여 바라본 단면도이며, 도 10c는 몇몇의 실시예들에 따른 도 10a의 C-C 라인을 따라 절단하여 바라본 단면도이다. 도 10a과 도 9a의 반도체 디바이스들간의 차이점은 에피택셜 구조물들이다. 도 10a에서, 반도체 디바이스는 N형 FET(NFET) 디바이스이며, 에피택셜 구조물들(190)은 둥근 표면들을 갖는다. N형 FET(NFET) 디바이스가 요망되는 경우, 에피택셜 구조물들(190)은 에피택셜방식으로 성장된 실리콘 인(SiP)을 포함할 수 있다. 또한, 에피택셜 구조물들(190) 중 적어도 하나는 복수의 부분들(즉, 제1 부분(192), 제2 부분(194), 및 제3 부분(196))을 가지며, 이 부분들 각각은 상이한 농도들을 갖는다. 예를 들어, 에피택셜 구조물들(190)이 SiGe으로 제조된 경우, 제1 부분(192)은 약 7E20 내지 약 1E21의 범위의 P 농도를 갖고, 제2 부분(194)은 약 1E21 내지 약 3.5E21의 범위의 P 농도를 가지며, 제3 부분(196)은 약 7E20 내지 약 3E21의 범위의 P 농도를 갖는다. 도 10a 내지 도 10c의 반도체 디바이스의 다른 구조적 상세사항들은 도 9a 내지 도 9c와 유사하기 때문에, 이에 따라, 이와 관련된 설명은 반복하지 않는다.
앞서 언급한 실시예들에 따르면, 기판의 상단면은 드라이 세정 공정 후에 베이킹되기 때문에, 상단면에서의 결함들의 개수는 감소된다. 상단면에서의 이러한 낮은 결함 레벨로 인해, 기판 상에서 에피택셜 성장이 일어날 때, 연장된 결함들의 핵생성 없이 고품질의 에피택셜층이 형성될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 내에 주입 영역을 형성하는 단계로서, 상기 주입 영역은 상기 기판의 상단면에 인접해 있는 것인, 상기 주입 영역을 형성하는 단계;
    상기 기판의 상단면에 대해 세정 처리를 수행하는 단계로서, 상기 세정 처리는 상기 기판의 상단면에 대한 웨트 세정 공정 및 드라이 세정 공정을 포함하는 것인, 상기 세정 처리를 수행하는 단계;
    상기 기판의 상단면을 베이킹(baking)하는 단계;
    상기 기판의 상단면 상에 제1 에피택셜층을 형성하는 단계;
    상기 제1 에피택셜층의 제1 영역의 일부를 제거하는 단계; 및
    상기 제1 영역의 잔여 부분의 상단면 상에 제2 에피택셜층을 형성하는 단계
    를 포함하고,
    상기 제1 에피택셜층의 제2 영역은 반도체 디바이스의 활성 영역이고, 상기 제2 에피택셜층은 반도체 디바이스의 소스/드레인 영역인 것인, 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서, 상기 베이킹하는 단계는 750℃ 내지 900 ℃의 범위의 온도에서 수행되는 것인, 반도체 디바이스를 제조하기 위한 방법.
  3. 제1항에 있어서, 상기 베이킹하는 단계는 수소 베이킹 공정인 것인, 반도체 디바이스를 제조하기 위한 방법.
  4. 반도체 디바이스의 핀 구조물을 제조하기 위한 방법에 있어서,
    기판 내에 주입 영역을 형성하는 단계;
    상기 기판의 상단면에 대해 세정 처리를 수행하는 단계로서, 상기 세정 처리는 상기 기판의 상단면에 대한 웨트 세정 공정 및 드라이 세정 공정을 포함하는 것인, 상기 세정 처리를 수행하는 단계;
    수소 함유 가스를 포함한 분위기(atmosphere) 내에서 상기 기판의 상단면에 대해 열처리를 수행하는 단계;
    상기 기판의 상단면 상에 제1 에피택셜층을 퇴적하는 단계;
    상기 기판 상에 적어도 하나의 핀을 형성하도록 적어도 하나의 트렌치를 상기 제1 에피택셜층과 상기 기판 내에 형성하는 단계;
    상기 제1 에피택셜층의 제1 영역의 일부를 제거하는 단계; 및
    상기 제1 영역의 잔여 부분의 상단면 상에 제2 에피택셜층을 형성하는 단계
    를 포함하고,
    상기 제1 에피택셜층의 제2 영역은 반도체 디바이스의 활성 영역이고, 상기 제2 에피택셜층은 반도체 디바이스의 소스/드레인 영역인 것인 반도체 디바이스의 핀 구조물을 제조하기 위한 방법.
  5. 제4항에 있어서, 상기 열처리는 상기 기판의 상단면에서의 산소 농도를 감소시키는 것을 포함한 것인, 반도체 디바이스의 핀 구조물을 제조하기 위한 방법.
  6. 반도체 디바이스의 핀 구조물에 있어서,
    주입 영역과 복수의 트렌치들을 내부에 갖는 기판으로서, 상기 트렌치들은 상기 주입 영역의 적어도 일부분을 포함한 적어도 하나의 바닥 핀 부분을 정의한 것인, 상기 기판;
    상기 바닥 핀 부분 상에 배치된 제1 에피택셜 핀 부분으로서, 상기 제1 에피택셜 핀 부분은 진성 반도체인 것인, 상기 제1 에피택셜 핀 부분; 및
    상기 제1 에피택셜 핀 부분의 제1 영역의 상단면 상에 배치된 제2 에피택셜 핀 부분
    을 포함하며,
    상기 제1 에피택셜 핀 부분의 제2 영역은 반도체 디바이스의 활성 영역이고, 상기 제2 에피택셜 핀 부분은 반도체 디바이스의 소스/드레인 영역이며,
    상기 바닥 핀 부분과 상기 제1 에피택셜 핀 부분의 계면은 1.E+19원자/㎤보다 낮은 산소 농도를 갖는 것인, 반도체 디바이스의 핀 구조물.
  7. 제6항에 있어서, 상기 주입 영역은 붕소(B), 인(P), 또는 이들의 조합을 포함한 것인, 반도체 디바이스의 핀 구조물.
  8. 제6항에 있어서,
    상기 트렌치들 중 적어도 하나의 트렌치 내에 배치된 격리 구조물
    을 더 포함하는 반도체 디바이스의 핀 구조물.
  9. 제8항에 있어서, 상기 제1 에피택셜 핀 부분은 상기 격리 구조물보다 높은 곳에 있는 것인, 반도체 디바이스의 핀 구조물.
  10. 제8항에 있어서, 상기 바닥 핀 부분과 상기 제1 에피택셜 핀 부분의 계면은 상기 격리 구조물보다 낮은 곳에 있는 것인, 반도체 디바이스의 핀 구조물.
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