TW202141568A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202141568A
TW202141568A TW109145951A TW109145951A TW202141568A TW 202141568 A TW202141568 A TW 202141568A TW 109145951 A TW109145951 A TW 109145951A TW 109145951 A TW109145951 A TW 109145951A TW 202141568 A TW202141568 A TW 202141568A
Authority
TW
Taiwan
Prior art keywords
layer
metal
semiconductor device
crystalline
ferroelectric layer
Prior art date
Application number
TW109145951A
Other languages
English (en)
Other versions
TWI760990B (zh
Inventor
楊柏峰
世海 楊
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202141568A publication Critical patent/TW202141568A/zh
Application granted granted Critical
Publication of TWI760990B publication Critical patent/TWI760990B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭露提供了一種半導體裝置及製造方法，其中利用金屬晶種來幫助鐵電層結晶化。在一個實施例中，金屬層及鐵電層是形成為鄰近彼此，且金屬層接著擴散至鐵電層中。一旦擴散到位，進行利用金屬層的材料作為晶種的結晶化製程。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置，特別是關於一種包含結晶鐵電層之半導體裝置。
半導體裝置被使用於各種電子應用，例如，個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常是藉由以下方式製造：依序沉積絕緣或介電層、導電層、及半導體層的材料於半導體基板上，且利用微影來圖案化各種材料層以在其上形成電路組件及元件。
半導體產業持續藉由最小部件尺寸之不斷的縮小以改善各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度。然而，隨著最小部件尺寸縮小，也產生了額外的需要處理的問題。
一種半導體裝置，包括：界面層，位於半導體鰭片上；結晶鐵電層，與界面層實體接觸，結晶鐵電層包括多個結晶區，且鄰近的多個結晶區之間具有晶界，每個結晶區包括複數個金屬晶種的其中之一；以及導電堆疊，位於結晶鐵電層上。
一種半導體裝置，包括：導電閘極堆疊，位於半導體鰭片上；多個間隔物，位於半導體鰭片上；以及結晶鐵電層，位於導電閘極堆疊與多個間隔物之間，結晶鐵電層包括複數個結晶區，每個結晶區包括金屬晶種且具有晶界，其直徑介於約2nm及約20nm之間。
一種半導體裝置的製造方法，包括：形成金屬材料於半導體鰭片上；形成與金屬材料實體接觸的鐵電層；將金屬材料擴散到鐵電層中以形成多個晶種；利用多個晶種結晶化鐵電層以形成結晶鐵電層；以及形成導電堆疊於結晶鐵電層上。
已知以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
此外，空間相對用語，例如，「在......下」、「在......下方」、「在......上方」、「上」等，是用於簡易描述本揭露之一個元件與另一個元件的關係。空間相對用語是用於涵蓋包含元件的裝置的不同方位。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
參照第1圖，繪示了形成負電容場效電晶體（negative capacitance field effect transistors，NCFETs）100或鐵電場效電晶體（ferroelectric field effect transistor，FEFET）之製造過程的透視圖，其中鐵電材料搭配利用S形極化/電場特徵的介電材料使用，會產生負電容（negative-capacitance）區，能夠導致較低電壓之電晶體開關。在一個實施例中，NCFET100包含基板101與形成於其中的溝槽103。基板101可以是矽（silicon）基板，儘管可以使用其他基板，例如絕緣體上半導體（semiconductor-on-insulator，SOI）、應變SOI、及絕緣體上矽鍺（silicon germanium）。基板101可以是p型半導體，儘管在其他實施例中，可以是n型半導體。
第一溝槽103可以作為最終形成第一隔離區105的起始步驟。第一溝槽103可以用遮蔽層（未個別繪示於第1圖中）搭配適合的蝕刻製程來形成。例如，遮蔽層可以是硬遮罩，包括透過例如化學氣相沉積（chemical vapor deposition，CVD）來形成的氮化矽（silicon nitride），儘管可以使用其他材料，例如氧化物、氮氧化物、碳化矽（silicon carbide）、前述之組合等，以及其他製程，例如電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）、低壓化學氣相沉積（low pressure chemical vapor deposition，LPCVD）、或甚至是形成氧化矽（silicon oxide）並接著氮化。一旦形成遮蔽層，遮蔽層可以透過適合的光微影製程來圖案化以露出基板101的那些將會被移除以形成第一溝槽103的部分。
如所屬技術領域中具有通常知識者可理解，然而，上述形成遮蔽層的製程及材料並非可以用於保護部分的基板101且同時露出其他部分的基板101以形成第一溝槽103的唯一方法。任何適合的製程，例如圖案化且顯影的光阻，可以用於露出基板101的將被移除以形成第一溝槽103的部分。所有這樣的方法完全意圖包含於本實施例的範圍內。
一旦遮蔽層被形成且圖案化，將第一溝槽103形成於基板101中。露出的基板101可以透過適合的製程被移除，例如反應性離子蝕刻（reactive ion etching，RIE），以便將第一溝槽103形成於基板101中，儘管可以使用任何適合的製程。在一個實施例中，可以將第一溝槽103形成為從基板101的表面具有小於約5000Å的第一深度，例如約2500Å。
然而，如所屬技術領域中具有通常知識者可理解，上述形成第一溝槽103的製程僅為一個潛在的製程，且不代表唯一的實施例。反之，可以利用任何能夠用來形成第一溝槽103的適合的製程，且可以使用包括任意數目的遮蔽及移除步驟之任何適合的製程。
除了形成第一溝槽103，遮蔽及蝕刻製程額外地從那些基板101之保持未移除的部分形成鰭片107。為了方便，鰭片107在圖中是繪示為藉由虛線從基板101分隔，儘管用來分隔的實體標示可能出現或未出現。這些鰭片107可以如下所述，用於形成場效電晶體的通道區。雖然第1圖只繪示了兩個從基板101形成的鰭片107，也可以使用任意數目的鰭片107。
鰭片107可以形成為使其具有在基板101的表面的寬度介於約5nm及約80nm之間，例如約30nm。此外，鰭片107可以彼此間隔約10nm及約100nm之間的距離，例如約50nm。藉由以這種方式間隔鰭片107，鰭片107可以各自形成分離的通道區，同時依然足夠靠近以分享共同的閘極（以下進一步討論）。
一旦形成了第一溝槽103及鰭片107，第一溝槽103可以用介電材料填充，且可以在第一溝槽103內凹蝕介電材料以形成第一隔離區105。介電材料可以是氧化物材料、高密度電漿（high-density plasma，HDP）氧化物等。介電材料可以在第一溝槽103之可選的清洗及內襯（lining）後，利用化學氣相沉積（CVD）方法（例如，HARP製程）、高密度電漿CVD方法、或其他本領域已知的適合的形成方法來形成。
第一溝槽103可以藉由以下方式填充：用介電材料過量填充第一溝槽103及基板101，且接著透過適合的製程，例如化學機械拋光（chemical mechanical polishing，CMP）、蝕刻、前述之組合等，移除在第一溝槽103及鰭片107之外的過量的材料。在一個實施例中，移除製程也會移除任何位於鰭片107上的介電材料，所以介電材料的移除將會在進一步的製程步驟中露出鰭片107的表面。
一旦已經用介電材料填充第一溝槽103，即可接著從鰭片107的表面凹蝕介電材料。可以進行凹蝕以露出鰭片107的至少一部分鄰近鰭片107的頂表面之鰭片107的側壁。可以利用濕蝕刻，藉由將鰭片107的頂表面浸入例如HF的蝕刻劑以凹蝕介電材料，儘管也可以使用其他蝕刻劑，例如H2 ，及其他方法，例如反應性離子蝕刻、用例如NH3 /NF3 的蝕刻劑的乾蝕刻、化學氧化物移除（chemical oxide removal）、或乾式化學清洗（dry chemical clean）。可以從鰭片107的表面將介電材料凹蝕約50Å及約500Å之間的距離，例如約400Å。此外，凹蝕也可移除在鰭片107上的任何剩餘的介電材料以確保鰭片107在進一步的製程中露出。
然而，如所屬技術領域中具有通常知識者將可理解的，以上所描述的步驟可能僅為用於填充及凹蝕介電材料的整個製程流程中的部分。舉例而言，可以使用內襯步驟、清洗步驟、退火步驟、間隙填充步驟、前述之組合等，以介電材料形成和填充第一溝槽103。所有可能的製程步驟完全意圖包含於本實施例的範圍內。
在形成第一隔離區105之後，可以在每個鰭片107上形成虛置閘極介電質109、虛置閘極介電質109上之虛置閘極電極111、及第一間隔物113。在一個實施例中，虛置閘極介電質109可以經由熱氧化（thermal oxidation）、化學氣相沉積、濺鍍（sputtering）或任何所屬技術領域中習知且用於形成閘極介電質的其他方法形成。取決於閘極介電質形成的技術，虛置閘極介電質109在鰭片107的頂部上的厚度可以和在鰭片107的側壁上的閘極介電質的厚度不同。
虛置閘極介電質109可以包含例如二氧化矽（silicon dioxide）或氮氧化矽（silicon oxynitride）的材料，具有在約3Å及約100Å之間的範圍內的厚度，例如約10Å。虛置閘極介電質109可以形成自高介電常數（high-k）材料（例如具有約大於5的相對介電常數），例如氧化鑭（lanthanum oxide，La2 O3 ）、氧化鋁（aluminum oxide，Al2 O3 ）、氧化鉿（hafnium oxide，HfO2 ）、氮氧化鉿（hafnium oxynitride，HfON）、或氧化鋯（zirconium oxide，ZrO2 ）、或其組合，具有約0.5Å至約100Å的等效氧化物厚度，例如約10Å或更小。此外，二氧化矽、氮氧化矽、及/或高介電常數材料的任意組合也可以用於虛置閘極介電質109。
虛置閘極電極111可以包含導電材料且可選自包含W、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合等之群組。虛置閘極電極111可以藉由化學氣相沉積（CVD）、濺鍍沉積、或其他所屬技術領域中習知且用於沉積導電材料的技術來沉積。虛置閘極電極111的厚度可以在約5Å至約200Å的範圍內。虛置閘極電極111的頂表面可以具有非平坦的頂表面，且可以在虛置閘極電極111的圖案化或閘極蝕刻之前平坦化。此時離子可被引入虛置閘極電極111內，或可不被引入虛置閘極電極111內。可以將離子引入，例如，藉由離子佈植技術。
一旦形成，即可圖案化虛置閘極介電質109和虛置閘極電極111以在鰭片107上形成一系列的堆疊115。堆疊115定義位在虛置閘極介電質109下方的鰭片107的兩側上的多個通道區。堆疊115可以藉由在虛置閘極電極111上沉積和圖案化閘極遮罩（未個別繪示於第1圖中）形成，其中使用例如所屬技術領域中習知的沉積和微影技術。閘極遮罩可以包含常用的遮蔽及犧牲材料，例如（但不限於）氧化矽、氮氧化矽、SiCON、SiC、SiOC、及/或氮化矽，且可以沉積至介於約5Å及約200Å之間的厚度。虛置閘極電極111及虛置閘極介電質109可使用乾蝕刻製程蝕刻以形成圖案化的堆疊115。
一旦堆疊115經圖案化，即可形成第一間隔物113。 第一間隔物113可以形成於堆疊115的相對側上。第一間隔物113通常在之前形成的結構上藉由毯覆（blanket）沉積間隔層（未個別繪示於第1圖中）形成。間隔層可以包含SiN、氮氧化物、SiC、SiON、SiCON、SiOC、氧化物、及類似材料，且可以藉由用於形成這種膜層的方法形成，例如化學氣相沉積（CVD）、電漿輔助CVD、濺鍍、及所屬技術領域中習知的其他方法。間隔層可以包含具有不同蝕刻特性的不同材料或是與在第一隔離區105內的介電材料相同的材料。接著可以將第一間隔物113圖案化，例如藉由一或多次蝕刻以從結構的水平表面移除間隔層，以形成第一間隔物113。
在一個實施例中，第一間隔物113可以形成為具有介於約5Å及約500Å之間的厚度，例如約50Å。此外，一旦第一間隔物113形成，即可將鄰近於一個堆疊115的第一間隔物113從鄰近於另一個堆疊115的第一間隔物113以介於約5nm及約200nm之間的距離隔開，例如約20nm。然而，可以使用任何適合的厚度及距離。
第2圖繪示了從那些未被堆疊115及第一間隔物113保護的區域移除鰭片107，以及源極/汲極區201的再成長（regrowth）。從那些未被堆疊115及第一間隔物113保護的區域移除鰭片107可以藉由利用堆疊115及第一間隔物113作為硬遮罩的反應性離子蝕刻（RIE）來進行。然而，可以使用任何適合的製程。
一旦移除了鰭片107的這些部分，即可放置且圖案化硬遮罩（未個別繪示）以覆蓋虛置閘極電極111以避免成長，並且源極/汲極201可以與每個鰭片107接觸而再成長。在一個實施例中，可以再成長源極/汲極區201，且在一些實施例中可以再成長源極/汲極區201 以形成壓力源（stressor），壓力源將會施加應力至位於堆疊115下方的鰭片107的通道區。在一個鰭片107包含矽且場效電晶體是p型裝置的實施例中，可以用矽或具有與通道區不同的晶格常數之例如矽鍺的材料透過選擇性磊晶製程再成長源極/汲極區201。在其他實施例中，源極/汲極區201可以包含例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、 GaInAs、GaInP、GaInAsP、前述之組合、或類似材料。磊晶成長製程可以使用例如矽烷（silane）、二氯矽烷（dichlorosilane）、鍺烷（germane）等前驅物，且可以持續約5分鐘及約120分鐘之間，例如約30分鐘。
在一個實施例中，源極/汲極201可以形成為具有介於約5Å及約1000Å之間的厚度，且可以在第一隔離區105上具有約10Å及約500Å之間的高度，例如約200Å。在這個實施例中，源極/汲極區201可以形成為在第一隔離區105的上表面上方具有約5nm及約250nm之間的高度，例如約100nm。然而，可以使用任何適合的高度。
一旦形成了源極/汲極區201，即可藉由佈植適當的摻質來將摻質佈植至源極/汲極區201中以補充鰭片107中的摻質。舉例而言，可以佈植例如硼（boron）、鎵（gallium）、銦（indium）等的p型摻質，或是在其他實施例中，可以佈植例如磷（phosphorous）、砷（arsenic）、銻（antimony）等的n型摻質。這些摻質可以利用堆疊115及第一間隔物113作為遮罩來佈植。值得注意的是，所屬技術領域中具有通常知識者將可理解，許多其他製程、步驟等可以用來佈植摻質。舉例而言，所屬技術領域中具有通常知識者將可理解，可以進行複數次佈植，其中利用各種組合的間隔物及襯層以形成適合用於特定目的之具有特定形狀或特徵的源極/汲極區。這些製程中的任何一種都可以用於佈植摻質，且以上描述並非意味著將本發明實施例限定在以上提出的步驟。
此外，在此移除了在形成源極/汲極區201時覆蓋虛置閘極電極111的硬遮罩。在一個實施例中，可以利用例如對於硬遮罩的材料有選擇性的濕蝕刻或乾蝕刻製程來移除硬遮罩。然而，可以使用任何適合的移除製程。
第2圖也繪示了在堆疊115及源極/汲極區201上的層間介電（inter-layer dielectric，ILD）層203（在第2圖中以虛線繪示，為了更清楚地繪示底下的結構）的形成。ILD層203可以包含例如硼磷矽酸鹽玻璃（boron phosphorous silicate glass，BPSG）的材料，儘管可以使用任何適合的介電質。ILD層203可以使用例如PECVD的製程來形成，儘管也可以替代地使用其他製程，例如LPCVD。ILD層203可以形成為介於100Å及約3000Å的厚度。一旦形成，即可使用例如化學機械拋光製程的平坦化製程以將ILD層203與第一間隔物113一起平坦化，儘管可以使用任何適合的製程。
可選地，如果需要，可以在ILD層203的沉積之前將第一蝕刻停止層形成於基板上（例如，源極/汲極區201上）。在一個實施例中，第一蝕刻停止層可以利用電漿輔助化學氣相沉積（PECVD）由氮化矽形成，儘管可以替代地使用例如SiON、SiCON、SiC、SiOC、SiCx Ny 、SiOx 、其他介電質、其組合等的其他材料，以及替代的形成第一蝕刻停止層的技術，例如低壓CVD（LPCVD）、PVD、或類似製程。第一蝕刻停止層202可以具有介於約5Å及約200Å之間的厚度，或介於約5Å及約50Å之間的厚度。
第3圖繪示了第2圖的結構沿著線3-3’的剖面圖，且也繪示出：在ILD層203的形成後，可以移除且取代虛置閘極電極111及虛置閘極介電質109的材料以形成閘極堆疊803（未繪示於第3圖中，但是以下參考第8圖會進一步描述）。在一個實施例中，虛置閘極堆疊111及虛置閘極介電質109可以利用例如使用對虛置閘極堆疊111及虛置閘極介電層109有選擇性的蝕刻劑的濕蝕刻或乾蝕刻製程來移除。然而，可以使用任何適合的移除製程。
第3圖額外地繪示了鄰近鰭片107的界面層301。在一個實施例中，界面層301可以是透過例如臨場蒸氣產生（in situ steam generation，ISSG）的製程，或是例如化學氣相沉積或原子層沉積的沉積製程所形成的例如二氧化矽（silicon dioxide）的材料。在另一個實施例中，界面層301可以是高介電常數材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述之組合、或類似材料，且具有介於約5Å及約20Å的第一厚度T1，例如約10Å。在利用沉積製程的實施例中，可以順應性地形成界面層301，而在利用ISSG的實施例中，界面層301可以沿著開口的底部形成，且不沿著側壁延伸。
第4圖繪示了鄰近界面層301且沿著第一間隔物113的側壁的金屬層401的形成。在一個實施例中，金屬層401包含可以輕易地擴散至鐵電膜501（例如，以下參考第5A圖繪示及描述的鐵電膜501）且也能夠成為晶種以輔助鐵電膜501結晶化的材料（以下參考第6圖進一步描述）。
在一些實施例中，金屬層401的材料包含可以在結晶化製程時用作晶種的金屬。在一些實施例中，上述金屬可以是例如鎳（nickel）、鎂（magnesium）、鋁（aluminum）、前述之組合等金屬，或者可以是另一種材料，例如鈦（titanium，Ti）、鍺（Ge）、錫（tin，Sn）、前述之組合等。然而，可以使用任何適合的材料。
此外，為了幫助放置金屬且控制金屬的移動，金屬層401也可以包含與金屬鍵結的運輸元素（transportation element）。在一些實施例中，運輸元素可以是例如氧（oxygen）的元素，能夠用於幫助沉積金屬層401的材料。然而，可以使用任何適合的材料。
在特定的實施例中，合併金屬及運輸元素以形成金屬層401的材料。在一個金屬是鎳且運輸元素是氧的特定的實施例中，金屬層401可以是例如氧化鎳（nickel oxide，NiO）的材料。相似地，在金屬是鎂且運輸元素是氧的實施例中，金屬層401可以是例如氧化鎂（magnesium oxide，MgO）的材料，且在金屬是鋁而運輸元素是氧的實施例中，金屬層401可以是例如氧化鋁（aluminum oxide，Al2 O3 ）的材料。在金屬是鈦且運輸元素是氧的其他實施例中，金屬層401可以是氧化鈦（titanium oxide，TiO2 ），而在金屬是錫且運輸元素是氧的實施例中，金屬層401可以是氧化錫（SnO2 ）。然而，可以使用任何適合的材料。
在一個實施例中，金屬層401可以使用例如化學氣相沉積、物理氣相沉積、原子層沉積、前述之組合等沉積製程來沉積。此外，金屬層401可以沉積至介於0.5nm及約5nm之間的厚度，例如約1nm。然而，可以使用任何適合的沉積製程及任何適合的厚度。
第5A圖繪示了在金屬層401上的鐵電膜501的形成。在一些實施例中，鐵電膜501是使用例如氧化鉿（HfO2 ）、氮化鋁鈧（aluminum scandium nitride，AlScN）、氧化鋯（zirconium oxide，ZrO2 ）、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述之組合等的高介電常數材料（例如，具有約大於5的相對電容率）以沉積為非晶基質層。根據一些實施例，，鐵電膜501是透過例如原子層沉積（atomic layer deposition，ALD）、化學氣相沉積、或物理氣相沉積的製程以沉積至介於約3nm及約20nm之間的厚度，例如約5nm。然而，可以將任何適合的材料、任何適合的沉積製程、以及任何適合的厚度用於鐵電膜501。
此外，金屬層401及鐵電膜501的厚度可以相對於彼此來調整，使得在後續的製程中可以達到期望的摻質濃度。舉例而言，在一些實施例中，鐵電膜501的厚度與金屬層401的厚度的比例可以介於約5及約20之間，例如約10。如果上述比例太低（例如，金屬層401太厚），摻質濃度可能會使得結晶尺寸可能會太小或者可能會造成錯誤的結晶相，而如果上述比例太高（例如，金屬層401太薄），將不會有足夠的摻質濃度以達到期望的結晶尺寸控制效果。然而，可以使用任何適合的比例。
第5B圖繪示了第5A圖中的虛線框503的近視圖。在這個圖中清楚可見，此時金屬層401在製造過程中是位於界面層301及上覆的鐵電膜501之間。這樣的初步配置允許金屬層401的材料後續擴散至鐵電膜501中。
第6A圖繪示出：為了幫助開始及/或加速金屬層401的材料擴散至鐵電膜501中，可以進行退火製程（藉由標記603的波浪線表示於第6A圖中）以形成晶種鐵電膜（seeded ferroelectric film）601。在一個實施例中，第一退火製程603可以是爐內退火（furnace annealing）製程，從而將結構放置於爐中且由惰性環境包圍。在一個實施例中，惰性環境可以是惰性氣體，例如氬（argon）、氖（neon）等，或者可以是不與露出的表面反應的環境。一旦結構是在爐內，爐子將會使用發熱元件以提高惰性環境的溫度，且因此提高金屬層401及鐵電膜501的溫度。
在一個實施例中，第一退火製程603可以將金屬層401及鐵電膜501的溫度提高至介於約300˚C及約600˚C之間，例如約400˚C。此外，為了給予金屬層401內的金屬足夠的時間擴散至鐵電膜501中，第一退火製程603可以進行介於約1分鐘及約60分鐘之間的時間。然而，可以使用任何適合的時間及溫度。
此外，雖然爐內退火如上所述是被描述為第一退火製程603的一個實施例，這僅是例示性的且並非意圖以任何方式作為限定。反之，可以使用任何適合的退火製程，例如快速熱退火（rapid thermal thermals）、快閃退火（flash anneals）、雷射退火、前述之組合等退火製程。可以使用任何適合的金屬層401及鐵電膜501的退火方法，且所有的這些方法都完全意圖包含在實施例的範圍內。
第6B圖繪示了第6A圖中的虛線框605的近視圖。可以看到的是，在第一退火製程603時，金屬層401的材料將會擴散至鐵電膜501中且形成晶種鐵電膜601。這樣一來，隨著金屬層401的材料擴散，金屬層401將會被吸收至晶種鐵電膜601中且有效地消失。因此，晶種鐵電膜601的材料將會與底下的界面層301實體接觸。
在晶種鐵電膜601內，第一退火製程603將會持續到金屬原子均勻地分布於晶種鐵電膜601且成為晶種607為止。在一個特定的實施例中，第一退火製程603會持續到當利用穿透式電子顯微術（transmission electron microscopy）製程測量時金屬原子（因而，晶種607）在晶種鐵電膜601內具有介於約10000晶種/μm2 （可能會導致約10nm的晶粒尺寸）及約250000晶種/μm2 之間的密度為止。在其他實施例中，晶種607可以具有介於約90000晶種/μm2 （可能會導致約1nm的晶粒尺寸）及約1000000晶種/μm2 之間的濃度，例如約160000晶種/μm2 。如果晶粒尺寸比上述的更大，均勻度將會被負面地影響，但如果晶粒尺寸太小就可能會得到較差的結晶度。然而，可以使用任何適合的濃度。
第6C圖繪示了另一個實施例，其中可以在金屬原子具有恆定的濃度分布於整個晶種鐵電膜601之前結束第一退火製程603。在這樣的實施例中，沒有恆定的濃度之晶種607，取而代之的是，具有漸變濃度之晶種607，其中晶種鐵電膜601的先前鄰近金屬層401的一側有較高的濃度之晶種607，且在晶種鐵電膜601的相對側有較低的濃度之晶種607。
此外，如果需要，在沉積金屬層401時，可以藉由從一個製程到後續的製程調整金屬層401的厚度來修改晶種607的濃度。特別是，如果期望較大濃度的晶種607，可以形成較厚的金屬層401，而如果期望較小濃度的晶種607，可以形成較薄的金屬層401。舉例而言，在一個期望較低濃度的晶種607的實施例中（例如，介於約10000晶種/μm2 及約90000晶種/μm2 之間的濃度），可以將金屬層401形成為約0.5nm的厚度。在另一個需要較高濃度的晶種607的實施例中（例如，介於約160000晶種/μm2 及約250000晶種/μm2 之間的濃度），可以將金屬層401形成為約2nm的較大的厚度。然而，可以使用任何適合的濃度及厚度。
此外，取決於為金屬層401及鐵電膜501所選擇的特定材料，在金屬層401的材料擴散至鐵電膜501中時，金屬層401的材料與鐵電膜501的材料可以反應或不反應。舉例而言，在一個使用氧化鎂作為金屬層401的材料且使用氮化鋁鈧（AlScN）作為鐵電膜501的材料的實施例中，在氧化鎂擴散至鐵電膜501中時，氧化鎂將不會起反應。如此一來，在第一退火製程603結束時，氧化鎂會維持未反應，且氧化鎂將會在後續製程中作為晶種607（進一步描述如下）。
然而，在其他實施例中，當金屬層401的材料擴散至鐵電膜501中，金屬層401的材料將會與鐵電膜501的材料反應。舉例而言，在一個金屬層401的材料是氧化鋁（Al2 O3 ）且鐵電膜501的材料是例如氧化鉿（HfO2 ）的過渡金屬氧化物的實施例中，氧化鋁將不只是擴散至鐵電膜501中，還會與氧化鉿反應以形成副產物，例如HfAlOx 。如此一來，這種副產物會取代金屬層401之原本的材料而存在，且這種副產物會在後續製程中用作晶種607。
第7A圖繪示出：為了幫助開始晶種鐵電膜601的材料的結晶化並且形成結晶鐵電膜701，進行第二退火製程（藉由標記703的波浪線表示於第7A圖中）。在一個實施例中，第二退火製程703可以是熱退火製程，其中結構被放置於惰性環境中（例如，氬環境）且提高晶種鐵電膜601的溫度。然而，可以使用任何適合的退火製程，例如快速熱退火、或閃光退火。
在一個使用熱退火製程的實施例中，可以在高於第一退火製程603（用於擴散且不必結晶化）的溫度下進行第二退火製程703。在一些實施例中，可以在介於約400℃及約900℃的溫度之間進行第二退火製程703，例如約600℃，其高於第一退火製程603的溫度。
如此一來，在一些第一退火製程603完成於300℃及約600℃之間的溫度的實施例中，第二退火製程703可以進行於400℃及約800℃之間的溫度，例如約500℃。此外，為了允許結晶化製程繼續，第二退火製程703可以進行約1分鐘及約60分鐘之間的時間。然而，可以使用任何適合的時間及溫度。
第7B圖繪示了第7A圖中的虛線框705的近視圖。可以看到的是，在第二退火製程703時，晶種鐵電膜601的材料將會利用晶種607（例如，金屬層401的擴散材料或是金屬層401的材料的反應副產物）作為成核點來結晶化。如此一來，在結晶化製程時每個晶種607將會成核獨立的結晶707，且每個獨立的結晶707會具有獨立的結晶相，或者具有成核自不同且獨立的結晶707的相似的結晶相。
在一個特定的實施例中，被選為用於金屬層401及鐵電膜501的材料將會造成由結晶化製程所導致的特定結晶相。舉例而言，在一個氧化鎳被使用於金屬層401且氧化鉿用作鐵電膜501的材料的一個實施例中，結晶707將會具有斜方（orthorhombic）結晶相。然而，可以使用任何適合的結晶相。
不管哪種方式，每個分離的結晶707的結晶化都將會成核於分離的晶種607且接著從分離的晶種607往外擴張。然而，隨著結晶707從分離的晶種607往外成長，從一個晶種607成長的第一個結晶707最後將會碰到從第二個晶種607成長的第二個結晶707。當這種情況發生時，來自晶種607的結晶化將會停止，且形成位於不同的結晶707之間的晶界。
然而，因為晶種607是均勻地分布於晶種鐵電膜601內，結晶707也將會均勻地分布於結晶鐵電層701內。此外，因為結晶707是均勻地分布，結晶707將會在整個結晶鐵電層701中具有恆定的晶粒尺寸。在晶種607具有介於約10000晶種/μm2 至約250000晶種/μm2 之間的密度的一個實施例中，結晶707的晶粒尺寸可以介於約2nm及約10nm之間，例如約5nm。然而，密度及晶粒尺寸可以是任何適合的密度及晶粒尺寸。
此外，雖然實施例利用兩個退火（例如，第一退火製程603及第二退火製程703）來擴散且接著結晶化材料以形成結晶鐵電層701，這僅是例示性的且並非限制性的。反之，任意數目的退火製程，例如三或多個退火製程，可以用於擴散且接著結晶化材料，且所有的這些製程都完全意圖包含於實施例的範圍內。
第8圖繪示了一旦結晶鐵電層701已形成，導電堆疊801就可以形成於結晶鐵電層701上，以與結晶鐵電層701形成閘極堆疊803。在一個實施例中，可以用第一金屬材料、第二金屬材料、及第三金屬材料（未個別繪示於第8圖中）形成導電推疊801。然而，可以使用任何適合的數目的膜層的材料。
第一金屬材料可以形成為鄰近結晶鐵電層701，且可以由例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯（zirconium silicate）、鋁酸鋯（zirconium aluminate）、前述之組合等金屬材料來形成。第一金屬材料可以使用例如原子層沉積、化學氣相沉積、濺鍍等的沉積製程來沉積至介於約5Å及約200Å之間的厚度，雖然可以使用任何適合的沉積製程或厚度。
第二金屬材料可以形成為鄰近第一金屬材料，在一個特定的實施例中，可以與第一金屬材料相似。舉例而言，第二金屬材料可以由金屬材料形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯（zirconium silicate）、鋁酸鋯（zirconium aluminate）、前述之組合等。此外，第二金屬材料可以利用例如原子層沉積、化學氣相沉積、濺度等沉積製程來沉積至介於約5Å及約200Å之間，雖然可以使用任何適合的沉積製程或厚度。
第三金屬材料填充藉由移除虛置閘極111所留下的開口的剩餘部分。在一個實施例中，第三金屬材料是例如W、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合等金屬材料，且可以利用例如原子層沉積、化學氣相沉積、濺度等沉積製程來填充及/或過量填充（overfill）藉由移除虛置閘極111所留下的開口。在一個特定的實施例中，第三金屬材料可以沉積至介於約5Å及約500Å之間的厚度，雖然可以使用任何適合的材料、沉積製程、及厚度。
一旦藉由移除虛置閘極111所留下的開口已被填充，可以將材料平坦化以移除任何位於藉由移除虛置閘極111所留下的開口外側的材料。在一個特定的實施例中，上述移除可以利用例如化學機械研磨的平坦化製程來進行。然而，可以使用任何適合的平坦化及移除製程。
可選地，在閘極堆疊803的材料已被形成且平坦化後，可以凹蝕閘極堆疊803的材料且用蓋層（未個別繪示）覆蓋。在一個實施例中，閘極堆疊803的材料可以利用例如使用對閘極堆疊803的材料有選擇性的蝕刻劑的濕蝕刻或乾蝕刻製程來凹蝕。在一個實施例中，可以將閘極堆疊803的材料凹蝕一個介於約5nm及約150nm之間的距離，例如約120nm。然而，可以使用任何適合的製程及距離。
一旦閘極堆疊803的材料已被凹蝕，就可以沉積蓋層且用第一間隔物113來平坦化。在一個實施例中，蓋層是例如SiN、SiON、SiCON、SiC、SiOC、前述之組合等材料，且是利用例如原子層沉積、化學氣相沉積、濺鍍等沉積製程來沉積。可以將蓋層沉積至介於約5Å及約200Å之間的厚度，且接著利用例如化學機械拋光的平坦化製程來平坦化蓋層， 使得蓋層與第一間隔物113是平坦的。
藉由透過金屬層401的使用來引入晶種607，可以使用額外的控制結晶鐵電層701的結晶相的方法。此外，藉由控制金屬層401的厚度，且以此控制晶種607在晶種鐵電層601內的濃度，上述製程更可以用於控制形成於結晶鐵電層701內的結晶707的晶粒尺寸。
第9A~9B圖繪示了另一個實施例，其中金屬層401是在形成鐵電膜501後形成。在這個實施例中，先形成鐵電膜501，鐵電膜501直接沉積於界面層301上。在一個實施例中，鐵電膜501及金屬層401可以如上所述參考第4圖及第5A~5B圖來形成。然而，可以使用任何適合的沉積方法及材料。
此外，然而，在這個實施例中，一旦金屬層401已形成於鐵電膜501上，就可以將可選的蓋層901形成於金屬層401上。在一個實施例中，蓋層901可以在金屬層401上利用一或多種材料沉積為單一膜層或多層薄膜，上述材料包括金屬，例如：矽摻雜氮化鈦（silicon doped titanium nitride，TSN）、TiN、TaN、或W；其他類金屬（metalloids），例如非晶矽（amorphous silicon，a-Si）；高介電常數（high-k）介電質，例如Al2 O3 、ZrO2 、及TiO2 ；前述之組合等。蓋層901可以透過例如原子層沉積（ALD）等製程沉積至介於約10Å及約50Å的厚度。然而，可以將任何適合的沉積製程、及任何適合的厚度用於蓋層901。
此外，為了防止金屬層401過早結晶，蓋層901的沉積製程是維持在足夠低的溫度以確保結晶化（如果有）維持在最小。舉例而言，在一些實施例中，蓋層901的沉積製程是維持在介於約室溫及約400℃之間。然而，可以使用任何適合的溫度。
第9B圖繪示了第9A圖中的虛線框903的近視圖。在這個圖中可以看到，在製造過程中的此時，金屬層401位於鐵電膜501上，使得鐵電膜501與界面層301實體接觸。此外，蓋層901是形成於金屬層401上，所以金屬層401是位於蓋層901及鐵電膜501之間。這樣的初步配置允許金屬層401的材料後續擴散至鐵電膜501中，且仍然允許蓋層901的使用。
第10A~10B圖繪示了第一退火製程603的使用，用以將金屬層401的材料擴散至鐵電膜501中，且形成晶種鐵電膜601。在一個實施例中，第一退火製程603可以如上所述參考第6A圖來進行，例如藉由在惰性氣氛中利用熱退火製程來進行。然而，可以使用任何適合的製程來將金屬層401的材料擴散至鐵電膜501中。
第10B圖繪示了第10A圖中的虛線框1003的近視圖。如圖所示，在第一退火製程603後，金屬層401將會有效地被鐵電膜501吸收以形成晶種鐵電膜601。如此一來，晶種鐵電膜601將會與界面層301及蓋層901兩者實體接觸。
此外，在給定蓋層901之選定的材料（例如，TSN）的情況下，金屬層401將會優先擴散至鐵電膜501中，而不是蓋層901的材料中。特別是，在第一退火製程603時僅少量的（如果有）金屬層401的材料擴散至蓋層901的材料中。如此一來，晶種鐵電膜601的材料會與蓋層901的材料直接實體接觸，且蓋層901的材料可以用於施加應力至晶種鐵電膜601的材料。
第11A~11B圖繪示了使用第二退火製程703以在蓋層901存在的情況下將晶種鐵電膜601結晶化為結晶鐵電層701。在一個實施例中，第二退火製程703可以如上所述參考第7A圖來進行，例如藉由在惰性氣氛中使用熱退火製程。然而，可以使用任何適合的製程結晶化晶種鐵電膜601且形成結晶鐵電層701。
第11B圖繪示了第11A圖中的虛線框1103的近視圖。如圖所示，在第二退火製程703之後，晶種鐵電膜601將會結晶化以形成結晶707。舉例而言，晶種607將會使結晶707的形成成核，且結晶707將會從分離的晶種607往外成長直到它們碰到其他結晶707。
然而，藉由使用蓋層901，額外的應力可以在第二退火製程703及結晶化製程時附加於晶種鐵電膜601。這個附加的應力可以用於修飾結晶鐵電層701內的結晶707的結晶面。在一個特定的使用蓋層901的實施例中，可以將結晶707成長為具有c軸垂直於基板的結晶方位。然而，可以使用任何適合的結晶方位。
第12圖繪示了蓋層901的移除以及導電堆疊801的形成。在一個實施例中，蓋層901可以透過使用，舉例而言，一或多個蝕刻製程來移除。上述蝕刻製程為例如濕蝕刻製程，其使用對蓋層901的材料有選擇性的蝕刻劑，而不顯著移除周圍的材料。然而，可以使用任何適合的材料。
一旦蓋層901已被移除，就可以形成導電堆疊801。在一個實施例中，導電堆疊801可以如上所述參考第8圖來形成。舉例而言，使用第一金屬材料、第二金屬材料、及第三金屬材料來填充由虛置閘極111的移除所留下的開口，且過剩的材料可以被平坦化以形成導電堆疊801及閘極堆疊803。然而，可以使用任何適合的方法及材料。
此外，雖然已參考第9~12圖描述了使用蓋層901的實施例，也可以使用這些實施例的不同的變化而不延伸至超出實施例的範圍。舉例而言，在一些實施例中，金屬層401可以形成於鐵電膜501上；金屬層401可以擴散至鐵電膜501中；以及可以進行結晶化製程和導電堆疊801的形成而不形成蓋層901。在其他實施例中，可以不移除蓋層901，使得蓋層901為閘極堆疊803的一部分。這些變化及任何其他適合的變化都完全意圖包含於實施例的範圍內。
藉由透過使用在鐵電膜501的頂表面上的金屬層401導入晶種607，可以使用額外的方法控制結晶鐵電層701的結晶相。此外，藉由也附加蓋層901的使用，上述製程更可以用於控制形成於結晶鐵電層701內的結晶707的晶粒尺寸。
第13圖繪示了金屬層401及鐵電膜501的使用的結合，用以在一個實施例中形成結晶鐵電層701。在上述實施例中，用例如奈米片或奈米線的奈米結構1303來形成全繞式閘極（gate all around，GAA）裝置1301。在這樣的實施例中，形成了第一膜層的半導體材料及第二膜層的半導體材料的交替堆疊。
根據一些實施例，第一膜層可以使用有第一晶格常數的第一半導體材料來形成，例如SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、前述之組合等。在一些實施例中，第一半導體材料（例如，SiGe）的第一膜層是使用沉積技術來磊晶地成長，例如磊晶成長、氣相磊晶（vapor-phase epitaxy，VPE）、分子束磊晶（molecular beam epitaxy，MBE），雖然其他的沉積製程，例如化學氣相沉積（CVD）、低壓CVD（LPCVD）、原子層CVD（atomic layer CVD，ALCVD）、極高真空CVD（ultrahigh vacuum CVD，UHVCVD）、減壓CVD（reduced pressure CVD，RPCVD）、前述之組合等也可以被使用。在一些實施例中，第一膜層是形成為介於約30Å及約300Å之間的厚度。然而，可以使用任何適合的厚度且維持在實施例的範圍內。
在每個第一膜層形成後，各個第二膜層可以形成於第一膜層上。根據一些實施例，第二膜層可以使用第二半導體材料來形成，例如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、前述之組合等，且第二晶格常數與第一膜層的第一晶格常數不同。在一個第一膜層是矽鍺的特定實施例中，第二膜層是例如矽的材料。然而，也可以使用任何適合的組合的材料以用於第一膜層及第二膜層。
在一些實施例中，第二膜層是利用與用於形成第一膜層的沉積技術相似的沉積技術來磊晶成長於第一膜層。然而，第二膜層可以使用任何適合用於形成第一膜層的沉積技術，如上所述或是任何其他適合的技術。根據一些實施例，第二膜層是形成為與第一膜層相似的厚度。然而，第二膜層也可以形成為與第一膜層不同的厚度。根據一些實施例，第二膜層可以形成為介於約10Å及約500Å之間的厚度。然而，可以使用任何適合的厚度。
一旦堆疊形成，堆疊就被圖案化為，例如，交替的半導體材料的鰭片。一旦圖案化，即形成虛置閘極堆疊，且移除露出的部分的鰭片。形成間隔物1305且源極/汲極區1307是利用，舉例而言，磊晶成長製程來成長。層間介電層（interlayer dielectric layer）1309沉積於源極/汲極區1307上，且移除虛置閘極以再露出（re-expose）鰭片。一旦鰭片露出，其中一個交替的材料（例如，矽或矽鍺）的堆疊被移除以形成奈米結構1303（由例如，矽或矽鍺所形成）的堆疊，其延伸於源極/汲極區1307之間。
一旦形成且露出了奈米結構1303的堆疊，可以將金屬層401及鐵電膜501沉積為如上所述地鄰近彼此。為了形成結晶鐵電層701，使用第一退火製程603及第二退火製程703以將晶種擴散至鐵電膜501中且接著將鐵電膜501結晶化為結晶鐵電層701。在這個實施例中，然而，結晶鐵電層701位於奈米結構1303的堆疊內的每個奈米結構1303周圍。
一旦結晶鐵電層701形成於奈米結構周圍，可以將閘極堆疊803沉積於結晶鐵電層701周圍。在一個實施例中，閘極堆疊803可以如上所述參考第8圖來沉積。然而，可以將任何適合的材料用於閘極堆疊803。此外，在一些實施例中，一旦已形成結晶鐵電層701，其將具有介於約2nm及約10nm之間的第二厚度T2 ，而導電堆疊801具有介於約20nm及約70nm之間的第一高度H1 。如此一來，可以有介於約0.03及約0.5之間的第二厚度T2 對第一高度H1 的比例。然而，可以利用任何適合的尺寸及比例。
第14A~14B圖繪示了另一個實施例，其中在結晶化前將額外的添加物（添加物1503的各個原子並未獨立繪示於第14A~14B圖中，但可以呈現於以下的第15A~15B中）添加至鐵電膜501，第14B圖繪示了414A圖中的虛線框1403的近視圖。在一個實施例中，上述添加物可以是用於幫助將結晶鐵電層701驅動至更斜方晶系（orthorhombic）的形狀的原子或材料，例如釔（yttrium）、氮（nitrogen）、鍺、前述之組合等。然而，可以使用任何適合的添加物。
為了導入所欲的添加物，可以將添加物層1401形成為鄰近鐵電膜501。在第14A~14B圖所繪示的實施例中，添加物層1401可以在金屬層401的沉積之後以及鐵電膜501的沉積之前被沉積，使得添加物層1401位於鐵電膜501與金屬層401之間。
然而，在其他實施例中，添加物層1401可以形成於其他位置。舉例而言，添加物層1401可以在鐵電膜501的沉積之後被沉積，使得鐵電膜501位於添加物層1401與金屬層401之間。在另一個實施例中，添加物層1401可以在金屬層401之前被沉積，使得金屬層401位於添加物層1401與鐵電膜501之間。然而，可以利用任何適合的位置。
在一個實施例中，可以使用包含添加物原子（例如，釔（yttrium）、氮、鍺等）的材料來沉積添加物層1401。舉例而言，在一些實施例中，添加物層可以包含例如鑭（lanthanum，La）、釓（gadolinium，Gd）、鍶（strontium，Sr）、前述之組合等的材料，利用化學氣相沉積、濺鍍、原子層沉積、前述之組合等的方法來沉積。然而，可以使用任何適合的材料及沉積方法。
添加物層1401可以形成至一厚度，上述厚度是基於擴散後之鐵電膜501內的添加物的理想濃度。在一個理想濃度介於約0.2%及約50%之間的實施例中，添加物層1401可以具有介於約0.2nm及約20nm之間的厚度。然而，可以使用任何適合的厚度。
第15A~15B圖繪示了在進行第一退火製程603後所導致的結構，進行第一退火製程603使得鐵電膜501吸收了金屬層401的材料（例如，晶種607），也吸收了添加物層1401的材料（例如，添加物1503），吸收上述兩者以形成包含添加物的鐵電層1501，而第15B圖繪示了第15A圖中的虛線框1505的近視圖。在一個實施例中，第一退火製程603可以如上所述參考第6A~6B圖來進行。然而，可以使用任何適合的方法以擴散金屬層401及添加物層1401兩者。
第16A~16B圖繪示了在進行第二退火製程703後所導致的結構，進行第二退火製程703使得包含添加物的鐵電層1501結晶化為包含添加物的結晶鐵電層1601，而第16B圖繪示了第16A圖的虛線框1605的近視圖。可以看到的是，在第二退火製程703時，晶種607及添加物1503一起作用，使包含添加物的鐵電層1501的材料結晶化。
在一個實施例中，藉由使用添加物1503，結晶鐵電層1601的材料將會具有更大量的材料結晶化至斜方結晶相以增加材料的鐵電性。在一個實施例中，添加物1503的使用可以造成約70%及約95%之間的結晶鐵電層1601的材料具有斜方結晶相。然而，可以使用任何適合的量。
此外，雖然以上將添加物層1401的使用描述為導入添加物1503的一種方法，這種方法僅為例示性的，且並非意圖限定於實施例。在另一個實施例中，添加物1503之導入可以利用摻質佈植方法，或是在沉積鐵電膜501時例用額外的沉積前驅物來使摻質導入。可以使用任何適合的導入添加物1503的方法，且所有這樣的方法皆完全意圖包含在實施例的範圍內。
第17圖繪示了又另一個實施例，其調整了第一退火製程603及第二退火製程703以進一步控制用晶種607形成的結晶的晶粒尺寸。在這個特定的實施例中，在夠高的溫度下進行第一退火製程603，第一退火製程603不只是幫助造成晶種607擴散至鐵電膜501中，也會造成鐵電膜501的材料的部分結晶化。
舉例而言，對於部分結晶化，第一退火製程603可以在介於約300℃及約600℃之間的溫度下進行。此外，為了確保沒有將會防止進一步之晶種607的擴散的完全結晶化，第一退火製程603可以進行約1分鐘及約60分鐘之間的時間。然而，可以使用任何適合的時間及溫度。
利用部分結晶化，無論晶種607在何處進入鐵電膜501，鐵電膜501的材料將會開始結晶化。如此一來，因為晶種607在金屬層401及鐵電膜501之間的界面開始進入鐵電膜501，鐵電膜501的材料將會沿著金屬層401及鐵電膜501之間的界面開始結晶化，而離界面較遠的材料維持未結晶化。
一旦第一退火製程603已完成，可以進行第二退火製程703以繼續且完成鐵電膜501的材料的結晶化。在一個實施例中，第二退火製程703可以如上所述參考第7圖來進行。然而，可以使用任何適合的製程。
藉由利用第一退火製程603來進行部分結晶化，結晶705將會在整個結晶鐵電層701的厚度上具有一個尺寸分布。舉例而言，最初開始結晶化而具有最長的成長時間的結晶705（例如，由沿著先前的金屬層401及鐵電膜501之間的界面之材料形成的結晶705）可以具有介於約3nm及約10nm之間的晶粒尺寸。此外，較晚開始結晶化而具有最短的成長時間的結晶705（例如，由位於鐵電膜501的與金屬層401與鐵電膜501之間的介面為相反側的材料所形成的結晶705）可以具有介於約1nm及約7nm之間的晶粒尺寸。然而，可以使用任何適合的晶粒尺寸。
根據一個實施例，一種半導體裝置，包含：界面層，位於半導體鰭片上；結晶鐵電層，與界面層實體接觸，結晶鐵電層包括多個結晶區，且鄰近的結晶區之間具有晶界，每個結晶區包括複數個金屬晶種的其中之一；以及導電堆疊，位於結晶鐵電層上。在一個實施例中，金屬晶種是金屬氧化物。在一個實施例中，結晶鐵電層包括過渡金屬氧化物，且金屬晶種包括接合至過渡金屬氧化物的金屬。在一個實施例中，金屬晶種均勻地分布在結晶鐵電層內。在一個實施例中，金屬晶種是氧化鎳。在一個實施例中，金屬晶種是氧化鎂。在一個實施例中，金屬晶種是氧化鋁鉿。
根據另一個實施例，一種半導體裝置，包括：導電閘極堆疊，位於半導體鰭片上；間隔物，位於半導體鰭片上；以及結晶鐵電層，位於導電閘極堆疊與間隔物之間，結晶鐵電層包括複數個結晶區，每個結晶區包括金屬晶種且具有晶界，其直徑介於約2nm及約20nm之間。在一個實施例中，結晶鐵電層內的金屬晶種的密度介於約10000晶種/μm2 及約250000晶種/μm2 之間。在一個實施例中，金屬晶種是氧化鎳。在一個實施例中，金屬晶種是氧化鋁鉿。在一個實施例中，半導體裝置更包含與結晶鐵電層及半導體鰭片兩者實體接觸的界面層。在一個實施例中，結晶鐵電層包括二氧化鉿。
根據又另一個實施例，一種半導體裝置的製造方法，該方法包括：形成金屬材料於半導體鰭片上；形成與金屬材料實體接觸的鐵電層；將金屬材料擴散到鐵電層中以形成晶種；利用晶種結晶化鐵電層以形成結晶鐵電層；以及形成導電堆疊於結晶鐵電層上。在一個實施例中，金屬材料的擴散至少部分是用第一退火製程來進行。在一個實施例中，鐵電層的結晶化至少部分是用第二退火製程來進行。在一個實施例中，第二退火製程的溫度比第一退火製程的溫度高。在一個實施例中，第一退火製程的溫度介於約300℃及約600℃之間，且第二退火製程的溫度介於約400℃及約800℃之間。在一個實施例中，上述金屬材料與鐵電層的材料反應以形成晶種。在一個實施例中，晶種是上述金屬材料。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
100:負電容場效電晶體（NCFET） 101:基板 103:溝槽 105:隔離區 107:鰭片 109:閘極介電質 111:虛置閘極 113:第一間隔物 115:堆疊 201:源極/汲極區 203:層間介電層 301:界面層 401:金屬層 501:鐵電膜 503,605,705,903,1003,1103,1403,1505,1605:虛線框 601:晶種鐵電膜 603:第一退火製程 607:晶種 701:結晶鐵電層 703:第二退火製程 707:結晶 801:導電堆疊 803:閘極堆疊 901:蓋層 1301:全繞式閘極裝置 1303:奈米結構 1305:間隔物 1307:源極/汲極區 1309:層間介電層 1401:添加物層 1501:包含添加物的鐵電層 1503:添加物 1601:包含添加物的結晶鐵電層 3-3’:線 H1 :第一高度 T1 :第一厚度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖根據一些實施例繪示了形成場效電晶體的製程中的步驟。 第2圖根據一些實施例繪示了源極/汲極區的形成。 第3圖根據一些實施例繪示了界面層的形成的剖面圖。 第4圖根據一些實施例繪示了金屬層的形成。 第5A~5B圖根據一些實施例繪示了鐵電層的形成。 第6A~6C圖根據一些實施例繪示了第一退火製程。 第7A~7B圖根據一些實施例繪示了第二退火製程。 第8圖根據一些實施例繪示了導電閘極堆疊的形成。 第9A~9B圖根據一些實施例繪示了蓋層的形成。 第10A~10B圖根據一些實施例繪示了有蓋層的第一退火製程。 第11A~11B圖根據一些實施例繪示了有蓋層的第二退火製程。 第12圖根據一些實施例繪示了導電閘極堆疊的形成。 第13圖根據一些實施例繪示了全繞式閘極（gate all around）裝置。 第14A、14B、15A、15B、16A、16B圖根據一些實施例繪示了添加物的使用。 第17圖根據一些實施例繪示了結晶鐵電層內的晶粒尺寸分布。
107:鰭片
113:第一間隔物
201:源極/汲極區
203:層間介電層
301:界面層
701:結晶鐵電膜
705:虛線框
801:導電堆疊
803:閘極堆疊

Claims (20)

  1. 一種半導體裝置，包括： 一界面層，位於一半導體鰭片上； 一結晶鐵電層，與該界面層實體接觸，該結晶鐵電層包括多個結晶區，且鄰近的該些結晶區之間具有晶界，每個結晶區包括複數個金屬晶種的其中之一；以及 一導電堆疊，位於該結晶鐵電層上。
  2. 如請求項1之半導體裝置，其中該些金屬晶種是金屬氧化物。
  3. 如請求項1之半導體裝置，其中該結晶鐵電層包括一過渡金屬氧化物，且該些金屬晶種包括接合至該過渡金屬氧化物的金屬。
  4. 如請求項1之半導體裝置，其中該些金屬晶種均勻地分布在該結晶鐵電層內。
  5. 如請求項1之半導體裝置，其中該些金屬晶種是氧化鎳。
  6. 如請求項1之半導體裝置，其中該些金屬晶種是氧化鎂。
  7. 如請求項1之半導體裝置，其中該些金屬晶種是氧化鋁鉿。
  8. 一種半導體裝置，包括： 一導電閘極堆疊，位於一半導體鰭片上； 多個間隔物，位於該半導體鰭片上；以及 一結晶鐵電層，位於該導電閘極堆疊與該些間隔物之間，該結晶鐵電層包括複數個結晶區，每個結晶區包括一金屬晶種且具有一晶界，其直徑介於約2nm及約20nm之間。
  9. 如請求項8之半導體裝置，其中該結晶鐵電層內的該金屬晶種的密度介於約10000晶種/μm2 及約250000晶種/μm2 之間。
  10. 如請求項8之半導體裝置，其中該金屬晶種是氧化鎳。
  11. 如請求項8之半導體裝置，其中該金屬晶種是氧化鋁鉿。
  12. 如請求項8之半導體裝置，更包括與該結晶鐵電層及該半導體鰭片兩者實體接觸的一界面層。
  13. 如請求項8之半導體裝置，其中該結晶鐵電層包括二氧化鉿。
  14. 一種半導體裝置的製造方法，該方法包括： 形成一金屬材料於一半導體鰭片上； 形成與該金屬材料實體接觸的一鐵電層； 將該金屬材料擴散到該鐵電層中以形成多個晶種； 利用該些晶種結晶化該鐵電層以形成一結晶鐵電層；以及 形成一導電堆疊於該結晶鐵電層上。
  15. 如請求項14之半導體裝置的製造方法，其中該金屬材料的擴散至少部分是用一第一退火製程來進行。
  16. 如請求項15之半導體裝置的製造方法，其中該鐵電層的結晶化至少部分是用一第二退火製程來進行。
  17. 如請求項16之半導體裝置的製造方法，其中該第二退火製程的溫度比該第一退火製程的溫度高。
  18. 如請求項17之半導體裝置的製造方法，其中該第一退火製程的溫度介於約300℃及約600℃之間，且該第二退火製程的溫度介於約400℃及約800℃之間。
  19. 如請求項14之半導體裝置的製造方法，其中該金屬材料與該鐵電層的材料反應以形成該些晶種。
  20. 如請求項14之半導體裝置的製造方法，其中該些晶種是該金屬材料。
TW109145951A 2019-12-27 2020-12-24 半導體裝置及其製造方法 TWI760990B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962954267P 2019-12-27 2019-12-27
US62/954,267 2019-12-27
US16/944,768 US11289603B2 (en) 2019-12-27 2020-07-31 Semiconductor device and method
US16/944,768 2020-07-31

Publications (2)

Publication Number Publication Date
TW202141568A true TW202141568A (zh) 2021-11-01
TWI760990B TWI760990B (zh) 2022-04-11

Family

ID=76310447

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109145951A TWI760990B (zh) 2019-12-27 2020-12-24 半導體裝置及其製造方法

Country Status (4)

Country Link
US (3) US11289603B2 (zh)
CN (1) CN113054017A (zh)
DE (1) DE102020120917A1 (zh)
TW (1) TWI760990B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289603B2 (en) * 2019-12-27 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11574928B2 (en) * 2021-04-29 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory structure and method for forming the same
US11973123B2 (en) * 2022-01-18 2024-04-30 Sandisk Technologies Llc Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379941B1 (ko) * 2001-03-06 2003-04-11 주승기 거대 단결정립 강유전체 박막의 제조방법 및 이를 이용한강유전체 기억소자의 제조방법
TW543094B (en) 2002-05-09 2003-07-21 Nat Science Council Ferroelectric device structure with crystal seed layer and its manufacturing method
JP5268829B2 (ja) 2009-08-21 2013-08-21 パナソニック株式会社 半導体装置
CN102933496B (zh) 2010-06-08 2014-10-22 住友金属矿山株式会社 金属氧化物膜的制造方法及金属氧化物膜、使用该金属氧化物膜的元件、带有金属氧化物膜的基板以及使用该基板的器件
US10515857B2 (en) * 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor devices
US10276697B1 (en) 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
US10490631B2 (en) 2017-11-24 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
US11289603B2 (en) * 2019-12-27 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
US11837660B2 (en) 2023-12-05
US11289603B2 (en) 2022-03-29
US20210202747A1 (en) 2021-07-01
US20230387299A1 (en) 2023-11-30
DE102020120917A1 (de) 2021-07-01
CN113054017A (zh) 2021-06-29
TWI760990B (zh) 2022-04-11
US20220173252A1 (en) 2022-06-02

Similar Documents

Publication Publication Date Title
US10700064B1 (en) Multi-threshold voltage gate-all-around field-effect transistor devices with common gates
US9899496B2 (en) Method of making a finFET device
CN108122909A (zh) 半导体器件及其制造方法
US10411120B2 (en) Self-aligned inner-spacer replacement process using implantation
CN110957275A (zh) 集成电路及其制造方法
TW202013531A (zh) 半導體裝置之形成方法
US10529863B2 (en) Flat STI surface for gate oxide uniformity in Fin FET devices
CN106816382B (zh) 半导体器件的鳍结构及其制造方法和有源区域的制造方法
TWI760990B (zh) 半導體裝置及其製造方法
TWI675405B (zh) 半導體裝置的製造方法
US10903338B2 (en) Vertical FET with shaped spacer to reduce parasitic capacitance
US10879394B2 (en) Semiconductor device and method of forming the same
KR20160007333A (ko) 게이트 산화물 층을 구비하는 finfet 디바이스
US20180053853A1 (en) Strained silicon complementary metal oxide semiconductor including a silicon containing tensile n-type fin field effect transistor and silicon containing compressive p-type fin field effect transistor formed using a dual relaxed substrate
TW202109744A (zh) 半導體裝置的形成方法
TW202243018A (zh) 閘極間隙壁之形成方法
US20210242332A1 (en) Fin field effect transistor device structure and method for forming the same
KR102538816B1 (ko) 반도체 디바이스 및 방법
TWI834902B (zh) 半導體裝置與其形成方法
US11710665B2 (en) Semiconductor device and method of manufacture
US20230395436A1 (en) Semiconductor devices with low leakage current and methods of fabricating the same
TW202414512A (zh) 半導體裝置的製造方法