DE102016100087A1 - Finnenstruktur einer Halbleitervorrichtung, Verfahren zum Herstellen von dieser und Verfahren zum Herstellen eines aktiven Gebiets der Halbleitervorrichtung - Google Patents

Finnenstruktur einer Halbleitervorrichtung, Verfahren zum Herstellen von dieser und Verfahren zum Herstellen eines aktiven Gebiets der Halbleitervorrichtung Download PDF

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Chan-Lon Yang
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Abstract

Ein Verfahren zum Herstellen eines aktiven Gebiets einer Halbleitervorrichtung umfasst ein Ausbilden eines implantierten Gebiets in einem Substrat. Das implantierte Gebiet ist zu einer oberen Fläche des Substrats benachbart. Eine Reinigungsbehandlung wird an der oberen Fläche des Substrats durchgeführt.

Description

  • Mit der zunehmenden Miniaturisierung von integrierten Schaltungen und einer immer höheren Anforderung an die Geschwindigkeit von integrierten Schaltungen weisen Transistoren höhere Ansteuerströme bei kleineren Abmessungen auf. Fin-Feldeffekttransistoren (FinFET) wurden daher entwickelt. FinFET-Transistoren weisen vergrößerte Kanalbreiten auf. Die Vergrößerung der Kanalbreiten wird durch Ausbilden von Kanälen erzielt, die Abschnitte auf Seitenwänden der Finnen und Abschnitte auf den oberen Flächen der Finnen umfassen. Da die Ansteuerströme von Transistoren zu den Kanalbreiten proportional sind, sind die Ansteuerströme von FinFETs höher.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1A bis 1G sind Querschnittsansichten eines Verfahrens zum Herstellen einer Finnenstruktur einer Halbleitervorrichtung bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2 ist ein Ablaufdiagramm einer Oberflächenbehandlung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 3 ist ein Diagramm einer Sauerstoffkonzentration bei einem Vorgang 10 (dem Nassreinigungsprozess), einem Vorgang 20 (dem Trockenreinigungsprozess) und einem Vorgang 30 (dem Backprozess) in 2.
  • 4 ist ein Diagramm einer Anzahl von Defekten auf der oberen Fläche des Substrats beim Vorgang 10 und Vorgang 30.
  • 5 ist ein Diagramm von Sauerstoffkonzentrationskurven der Struktur von 1C mit und ohne die Behandlung des Vorgangs 30 (des Backprozesses) in 2.
  • 6A, 7, 8 und 9A sind perspektivische Ansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung, die die Firmenstruktur von 1G verwendet, bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 6B ist eine Querschnittsansicht der Halbleitervorrichtung von 6A in einigen Ausführungsformen.
  • 9B ist eine entlang der Linie B-B von 9A gezeichnete Querschnittsansicht in einigen Ausführungsformen.
  • 9C ist eine entlang der Linie C-C von 9A gezeichnete Querschnittsansicht in einigen Ausführungsformen.
  • 10A ist eine perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 10B ist eine entlang der Linie B-B von 10A gezeichnete Querschnittsansicht in einigen Ausführungsformen.
  • 10C ist eine entlang der Linie C-C von 10A gezeichnete Querschnittsansicht in einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z. B. „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ausführungsformen der vorliegenden Offenbarung stellen einige Verfahren zum Ausbilden einer Firmenstruktur einer Halbleitervorrichtung und die resultierende Struktur bereit. Wie hier verwendet, bezieht sich eine „Finnenstruktur” auf ein Halbleitermaterial, das als ein Body eines Feldeffekttransistors verwendet wird, in dem das Gatedielektrikum und das Gate um die Finnenstruktur angeordnet sind, so dass Ladungen auf den beiden Seiten der Finnenstruktur und fakultativ entlang der oberen Fläche der Firmenstruktur durch den Kanal fließen. Diese Ausführungsformen werden nachstehend im Kontext des Ausbildens einer Finnenstruktur eines FinFET-Transistors besprochen, der eine einzelne Finne oder mehrere Firmen auf einem Bulk-Siliziumsubstrat aufweist. Ein Durchschnittsfachmann wird erkennen, dass Ausführungsformen der vorliegenden Offenbarung mit anderen Konfigurationen verwendet werden können.
  • 1A bis 1G sind Querschnittsansichten eines Verfahrens zum Herstellen einer Finnenstruktur einer Halbleitervorrichtung bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Nun wird Bezug auf 1A genommen. Ein Substrat 110 wird bereitgestellt. In einigen Ausführungsformen kann das Substrat 110 aus einem Halbleitermaterial gefertigt werden. Das Substrat 110 kann Bulk-Silizium, Bulk-Germanium, eine Bulk-Siliziumgermanium-Legierung oder III-V-Verbindungshalbleitermaterialien umfassen, ist aber nicht darauf beschränkt. In einigen Ausführungsformen umfasst das Substrat 110 Bulk-Silizium, das undotiert ist. Andere Materialien, die zum Ausbilden von Halbleitervorrichtungen geeignet sind, können verwendet werden. Andere Materialien, wie z. B. Quarz, Saphir und Glas, könnten alternativ für das Substrat 110 verwendet werden.
  • Eine Abschirmungsschicht 210 wird auf einer oberen Fläche 111 des Substrats 110 ausgebildet. Die Abschirmungsschicht 210 kann verhindern, dass das Substrat 110 durch die nachfolgende Ionenimplantation beschädigt wird. Die Abschirmungsschicht 210 kann mithilfe eines Abscheidungsprozesses, wie z. B. einer chemischen Gasphasenabscheidung (CVD) und/oder einer Atomlagenabscheidung (ALD), ausgebildet werden. Die CVD ist ein Abscheidungsprozess, bei dem eine abgeschiedene Spezies als Folge einer chemischen Reaktion zwischen gasförmigen Reaktanten bei einer Temperatur, die höher als Raumtemperatur ist, ausgebildet wird, wobei ein festes Produkt der Reaktion auf der Fläche abgeschieden wird, auf der ein Film, eine Beschichtung oder eine Schicht des festen Produkts auszubilden ist. Abwandlungen von CVD-Prozessen umfassen eine Atmosphärendruck-CVD (APCVD), eine Niederdruck-CVD (LPCVD) und eine plasmaunterstützte CVD (PECVD), sind aber nicht darauf beschränkt, wobei eine metallorganische CVD (MOCVD) und Kombinationen davon ebenfalls verwendet werden können. Alternativ kann die Abschirmungsschicht 210 unter Verwendung eines Aufwachsprozesses, wie z. B. einer thermischen Oxidation oder einer thermischen Nitridierung, ausgebildet werden. In einigen Ausführungsformen wird die Abschirmungsschicht 210 aus einem Oxid, wie z. B. SiO2, gebildet, welches mithilfe einer CVD ausgebildet wird.
  • Eine strukturierte Maskenschicht 220 wird dann auf der Abschirmungsschicht 210 ausgebildet, die als eine Ionenimplantationsmaske verwendet wird, und eine Markierung M wird in dem Substrat 110 durch die Abschirmungsschicht 210 und die Maskenschicht 220 ausgebildet. Die Markierung M kann unter Verwendung eines Ätzprozesses ausgebildet werden und wird derart ausgelegt, dass sie die Position des Substrats 110 markiert. Daher kann die Position eines implantierten Gebiets 112 in dem Substrat 110 gemäß der Position der Markierung M bestimmt werden. In einigen Ausführungsformen ist die Markierung M eine Aussparung, wie in 1A dargestellt. In einigen anderen Ausführungsformen kann die Markierung M jedoch andere geeignete Ausgestaltungen aufweisen, und der beanspruchte Umfang ist in dieser Hinsicht nicht beschränkt.
  • In einigen Ausführungsformen kann die strukturierte Maskenschicht 220 ein Fotolack sein, und sie kann auf der Abschirmungsschicht 210 aufgeschichtet werden. Der Fotolack wir dann strukturiert, damit die strukturierte Maskenschicht 220 ausgebildet wird, die eine Öffnung 222 aufweist, welche einen Ionenimplantationsbereich über dem Substrat 110 freilegt. Dabei wird der Fotolack zum Beispiel durch Belichten und Entwickeln unter Verwendung einer Maske, die einen Ionenimplantationsbereich definiert, strukturiert. In einigen anderen Ausführungsformen kann die strukturierte Maskenschicht 220 aus anderen geeigneten Materialien gefertigt werden.
  • Die obere Fläche 111 des Substrats 110 wird unter Verwendung eines Prozesses, wie z. B. einer ionisierten Implantation, dotiert, um das implantierte Gebiet 112 auszubilden. Der Begriff „ionisierte Implantation” bezeichnet einen physikalischen Prozess, in dem Dotierstoffatome ionisiert und isoliert, beschleunigt, zu einem Strahl geformt und auf das Substrat 110 geschossen werden. Die Ionen gehen durch die Abschirmungsschicht 210 hindurch und kommen unter der oberen Fläche 111 in einer Tiefe d zur Ruhe, wobei die Tiefe d durch bestimmte Parameter gesteuert wird. Die Tiefe d des implantierten Gebiets 112 kann von ungefähr 20 Ångström (Å) bis ungefähr 200 Å betragen. In einigen Ausführungsformen kann die Ionenimplantation unter Verwendung einer Ionenimplantationsvorrichtung durchgeführt werden, wobei mindestens ein Ion von H, He, Ne, C, O, F, B, P oder Si, einschließlich von ihren Isotopen, verwendet wird. In einigen Ausführungsformen ist die hier beschriebene Halbleitervorrichtung ein P-Kanal-Feldeffekttransistor (FinFET), so dass das implantierte Gebiet 112 eine N-Wanne ist und Dotierstoffspezies Phosphor (P) oder Arsen (As) umfassen können. In einigen anderen Ausführungsformen ist die hier beschriebene Halbleitervorrichtung ein N-Kanal-FinFET, so dass das implantierte Gebiet 112 eine P-Wanne ist und Dotierstoffspezies Bor (B) umfassen können. In einigen anderen Ausführungsformen umfassen die Dotierstoffe Germanium (Ge), Xenon (Xe), Argon (Ar), Krypton (Kr) oder Kombinationen davon. Es ist zu beachten, dass andere Dotierstoffe ebenfalls in Erwägung gezogen werden und innerhalb des Umfangs dieser Offenbarung liegen. Es ist zu beachten, dass aufgrund des Charakters des Implantationsprozesses die Grenzen des implantierten Gebiets 112 möglicherweise keine scharfen Grenzen sind, wie in 1A dargestellt, sondern stattdessen sukzessive Übergänge aufweisen.
  • Nun wird Bezug auf 1B genommen. Die Implantation von Ionen in kristalline Materialien (wie z. B. kristallines Silizium) kann Defekte verursachen. Wenn die obere Fläche 111 oxidiert ist, können in einigen Ausführungsformen die Sauerstoffionen mit den Dotierstoffen in dem implantierten Gebiet 112 reagieren und Oxidverbindungsdefekte bilden. Andere Defekte können Gitterlücken und Zwischengitteratome umfassen. Gitterlücken sind Kristallgitterpunkte, die von keinem Atom besetzt sind. Dies kommt zustande, wenn ein Ion mit einem in dem Kristallgitter angeordneten Atom kollidiert, was zu einer Übertragung von einem bedeutenden Energiebetrag auf das Atom führt, wodurch ermöglicht wird, dass das Atom seinen Kristallgitterplatz verlässt. Zwischengitteratome entstehen, wenn diese versetzten Atome oder die implantierten Ionen, in dem Festkörper zur Ruhe kommen, aber keine freie Stelle in dem Gitter finden, an der sie bleiben können. Diese Punktdefekte können wandern und sich sammeln, was zu Versetzungsringen und anderen Defekten führt.
  • Um diese Defekte (nicht dargestellt) zu entfernen, kann eine Oberflächenbehandlung an der oberen Fläche 111 des Substrats 110 durchgeführt werden. 2 ist ein Ablaufdiagramm der Oberflächenbehandlung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Nun wird Bezug auf 1B und 2 genommen. Ein Nassreinigungsprozess wird an der oberen Fläche 111 durchgeführt, wie in Vorgang 10 dargestellt. Der Nassreinigungsprozess kann die Maskenschicht 220 und die Abschirmungsschicht 210 von 1A von der oberen Fläche 111 des Substrats 110 entfernen. In einigen Ausführungsformen wird eine Flusssäure-Mischung (HF-Mischung) verwendet. Das HF-Bad kann konzentrierte HF, die in deionisiertem Reinstwasser mit einem Wasser:HF-Verhältnis von zwischen ungefähr 50:1 und 1000:1 (z. B. zwischen im Wesentlichen 100:1 und 500:1) verdünnt wird, verwenden. Das HF-Bad wird im Wesentlichen bei Raumtemperatur über eine Zeitdauer von zwischen ungefähr 2 und ungefähr 10 Minuten durchgeführt. In einigen Ausführungsformen kann das HF-Bad ein Tauchbad aus Wasser und HF verwenden. In einigen anderen Ausführungsformen kann eine Wasser- und HF-Spülung (z. B. unter Verwendung eines Sprühwerkzeugs) eingesetzt werden.
  • Anschließend wird ein Trockenätzprozess verwendet, um eine Oxidschicht (nicht dargestellt) auf der oberen Fläche 111 des Substrats 110 zu entfernen, wie in Vorgang 20 dargestellt. Die Oxidschicht wird häufig ausgebildet, wenn das Substrat 110 atmosphärischen Bedingungen ausgesetzt wird. Die Oxidschicht wird häufig als ein „natives” Oxid bezeichnet und kann unter Verwendung einer Vielfalt von Prozessen, die einem Fachmann bekannt sind, entfernt werden. Zum Beispiel kann der Trockenätzprozess verwendet werden, um das native Oxid zu entfernen. In einigen Ausführungsformen kann ein SICONI-Ätzen durchgeführt werden. Mit anderen Worten können eine fluorhaltige Vorstufe und eine wasserstoffhaltige Vorstufe in einem Remote-Plasma-Bereich kombiniert und zu einem Plasma angeregt werden. Das Atomflussverhältnis H:F während der SICONI-Ätzung kann zwischen ungefähr 0,5:1 und ungefähr 8:1 liegen, um die Erzeugung von festen Nebenprodukten auf den exponierten Siliziumflächen zu gewährleisten. Das native Oxid wird daher abgebaut.
  • Alternativ kann das native Oxid mithilfe eines im Substrat 110 ausgebildeten Wasserstoffplasmas entfernt werden. Das lokale Plasma wird in Ausführungsformen durch Anlegen einer Lokalplasmaleistung von ungefähr 200 Watt oder höher und ungefähr 3000 Watt oder niedriger, oder ungefähr 300 Watt oder höher und ungefähr 2000 Watt oder niedriger erzeugt. Unabhängig von dem verwendeten Verfahren wird das native Oxid (falls vorhanden) vor dem Vorgang des Ausbildens einer epitaktischen Schicht 120 (siehe 1C) auf dem Substrat 110 entfernt. Techniken zum Entfernen des nativen Oxids können in dem Gebiet des Substrats 110 ausgeführt werden, das zum Ausbilden der epitaktischen Schicht 120 verwendet wird, oder jeder dieser Prozesses kann in einer separaten Kammer durchgeführt werden. Jedoch sollte das Substrat 110 während der Übertragung zwischen getrennten Kammern nicht Feuchtigkeit oder einer atmosphärischen Umgebung ausgesetzt werden.
  • Anschließend wird ein Backprozess durchgeführt, um die Defekte auf der oberen Fläche 111 des Substrats 110 zu entfernen, wie in Vorgang 30 dargestellt. Der Backprozess kann ein natives Oxid auf der oberen Fläche 111 entfernen, um Kristalldefekte auf der darauf ausgebildeten epitaktischen Struktur 120 (siehe 1C) zu vermeiden. In einigen Ausführungsformen ist der Backprozess ein In-situ-Backprozess. In-situ bedeutet, dass der Backprozess in der Prozesskammer zum Trockenreinigen der oberen Fläche 111 des Substrats 110 durchgeführt wird. In einigen anderen Ausführungsformen kann der Backprozess in einer anderen Kammer (oder ex-situ) durchgeführt werden.
  • Der Backprozess kann in Anwesenheit eines wasserstoffhaltigen Gases durchgeführt werden. Zum Beispiel kann das wasserstoffhaltige Gas ein Wasserstoffgas sein. Die Backtemperatur kann in einem Bereich von ungefähr 750°C bis ungefähr 900°C liegen. In einigen anderen Ausführungsformen kann die Backtemperatur in einem Bereich von ungefähr 800°C bis ungefähr 900°C liegen. In einigen anderen Ausführungsformen kann der Druck des Wasserstoffgases zwischen ungefähr 10 Torr und ungefähr 200 Torr betragen. Die Backdauer kann zum Beispiel zwischen ungefähr 30 Sekunden und ungefähr 240 Sekunden betragen.
  • Die Begriffe „ungefähr” können verwendet werden, um die quantitative Repräsentation zu modifizieren, die zulässigerweise variieren könnte, ohne eine Änderung der Grundfunktion, mit der sie zusammenhängt, zu verursachen. Zum Beispiel liegt die hier offenbarte Backtemperatur in einem Bereich von ungefähr 750°C bis ungefähr 900°C, aber es kann zulässig sein, eine Backtemperatur, die etwas niedriger als 750°C ist, zu verwenden, wenn der Backprozess nicht physikalisch verändert wird.
  • Nach dem Backprozess ist die Sauerstoffkonzentration an der oberen Fläche 111 reduziert, so dass die Menge von Defekten auf der oberen Fläche 111 reduziert wird. 3 ist ein Diagramm der Sauerstoffkonzentration beim Vorgang 10 (dem Nassreinigungsprozess), dem Vorgang 20 (dem Trockenreinigungsprozess) und dem Vorgang 30 (dem Backprozess). 4 ist ein Diagramm der Anzahl von Defekten auf der oberen Fläche 111 beim Vorgang 10 und Vorgang 30. In 3 zeigt die vertikale Achse des Diagramms die Sauerstoffkonzentration (Atome/cm3) und die horizontale Achse zeigt Vorgänge. In 4 zeigt die vertikale Achse des Diagramms die Menge von Defekten (Defekte/jeweils) und die horizontale Achse zeigt Vorgänge. Wie in 3 und 4 dargestellt, ist nach dem Backen der oberen Fläche 111 die Sauerstoffkonzentration davon reduziert, und die Anzahl von Defekten ist ebenfalls reduziert.
  • Nun wird Bezug auf 1C genommen. Eine epitaktische Schicht 120 wird auf der oberen Fläche 111 des Substrats 110 ausgebildet (oder aufgewachsen). Daher ist die obere Fläche 111 eine Grenzfläche der epitaktischen Schicht 120 und des Substrats 110. In einigen Ausführungsformen ist der Prozess zum Ausbilden der epitaktischen Schicht 120 ein In-situ-Ausbildungsprozess. In-situ bedeutet, dass der Ausbildungsprozess in der Prozesskammer zum Backen der oberen Fläche 111 des Substrats 110 durchgeführt wird. In einigen anderen Ausführungsformen kann der Ausbildungsprozess in einer anderen Kammer (oder Ex-situ) durchgeführt werden. Die epitaktische Schicht 120 füllt auch die Markierung M, wenn die Markierung M eine Aussparung ist.
  • Die epitaktische Schicht 120 und das implantierte Gebiet 112 können eine aktive Schicht der Halbleitervorrichtung sein. In einigen Ausführungsformen ist die epitaktische Schicht 120 undotiert und daher umfasst sie eine intrinsische Siliziumschicht. In einigen Ausführungsformen beträgt die Dicke der epitaktischen Schicht 120 zwischen ungefähr 50 μm und ungefähr 200 μm. In einigen anderen Ausführungsformen beträgt die Dicke zwischen ungefähr 75 μm und ungefähr 150 μm. In einigen noch anderen Ausführungsformen beträgt die Dicke zwischen ungefähr 100 μm und ungefähr 125 μm.
  • In einigen Ausführungsformen wird die epitaktische Schicht 120 aus Silizium gefertigt. Die epitaktische Schicht 120 kann auf der oberen Fläche 111 des Substrats 110 mithilfe einer Vielfalt von Verfahren, die in der Siliziumwafer-Fertigungstechnik bekannt sind, abgeschieden werden. Einige Beispiele für Verfahren zum Aufwachsen der epitaktischen Schicht umfassen ein Heizen des Substrats 110 auf zwischen ungefähr 1050°C und ungefähr 1200°C in einem Reaktionsgefäß; Reinigen des HCl-Gases aus einem Reaktionsgefäß; und Umsetzen von Dichlorsilan mit einem Wasserstoffgas im Reaktionsofen, um die epitaktische Schicht 120 mit einer Aufwachsrate von mindestens 5 μm/min aufzuwachsen. In einigen Ausführungsformen können Trichlorsilan, Tetrachlorsilan oder mehrere andere silanbasierte Gase fakultativ anstelle von Dichlorsilan verwendet werden.
  • 5 ist ein Diagramm von Sauerstoffkonzentrationskurven der Struktur von 1C mit und ohne die Behandlung des Vorgangs 30 (des Backprozesses) in 2. Die vertikale Achse von 5 zeigt die Sauerstoffkonzentration (Atome/cm3) und die horizontale Achse zeigt die Tiefe der Struktur in 1C. Kurve C1 repräsentiert die Sauerstoffkonzentration entlang der Tiefe mit dem Backprozess, und Kurve C2 repräsentiert die Sauerstoffkonzentration entlang der Tiefe ohne den Backprozess. Wenn der Backprozess ausgelassen wurde, betrug, wie in 5 dargestellt, die Sauerstoffkonzentration an der Grenzfläche (d. h. der oberen Fläche 111) ungefähr 1E + 20 Atome/cm3. Bei der Durchführung des Backprozesses war die Sauerstoffkonzentration an der Grenzfläche reduziert und lag unter ungefähr 1E + 19 Atome/cm3. In 5 betrug die Sauerstoffkonzentration an der Grenzfläche (d. h. der oberen Fläche 111) der Kurve C1 ungefähr 1E + 18 Atome/cm3.
  • In 1C ist die Anzahl von Defekten in der oberen Fläche 111 reduziert, da die obere Fläche 111 des Substrats 110 nach dem Trockenreinigungsprozess gebacken wird. Wenn das epitaktische Aufwachsen auf dem Substrat 110 stattfindet, kann aufgrund dieser niedrigen Defektanzahl in der oberen Fläche 111 die hochqualitative epitaktische Schicht 120 ohne eine Nukleation von ausgedehnten Defekten ausgebildet werden, was ein Versetzungsproblem verbessert, welches unerwünschte und abrupte Änderungen elektrischer und optischer Eigenschaften hervorruft.
  • Nun wird Bezug auf 1D genommen. Eine strukturierte Maskenschicht 230 und eine darunter befindliche Schutzschicht 240 werden über der oberen Fläche 121 der epitaktischen Schicht 120 ausgebildet. Die Schutzschicht 240 schützt die obere Fläche 121 vor einem direkten Kontakt mit der Maskenschicht 230. Die Schutzschicht 240 kann in einigen Ausführungsformen aus einem thermischen Oxid gefertigt werden. Die Dicke der Schutzschicht 240 liegt in einem Bereich von ungefähr 20 nm bis ungefähr 100 nm. Die Maskenschicht 230 hilft beim Aufrechterhalten der Integrität der Strukturen während eines Ätzens von Durchgangslöchern 124. In einigen Ausführungsformen wird die Maskenschicht 230 als eine Planarisierungsstoppschicht während des Entfernens eines überschüssigen dielektrischen Films, der die darunter befindlichen Gräben T füllt, verwendet. In einigen Ausführungsformen wird die Maskenschicht 230 aus SiN gefertigt. Jedoch können auch anderen Materialien, wie z. B. SiON, Siliziumkarbid oder Kombinationen davon verwendet werden. Die Dicke der Maskenschicht 230 liegt in einem Bereich von ungefähr 200 nm bis ungefähr 1200 nm. Die Maskenschicht 230 kann mithilfe eines Prozesses, wie z. B. einer CVD, einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) oder einer LPCVD ausgebildet werden. Alternativ kann die Maskenschicht 230 zunächst aus einem Siliziumoxid gefertigt und anschließend durch Nitriedieren in SiN umgewandelt werden. Nachdem sie ausgebildet wurde, werden die Hartmaskenschicht 230 und die Schutzschicht 240 mithilfe geeigneter fotolithografischer und Ätzprozesse strukturiert, um die Öffnungen 232 und 242 über der oberen Fläche 121 für die Gräben T auszubilden.
  • Anschließend werden mehrere Gräben T in der epitaktischen Schicht 120 und dem Substrat 110 durch die Öffnungen 232 und 242 ausgebildet. Zwei benachbarte Gräben T definieren eine Halbleiterfinne 102 dazwischen. Die Halbleiterfinne 102 umfasst einen epitaktischen Finnenabschnitt 126, der aus der epitaktischen Schicht 120 ausgebildet wird, und einen unteren Finnenabschnitt 116, der aus dem implantierten Gebiet 112 des Substrats 110 ausgebildet wird. Die Gräben T können unter Verwendung eines Ätzprozesses, wie z. B. eines reaktiven Ionenätzens (RIE), ausgebildet werden. Obwohl in 1D zwei Halbleiterfinnen 102 dargestellt sind, ist es zu beachten, dass der beanspruchte Umfang der vorliegenden Offenbarung diesbezüglich nicht beschränkt ist. In einigen anderen Ausführungsformen kann ein Durchschnittsfachmann geeignete Anzahl von Halbleiterfinnen 102 der Halbleitervorrichtung gemäß tatsächlichen Situationen herstellen. In einigen Ausführungsformen weisen die Gräben T eine Breite W in einem Bereich von ungefähr 20 nm bis ungefähr 100 nm auf. In einigen Ausführungsformen liegt die Tiefe D der Gräben T in einem Bereich von ungefähr 50 nm bis ungefähr 350 nm. In einigen Ausführungsformen liegt ein Aspektverhältnis, die Tiefe D geteilt durch die Breite W, im Bereich von ungefähr 5 bis ungefähr 10.
  • Nun wird Bezug auf 1E genommen. Eine Liner-Schicht 130 wird dann in den Gräben T konform ausgebildet. Die Liner-Schicht 130 stellt eine Spannungsentlastung während einer thermischen Ausheilung(en) des dielektrischen Films (der nachstehend beschrieben wird) bereit. In einigen Ausführungsformen umfasst die Liner-Schicht 130 amorphes Silizium oder Polysilizium. Eine Dicke der Liner-Schicht 130 kann zwischen ungefähr 10 Å und ungefähr 40 Å betragen. Die Liner-Schicht 130 kann unter Verwendung eines Ofensystems in einer Gasumgebung, die Si2H6, SiH6, SiCl2H2 oder SiCl3H umfasst, ausgebildet werden. In einigen Ausführungsformen kann die Durchflussrate von Si2H6 im Bereich von ungefähr 10 Standardkubikzentimeter pro Minute (sccm) bis ungefähr 1000 sccm betragen. Eine Temperatur für das Ausbilden der Liner-Schicht 130 liegt in einem Bereich von ungefähr 200°C bis ungefähr 600°C. Ein Druckbereich für das Ausbilden der Silizium-Liner-Schicht 130 beträgt von ungefähr 10 mTorr bis ungefähr 10 Torr. Alternativ kann die Liner-Schicht 130 unter Verwendung einer Abscheidungstechnik, die eine konforme Siliziumschicht ausbilden kann, wie z. B. des chemischen Niedertemperatur-Abscheidungsprozesses in einer Gasumgebung, die Si3H8, SiH4, SiCl2H2 oder SiCl3H umfasst, ausgebildet werden. Die Gasumgebung umfasst außerdem ein Trägergas, wie z. B. Wasserstoff. Das Trägergas unterstützt eine gute Steuerung der Behandlungsgleichförmigkeit. In einigen Ausführungsformen können die Durchflussraten von Si3H8 und Wasserstoff im Bereich von ungefähr 10 sccm bis ungefähr 1000 sccm, bzw. von ungefähr 5 Standardliter pro Minute (slm) bis ungefähr 50 slm, liegen. Eine Temperatur für das Ausbilden der Liner-Schicht 130 in dem chemischen Abscheidungsprozess liegt in einem Bereich von ungefähr 250°C bis 550°C.
  • In einigen anderen Ausführungsformen wird die Liner-Schicht 130 auf den Seitenwänden der Gräben T thermisch aufgewachsen. Die epitaktische Schicht 120 und das Substrat 110 werden einer sauerstoffhaltigen Umgebung bei einer hohen Temperatur ausgesetzt, und die dem Sauerstoff ausgesetzten Flächen werden in Oxidschichten umgewandelt. In einigen Ausführungsformen umfasst die sauerstoffhaltige Umgebung einen Dampf. Die Liner-Schicht 130 kann eine zusätzliche Schicht oder Schichten über der thermisch aufgewachsenen Siliziumoxidschicht umfassen. In einigen Ausführungsformen kann eine zusätzliche Oxidschicht unter Verwendung einer plasmaunterstützten Atomlagenabscheidung (PEALD) abgeschieden werden. Gemäß verschiedenen Ausführungsformen wird die Liner-Schicht 130 ausgebildet, um die epitaktische Schicht 120 und das unter der Liner-Schicht 130 liegende Substrat 110 vor einer anschließenden Oxidation zu schützen.
  • Nach der Abscheidung der Liner-Schicht 130 überfüllt ein dielektrisches Material die Gräben T und die Maskenschicht 230, um eine dielektrische Schicht 140 zu bilden. In einigen Ausführungsformen ist das dielektrische Material fließfähig. Die dielektrische Schicht 140 kann unter Verwendung eines SOD-Ausbildungsprozesses (Spin-on-Dielektrikum) oder durch Abscheiden eines Dielektrikums mithilfe eines CVD-Prozesses, wie z. B. einer Radikalkomponenten-CVD, ausgebildet werden. Die Beispiele für Vorstufen umfassen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Hydrogensilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin (SA).
  • In einigen Ausführungsformen wird die dielektrische Schicht 140 unter Verwendung einer siliziumhaltigen Vorstufe, die mit einer anderen Vorstufe, wie z. B. einer durch ein Plasma erzeugten „Radikal-Stickstoff”-Vorstufe, reagiert, abgeschieden. In einigen Ausführungsformen ist die siliziumhaltige Vorstufe kohlenstofffrei und umfasst Silylamine, wie z. B. H2N(SiH3), HN(SiH3)2, N(SiH3)3 oder Kombinationen davon. Die Silylamine können mit zusätzlichen Gasen vermischt werden, die als Trägergase, Reaktionsgase oder beides fungieren können. Beispiele der zusätzlichen Gase können unter anderem H2, N2, NH3, He und Ar umfassen. Silylamine können auch mit einem anderen kohlenstofffreien siliziumhaltigen Gas (Gasen) vermischt werden, wie z. B. Silan (SiH4) und Disilan (Si2H6), Wasserstoff (z. B. H2) und/oder Stickstoff (z. B. N2, NH3).
  • Die Abscheidung der dielektrischen Schicht 140 kann vorgenommen werden, während die Temperatur des Substrats 110 und der epitaktischen Schicht 120 auf einer verhältnismäßig niedrigen Temperatur aufrechterhalten wird. In einigen Ausführungsformen wird die dielektrische Schicht 140 über der oberen Fläche 121 der epitaktischen Schicht 120 bei einer niedrigen Temperatur abgeschieden, die durch Kühlen des Substrats 110 und der epitaktischen Schicht 120 während der Abscheidung aufrechterhalten wird. In einigen Ausführungsformen wird die Abscheidung bei einer Temperatur in einem Bereich von ungefähr –40°C bis ungefähr 200°C durchgeführt. In einigen Ausführungsformen wird die Abscheidung bei einer Temperatur, die niedriger als 100°C ist, durchgeführt.
  • In einigen Ausführungsformen liegt der Abscheidungsdruck in einem Bereich von ungefähr 100 mTorr bis ungefähr 10 Torr. In einigen Ausführungsformen verwendet die Reaktionsquelle eine Gasumgebung, die Trisilylamin (Si3H9N oder TSA) und NH3 umfasst. In einigen Ausführungsformen liegen die Durchflussraten von Si3H9N und NH3 im Bereich von ungefähr 100 sccm bis ungefähr 1000 sccm, bzw. von ungefähr 100 sccm bis ungefähr 2000 sccm.
  • Nach dem Abscheidungsprozess wird ein Härtungsprozess an der dielektrischen Schicht 140 durchgeführt. In einigen Ausführungsformen wird der Härtungsprozess bei einer Durchflussrate von O3 im Bereich von ungefähr 100 Standardkubikzentimeter pro Minute (sccm) bis ungefähr 5000 sccm durchgeführt. Eine Temperatur für den Härtungsprozess liegt in einem Bereich von ungefähr 10°C bis ungefähr 500°C. Ein Druckbereich für den Härtungsprozess liegt von ungefähr 1 Torr bis ungefähr 760 Torr.
  • Anschließend wird ein Ausheilungsprozess durchgeführt. Der Ausheilungsprozess könnte die dielektrische Schicht 140 weiter verdichten und ihre Qualität verbessern. In einigen Ausführungsformen wird der Ausheilungsprozess in einer Umgebung, die Dampf umfasst, bei einer Durchflussrate von ungefähr 5 sccm bis ungefähr 20 sccm durchgeführt. Der Ausheilungsprozess wird bei einer Temperatur in einem Bereich von ungefähr 1000°C bis ungefähr 1200°C durchgeführt. Der Ausheilungsprozess beginnt bei ungefähr 200°C und fährt die Temperatur allmählich bis auf eine vorgegebene Temperatur von ungefähr 1000°C bis ungefähr 1200°C hoch. Während der Ausheilung kann sich die dielektrische Schicht 140 verringern, da sie verdichtet wird.
  • Nun wird Bezug auf 1F genommen. Die überschüssige dielektrische Schicht 140 (siehe 1F) außerhalb der Gräben T und die Maskenschicht 230 (siehe 1E) werden entfernt, um Isolationsschichten 142 in den Gräben T mithilfe eines Prozesses, wie z. B. eines chemisch-mechanischen Polierens, eines Ätzens oder Kombinationen davon, auszubilden. In einigen Ausführungsformen entfernt der Entfernungsprozess auch die Schutzschicht 240 von 1E. In einigen anderen Ausführungsformen entfernt der Entfernungsprozess die Maskenschicht 230 von 1E; jedoch wird die Schutzschicht 240 mithilfe eines Ätzprozesses entfernt.
  • Nun wird Bezug auf 1G genommen. Ein Ätzprozess wird durchgerührt, um die Abschnitte der Isolationsschichten 142 von 1F zu entfernen, bis eine vorgegebenen Tiefe erreicht wird, und die Isolationsstrukturen 144 auszubilden. Die Halbleiterfinnen 102 stehen dann höher als die Isolationsstrukturen 144 hervor. Der Ätzprozess kann auch die Liner-Schicht 130 auf den Seitenwänden der Halbleiterfinnen 102 ätzen. Die obere Fläche 111 (d. h. die Grenzfläche der epitaktischen Schicht 120 und des Substrats 110) des Substrats 110 ist daher niedriger als die Isolationsstrukturen 144.
  • In einigen Ausführungsformen kann der Ätzprozess ein Trockenätzprozess sein, der die Isolationsschichten 142 von 1F ätzt, bis eine vorgegebene Tiefe erreicht wird. Das in dem Trockenätzprozess verwendete Prozessgas kann Wasserstoffatome umfassen, indem es zum Beispiel auf Flusssäure (HF) und Ammoniak (NH3) basierende Prozessgase verwendet, um die Isolationsschichten 142 zu ätzen.
  • 6A, 7, 8 und 9A sind perspektivische Ansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung, die die Firmenstruktur von 1G verwendet, bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung, und 6 ist eine Querschnittsansicht der Halbleitervorrichtung von 6A in einigen Ausführungsformen. Nun wird Bezug auf 6A und 6B genommen, wobei 6B und 1G im Wesentlichen die gleiche Querschnittsposition aufweisen. Ein Gatestapel 150 wird auf Abschnitten der Halbleiterfinnen 102 ausgebildet und legt andere Abschnitte der Halbleiterfinnen 102 frei. Die durch den Gatestapel 150 abgedeckten Abschnitte der Halbleiterfinnen 102 bilden Kanalmerkmale, und die anderen, von dem Gatestapel 150 unabgedeckten Abschnitte der Halbleiterfinnen 102 bilden Source-/Drainmerkmale.
  • Der Gatestapel 150 umfasst eine Gateisolationsschicht 152 und eine Gateelektrodenschicht 154. Die Gateisolationsschicht 152 wird zwischen der Gateelektrodenschicht 154 und dem Substrat 110 angeordnet und wird auf den Halbleiterfinnen 102 ausgebildet. Die Gateisolationsschicht 152, die eine Elektronenverarmung verhindert, kann zum Beispiel ein High-k-Dielektrikumsmaterial umfassen, wie Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxinitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat oder Kombinationen davon. Einige Ausführungsformen können Hafniumoxid (HfO2), Hafnium-Siliziumoxid (HfSiO), Hafnium-Siliziumoxinitrid (HfSiON), Hafnium-Tantaloxid (HfTaO), Hafnium-Titanoxid (HfTiO), Hafnium-Zirkoniumoxid (HfZrO), Lanthanoxid (LaO), Zirkoniumoxid (ZrO), Titanoxid (TiO), Tantaloxid (Ta2O5), Yttriumoxid (Y2O3), Strontium-Titanoxid (SrTiO3, STO), Barium-Titanoxid (BaTiO3, BTO), Barium-Zirkoniumoxid (BaZrO), Hafnium-Lanthanoxid (HfLaO), Lanthan-Siliziumoxid (LaSiO), Aluminium-Siliziumoxid (AlSiO), Aluminiumoxid (Al2O3), Siliziumnitrid (Si3N4), Oxinitride (SiON) und Kombinationen davon umfassen. Die Gateisolationsschicht 152 kann eine mehrschichtige Struktur aufweisen, wie z. B. eine Schicht aus Siliziumoxid (z. B. eine zwischen zwei Flächen liegende Schicht) und eine andere Schicht aus einem High-k-Material. Die Gateisolationsschicht 152 kann unter Verwendung einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD), einer thermischen Oxidation, einer Ozon-Oxidation, anderer geeigneter Prozesse oder Kombinationen davon ausgebildet werden.
  • Die Gateelektrodenschicht 154 wird über dem Substrat 110 ausgebildet, um die Gateisolationsschicht 152 und die Abschnitte der Halbleiterfinnen 102 abzudecken. In einigen Ausführungsformen umfasst die Gateelektrodenschicht 154 ein Halbleitermaterial, wie z. B. Polysilizium, amorphes Silizium oder dergleichen. Die Gateelektrodenschicht 154 kann dotiert oder undotiert abgeschieden werden. Zum Beispiel umfasst die Gateelektrodenschicht 154 in einigen Ausführungsformen Polysilizium, das undotiert, mithilfe einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) abgeschieden wird. Nach dem Aufbringen kann das Polysilizium zum Beispiel mit Phosphorionen (oder anderen p-Typ-Dotierstoffen) dotiert werden, um eine PFET-Vorrichtung auszubilden, oder sie kann mit Bor (oder anderen n-Typ-Dotierstoffen) dotiert werden, um eine NFET-Vorrichtung auszubilden. Das Polysilizium kann zum Beispiel auch mithilfe einer Ofenabscheidung eines in-situ dotierten Polysiliziums abgeschieden werden. Alternativ kann die Gateelektrodenschicht 154 eine Polysilizium-Metalllegierung oder ein Metallgate umfassen, das Metalle, wie Wolfram (W), Nickel (Ni), Aluminium (Al) Tantal (Ta) Titan (Ti) oder eine beliebige Kombination davon umfasst.
  • In einigen Ausführungsformen befindet sich auf der Oberseite der Gateelektrodenschicht 154 eine Hartmaskenschicht 156, die mit einem Fotolack zum Strukturierten des Gatestapels 150 verwendet wird. Die Hartmaskenschicht 156 kann aus einem Oxid, einem Nitrid oder einer Kombination von einem Oxid und einem Nitrid gefertigt werden (Doppelschicht-Hartmaske).
  • In 6A wird ein Paar dielektrische Schichten 160 über dem Substrat 110 und entlang der Seite des Gatestapels 156 und der Hartmaskenschicht 156 ausgebildet. In einigen Ausführungsformen können die dielektrischen Schichten 160 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder ein anderes geeignetes Material umfassen. Die dielektrischen Schichten 160 können eine Einfachschicht- oder eine Mehrfachschichtstruktur umfassen. Eine flächendeckende Schicht der dielektrischen Schichten 160 kann mithilfe einer CVD, PVD, ALD oder einer anderen geeigneten Technik ausgebildet werden. Dann wird ein anisotropes Ätzen an der flächendeckenden Schicht durchgeführt, um ein Paar der dielektrischen Schichten 160 auf zwei Seiten des Gatestapels 150 auszubilden. In einigen Ausführungsformen werden die dielektrischen Schichten 160 verwendet, um anschließend ausgebildete dotierte Gebiete, wie z. B. Source-/Draingebiete, zu versetzen. Die dielektrischen Schichten 160 können ferner verwendet werden, um das (Übergangs-)Profil der Source-/Draingebiete zu entwerfen und zu modifizieren.
  • Nun wird Bezug auf 7 genommen. Mehrere Seitenwandspacer 170 werden entlang der Halbleiterfinnen 102 ausgebildet. Die Seitenwandspacer 170 können ein dielektrisches Material, wie z. B. Siliziumoxid, umfassen. Alternativ können die Seitenwandspacer 170 Siliziumnitrid, SiC, SiON oder Kombinationen davon umfassen. Die Ausbildungsverfahren für die Seitenwandspacer 170 umfassen ein Abscheiden eines dielektrischen Materials über den Halbleiterfinnen 102, und anschließendes anisotropes Rückätzen des dielektrischen Materials. Der Rückätzprozess kann ein mehrstufiges Ätzen umfassen, um Ätzselektivität, Flexibilität und eine gewünschte Überätzungskontrolle zu erzielen.
  • Nun wird Bezug auf 8 genommen. Abschnitte der Halbleiterfinnen 102, die sowohl durch den Gatestapel 150 als auch die dielektrischen Schichten 160 freigelegt sind, werden entfernt (oder ausgespart), um Aussparungsgräben 172 auszubilden. In einigen Ausführungsformen werden die Aussparungsgräben 172 derart ausgebildet, dass die Seitenwandspacer 170 ihre oberen Abschnitte bilden. In einigen Ausführungsformen werden Seitenwände der Aussparungsgräben 172 im Wesentlichen und vertikal parallel zueinander. In einigen anderen Ausführungsformen werden die Aussparungsgräben 104 mit einem nichtvertikalen parallelen Profil ausgebildet.
  • Der Aussparungsprozess kann einen Trockenätzprozess, einen Nassätzätzprozess und/oder eine Kombination davon umfassen. Der Aussparungsprozess kann außerdem ein selektives Nassätzen oder ein selektives Trockenätzen umfassen. Eine Nassätzlösung umfasst eine Tetramethylammoniumhydroxid-(TMAH)-, eine HF/HNO3/CH3COOH-Lösung oder eine andere geeignete Lösung. Der Trocken- und der Nassätzprozess weisen Ätzparameter auf, die eingestellt werden können, wie z. B. verwendete Ätzmittel, Ätztemperatur, Ätzlösungskonzentration, Ätzdruck, Quellenleistung, RF-Bias-Spannung, RF-Bias-Leistung, Durchflussrate des Ätzmittels und andere geeignete Parameter. Zum Beispiel kann eine Nassätzlösung NH4OH, KOH (Kaliumhydroxid), HF (Flusssäure), TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon umfassen. Der Trockenätzprozess umfasst einen Biased-Plasma-Ätzprozess, der eine auf Chlor basierende Chemie verwendet. Andere Trockenätzgase umfassen CF4, NF3, SF6 und He. Das Trockenätzen kann auch unter Verwendung solcher Mechanismen wie DRIE (deep reactiveion etching, reaktives Ionentiefenätzen) anisotrop durchgeführt werden.
  • Nun wird Bezug auf 9A bis 9C genommen, wobei 9B eine entlang der Linie B-B von 9A gezeichnete Querschnittsansicht in einigen Ausführungsformen ist, und 9C eine entlang der Linie C-C von 9A gezeichnete Querschnittsansicht in einigen Ausführungsformen ist. Mehrere epitaktische Strukturen 180 werden über den Aussparungsgräben 172 (siehe 8) ausgebildet (oder aufgewachsen). Die epitaktischen Strukturen 180 werden durch epitaktisches Aufwachsen eines Halbleitermaterials ausgebildet. Das Halbleitermaterial umfasst ein Einzelelementhalbleitermaterial, wie z. B. Germanium (Ge) oder Silizium (Si), oder Verbindungshalbleitermaterialien, wie z. B. Galliumarsenid (GaAs), Aluminiumgalliumarsenid (AlGaAs), oder eine Halbleiterlegierung, wie z. B. Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaSaP). Die epitaktischen Strukturen 180 weisen geeignete kristallografische Orientierungen auf (z. B. eine kristallografische (100)-, (110)- oder (111)-Orientierung). In einigen Ausführungsformen umfasst die epitaktische Struktur 180 eine epitaktische Source-/Drainstruktur. Wenn in einigen Ausführungsformen eine PFET-Vorrichtung gewünscht wird, können epitaktische Strukturen 180 ein epitaktisch aufgewachsenes Siliziumgermanium (SiGe) umfassen. Die epitaktischen Prozesse umfassen CVD-Abscheidungstechniken, (z. B. Gasphasenepitaxie (VPE) und/oder eine Ultrahochvakuum-CVD (UHV-CVD), eine Molekularstrahlepitaxie und/oder andere geeignete Prozesse.
  • In einigen Ausführungsformen ist die Halbleitervorrichtung eine PFET-Vorrichtung, und die epitaktischen Strukturen 180 weisen Facettenoberflächen auf. Jede Facette weist eine kristallografische (111)-Orientierung auf. Mindestens eine der epitaktischen Strukturen 180 weist mehre Abschnitte (d. h. einen ersten Abschnitt 182, einen zweiten Abschnitt 184 und einen dritten Abschnitt 186) auf, von denen jeder eine andere Konzentration aufweist. Wenn zum Beispiel die epitaktische Struktur 180 aus SiGe gefertigt wird, dann weist der erste Abschnitt 182 eine Ge-Konzentration auf, die in einem Bereich von ungefähr 10% bis ungefähr 35% liegt, der zweite Abschnitt 184 weist eine Ge-Konzentration auf, die in einem Bereich von ungefähr 30% bis ungefähr 55% liegt, und der dritte Abschnitt 186 weist eine Ge-Konzentration, die in einem Bereich von ungefähr 15% bis ungefähr 30% liegt, und der beanspruchte Umfang ist in dieser Hinsicht nicht beschränkt.
  • 10A ist eine perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung, 10B ist eine entlang der Linie B-B von 10A gezeichnete Querschnittsansicht in einigen Ausführungsformen, und 10C ist eine entlang der Linie C-C von 10A gezeichnete Querschnittsansicht in einigen Ausführungsformen. Der Unterschied zwischen den Halbleitervorrichtungen von 10A und 9a besteht in den epitaktischen Strukturen. In 10A ist die Halbleitervorrichtung eine n-Kanal-FET-Vorrichtung, und die epitaktischen Strukturen 190 weisen abgerundete Oberflächen auf. Wenn eine n-Kanal-FET-Vorrichtung (NFET) erwünscht ist, können die epitaktischen Strukturen 190 ein epitaktisch aufgewachsenes Silizium-Phosphor (SiP) umfassen. Mindestens eine der epitaktischen Strukturen 190 weist außerdem mehre Abschnitte (d. h. einen ersten Abschnitt 192, einen zweiten Abschnitt 194 und einen dritten Abschnitt 196) auf, von denen jeder eine andere Konzentration aufweist. Wenn zum Beispiel die epitaktischen Strukturen 190 aus SiGe gefertigt werden, weist der erste Abschnitt 192 eine P-Konzentration auf, die in einem Bereich von ungefähr 7E20 bis ungefähr 1E21 liegt, der zweite Abschnitt 194 weist eine P-Konzentration auf, die in einem Bereich von ungefähr 1E21 bis ungefähr 3,5E21 liegt, und der dritte Abschnitt 196 weist eine P-Konzentration, die in einem Bereich von ungefähr 7E20 bis ungefähr 3E21 liegt. Da andere Struktureinzelheiten der Halbleitervorrichtung von 10A bis 10C den 9A bis 9C ähnlich sind, wird eine Beschreibung davon nicht wiederholt.
  • Gemäß den vorstehend erwähnten Ausführungsformen ist die Anzahl von Defekten in der oberen Fläche reduziert, da die obere Fläche des Substrats nach dem Trockenreinigungsprozess gebacken wird. Wenn das epitaktische Aufwachsen auf dem Substrat stattfindet, kann aufgrund dieser niedrigen Defektanzahl in der oberen Fläche die hochqualitative epitaktische Schicht ohne eine Nukleation von ausgedehnten Defekten ausgebildet werden.
  • Gemäß einigen Ausführungsformen umfasst ein Verfahren zum Herstellen eines aktiven Gebiets einer Halbleitervorrichtung ein Ausbilden eines implantierten Gebiets in einem Substrat. Das implantierte Gebiet ist zu einer oberen Fläche des Substrats benachbart. Eine Reinigungsbehandlung wird an der oberen Fläche des Substrats durchgeführt. Die obere Fläche des Substrats wird gebacken. Eine epitaktische Schicht wird auf der oberen Fläche des Substrats ausgebildet.
  • Gemäß einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer Firmenstruktur einer Halbleitervorrichtung ein Ausbilden eines implantierten Gebiets in einem Substrat. Eine thermische Behandlung wird an einer oberen Fläche des Substrats in einer Atmosphäre, die ein wasserstoffhaltiges Gas umfasst, durchgeführt. Eine epitaktische Schicht wird auf der oberen Fläche des Substrats abgeschieden. Mindestens ein Graben wird in der epitaktischen Schicht und dem Substrat ausgebildet, um mindestens eine Finne auf dem Substrat auszubilden.
  • Gemäß einigen Ausführungsformen umfasst eine Firmenstruktur einer Halbleitervorrichtung ein Substrat und einen epitaktischen Firmenabschnitt. Das Substrat weist ein implantiertes Gebiet und mehrere Gräben darin auf. Die Gräben definieren mindestens einen unteren Finnenabschnitt, der mindestens einen Abschnitt des implantierten Gebiets umfasst. Der epitaktische Firmenabschnitt wird auf dem unteren Finnenabschnitt des Substrats angeordnet. Eine Grenzfläche des unteren Finnenabschnitts und des epitaktischen Firmenabschnitts weist eine Sauerstoffkonzentration auf, die niedriger ist als ungefähr 1E + 19 Atome/cm3.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen eines aktiven Gebiets einer Halbleitervorrichtung, umfassend: Ausbilden eines implantierten Gebiets in einem Substrat, wobei das implantierte Gebiet zu einer oberen Fläche des Substrats benachbart ist, Durchführen einer Reinigungsbehandlung an der oberen Fläche des Substrats, Backen der oberen Fläche des Substrats, und Ausbilden einer epitaktischen Schicht auf der oberen Fläche des Substrats.
  2. Verfahren nach Anspruch 1, wobei das Backen bei einer Temperatur in einem Bereich von ungefähr 750°C bis ungefähr 900°C durchgeführt wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Backen ein Wasserstoffbackprozess ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das implantierte Gebiet Bor (B), Phosphor (P) oder eine Kombination davon umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Reinigungsbehandlung einen Nassreinigungsprozess umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Reinigungsbehandlung einen Trockenreinigungsprozess umfasst.
  7. Verfahren nach Anspruch 6, wobei der Trockenreinigungsprozess ein SICONI-Ätzprozess ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Backprozess ein In-situ-Backprozess ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Prozess zum Ausbilden der epitaktischen Schicht ein In-situ-Ausbildungsprozess ist.
  10. Verfahren zum Herstellen einer Firmenstruktur einer Halbleitervorrichtung, umfassend: Ausbilden eines implantierten Gebiets in einem Substrat, Durchführen einer thermischen Behandlung an einer oberen Fläche des Substrats in einer Atmosphäre, die ein wasserstoffhaltiges Gas umfasst, Abscheiden einer epitaktischen Schicht auf der oberen Fläche des Substrats, und Ausbilden von mindestens einem Graben in der epitaktischen Schicht und dem Substrat, um mindestens eine Finne auf dem Substrat auszubilden.
  11. Verfahren nach Anspruch 10, wobei die thermische Behandlung bei einer Temperatur in einem Bereich von ungefähr 750°C bis ungefähr 900°C durchgeführt wird.
  12. Verfahren nach Anspruch 10 oder 11, das ferner ein Reinigen der oberen Fläche des Substrats vor dem Durchführen einer thermischen Behandlung umfasst.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die thermische Behandlung ein Reduzieren einer Sauerstoffkonzentration an der oberen Fläche des Substrats umfasst.
  14. Verfahren nach einem der Ansprüche 10 bis 13, ferner umfassend: Ausbilden einer Isolationsschicht in dem Graben.
  15. Verfahren nach Anspruch 14, ferner umfassend: Entfernen eines Abschnitts der Isolationsschicht, um eine Isolationsstruktur in dem Graben auszubilden.
  16. Firmenstruktur einer Halbleitervorrichtung, umfassend: ein Substrat, das ein implantiertes Gebiet und mehrere Gräben darin aufweist, wobei die Gräben mindestens einen unteren Finnenabschnitt definieren, der mindestens einen Abschnitt des implantierten Gebiets umfasst, und einen epitaktischen Finnenabschnitt, der auf dem unteren Firmenabschnitt angeordnet ist, wobei eine Grenzfläche des unteren Firmenabschnitt und des epitaktischen Firmenabschnitts eine Sauerstoffkonzentration aufweist, die niedriger ist als ungefähr 1E + 19 Atome/cm3.
  17. Finnenstruktur nach Anspruch 16, wobei das implantierte Gebiet Bor (B), Phosphor (P) oder eine Kombination davon umfasst.
  18. Finnenstruktur nach Anspruch 16 oder 17, ferner umfassend: eine Isolationsstruktur, die in mindestens einem der Gräben angeordnet ist.
  19. Firmenstruktur nach Anspruch 18, wobei der epitaktische Firmenabschnitt höher ist als die Isolationsstruktur.
  20. Finnenstruktur nach einem der Ansprüche 16 bis 19, wobei die Grenzfläche des unteren Finnenabschnitts und des epitaktischen Firmenabschnitts niedriger ist als die Isolationsstruktur.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017104863B4 (de) 2016-03-10 2023-11-16 Infineon Technologies Ag Verfahren zum Reduzieren von Defekten in einer epitaxialen Schicht

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796924B2 (en) 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
US10483378B2 (en) 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
US10453753B2 (en) * 2017-08-31 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Using a metal-containing layer as an etching stop layer and to pattern source/drain regions of a FinFET
KR102449608B1 (ko) 2017-12-21 2022-10-04 삼성전자주식회사 반도체 소자의 제조 방법
WO2019165060A1 (en) 2018-02-23 2019-08-29 Danisco Us Inc Synthesis of glucan comprising alpha-1,3 glycosidic linkages with phosphorylase enzymes
JP6801682B2 (ja) * 2018-02-27 2020-12-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
US10840355B2 (en) 2018-05-01 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing source/drain dopant concentration to reduced resistance
US10510607B1 (en) * 2018-06-26 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device convex source/drain region
US11296225B2 (en) * 2018-06-29 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR20220004899A (ko) 2020-07-03 2022-01-12 삼성전자주식회사 반도체 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150187914A1 (en) * 2013-12-27 2015-07-02 International Business Machines Corporation Finfet including improved epitaxial topology
US9365949B2 (en) * 2008-06-03 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of crystalline material

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69213539T2 (de) 1991-04-26 1997-02-20 Canon Kk Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor
JP2851968B2 (ja) 1991-04-26 1999-01-27 キヤノン株式会社 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法
JPH05161043A (ja) 1991-12-06 1993-06-25 Sony Corp 固体撮像素子装置
DE69632175T2 (de) 1995-08-31 2004-09-02 Texas Instruments Inc., Dallas Herstellungsverfahren einer epitaktischen Schicht mit minimaler Selbstdotierung
JP2001068477A (ja) * 1999-08-27 2001-03-16 Komatsu Electronic Metals Co Ltd エピタキシャルシリコンウエハ
JP2002064145A (ja) * 2000-06-09 2002-02-28 Fujitsu Ltd 冗長素子を備える集積回路チップ、マルチプロセッサおよびその製法
TW200531157A (en) * 2004-02-10 2005-09-16 Renesas Tech Corp Method for manufacturing semiconductor device
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
JP5072460B2 (ja) * 2006-09-20 2012-11-14 ジルトロニック アクチエンゲゼルシャフト 半導体用シリコンウエハ、およびその製造方法
JP5117762B2 (ja) * 2007-05-18 2013-01-16 株式会社半導体エネルギー研究所 液晶表示装置
US7651920B2 (en) 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
EP2073256A1 (de) 2007-12-20 2009-06-24 Interuniversitair Microelektronica Centrum vzw ( IMEC) Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung daraus
EP2329516A4 (de) * 2008-08-28 2013-04-24 Memc Electronic Materials Bulk-siliziumwaferprodukt zur herstellung dreidimensionaler multigate-mosfets
US20100072515A1 (en) * 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
JP2010103142A (ja) * 2008-10-21 2010-05-06 Toshiba Corp 半導体装置の製造方法
US9463590B2 (en) 2008-12-11 2016-10-11 Airbus Operations Gmbh Method for producing a plastic foil tube and a related plastic foil tube
SG182208A1 (en) * 2008-12-15 2012-07-30 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
JP2010141272A (ja) * 2008-12-15 2010-06-24 Sumco Corp エピタキシャルウェーハとその製造方法
WO2011096489A1 (ja) * 2010-02-08 2011-08-11 株式会社Sumco シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法
CN102792430A (zh) * 2010-04-30 2012-11-21 住友化学株式会社 半导体基板、半导体基板的制造方法、电子器件、以及电子器件的制造方法
US9287353B2 (en) * 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US9365939B2 (en) 2011-05-31 2016-06-14 Wisconsin Alumni Research Foundation Nanoporous materials for reducing the overpotential of creating hydrogen by water electrolysis
WO2013022753A2 (en) * 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
JP5772491B2 (ja) * 2011-10-20 2015-09-02 信越半導体株式会社 エピタキシャルウエーハ及びその製造方法
US8497171B1 (en) 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
US20140120678A1 (en) 2012-10-29 2014-05-01 Matheson Tri-Gas Methods for Selective and Conformal Epitaxy of Highly Doped Si-containing Materials for Three Dimensional Structures
JP5799936B2 (ja) * 2012-11-13 2015-10-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP5776669B2 (ja) * 2012-11-13 2015-09-09 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法
US8815685B2 (en) * 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
CN104733390B (zh) * 2013-12-20 2018-06-26 台湾积体电路制造股份有限公司 用于FinFET阱掺杂的机制
US9882600B2 (en) * 2014-02-05 2018-01-30 Infineon Technologies Ag Switching device, a communication device, and a method for processing a carrier
JP6156188B2 (ja) * 2014-02-26 2017-07-05 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
US9263587B1 (en) * 2014-09-04 2016-02-16 Globalfoundries Inc. Fin device with blocking layer in channel region
US9818647B2 (en) * 2015-06-03 2017-11-14 International Business Machines Corporation Germanium dual-fin field effect transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9365949B2 (en) * 2008-06-03 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of crystalline material
US20150187914A1 (en) * 2013-12-27 2015-07-02 International Business Machines Corporation Finfet including improved epitaxial topology

Cited By (1)

* Cited by examiner, † Cited by third party
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DE102017104863B4 (de) 2016-03-10 2023-11-16 Infineon Technologies Ag Verfahren zum Reduzieren von Defekten in einer epitaxialen Schicht

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