DE102018107041A1 - Gatestruktur für eine halbleitervorrichtung - Google Patents

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Abstract

Ein Verfahren zum Ausbilden eines Feldeffekttransistors (FinFET) auf einem Substrat umfasst: Ausbilden einer Finnenstruktur auf dem Substrat, Ausbilden einer Schutzschicht auf der Finnenstruktur und Ausbilden einer Polysiliziumstruktur auf der Schutzschicht. Das Verfahren umfasst ferner ein Modifizieren der Polysiliziumstruktur, so dass eine erste horizontale Abmessung eines ersten Abschnitts der modifizierten Polysiliziumstruktur kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der modifizierten Polysiliziumstruktur. Das Verfahren umfasst ferner ein Ersetzen der modifizierten Polysiliziumstruktur durch eine Gatestruktur, die eine erste horizontale Abmessung eines ersten Abschnitts der Gatestruktur aufweist, die kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der Gatestruktur.

Description

  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/552,245 mit dem Titel „Gate Structure for Semiconductor Device“, die am 30. August 2017 eingereicht wurde und die hier durch Rückbezug in ihrer Gänze aufgenommen ist.
  • STAND DER TECHNIK
  • Bei Fortschritten in der Halbleitertechnologie besteht ein steigender Bedarf an höherer Speicherkapazität, schnelleren Verarbeitungssystemen, einer höherer Leistungsfähigkeit und niedrigeren Kosten. Um diesem Bedarf zu entsprechen, miniaturisiert die Halbleiterindustrie beständig die Abmessungen von Halbleitervorrichtungen, wie z.B. Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), die planare MOSFETs und Fin-Feldeffekttransistoren (FinFETs) umfassen. Eine derartige Miniaturisierung erhöht die Komplexität der Halbleiterherstellungsprozesse.
  • Figurenliste
  • Aspekte dieser Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem üblichen Verfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A bis 1B sind isometrische Ansichten eines Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen eines FinFET gemäß einigen Ausführungsformen.
    • 3A bis 9A sind isometrische Ansichten eines FinFET bei verschiedenen Stufen seines Herstellungsprozesses gemäß einigen Ausführungsformen.
    • 3B bis 9B sind Querschnittsansichten eines FinFET bei verschiedenen Stufen seines Herstellungsprozesses gemäß einigen Ausführungsformen.
  • Ausführungsbeispiele werden nun unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. In den Zeichnungen verweisen gleiche Bezugszeichen im Allgemeinen auf Elemente, die identisch, funktionell ähnlich und/oder strukturell ähnlich sind.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Wie hier verwendet, bedeutet die Ausbildung eines ersten Merkmals auf einem zweiten Merkmal, dass das erste Merkmal in direktem Kontakt mit dem zweiten Merkmal ausgebildet wird. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, können hierin zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Finnen von Feldeffekttransistoren (FinFETs) können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse können fotolithografische und selbstjustierende Prozesse kombinieren, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als jene, die ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar sind. Zum Beispiel wird in einigen Ausführungsformen eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der Finnen verwendet werden.
  • Es ist zu beachten, dass Verweise in der Beschreibung auf „eine Ausführungsform“, „ein Ausführungsbeispiel“, „ein Beispiel“ usw. anzeigen, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik umfassen kann, aber nicht jede Ausführungsform notwendigerweise dieses bestimmte Merkmal, diese bestimmte Struktur oder diese bestimmte Charakteristik umfassen muss. Des Weiteren beziehen sich solche Ausdrücke nicht notwendigerweise auf dieselbe Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik in Verbindung mit einer Ausführungsform beschrieben wird, würde es außerdem im Umfang von Wissen eines Fachmanns liegen, ein solches Merkmal, eine solche Struktur oder eine solche Charakteristik in Verbindung mit anderen Ausführungsformen einzusetzen, unabhängig davon, ob dies explizite beschrieben ist oder nicht.
  • Es versteht sich, dass die hier verwendete Ausdrucksweise oder Terminologie dem Zweck der Beschreibung und nicht der Einschränkung dient, so dass die Terminologie oder Ausdrucksweise der vorliegenden Beschreibung von einem Fachmann auf dem (den) relevanten Gebiet(en) vor dem Hintergrund der vorliegenden Lehren interpretiert werden soll.
  • Wie hier verwendet, bezieht sich der Begriff „Selektivität“ auf das Verhältnis der Ätzraten zweier Materialien bei denselben Ätzbedingungen.
  • Wie hier verwendet, zeigt der Begriff „ungefähr“ den Wert einer gegebenen Größe an, der auf der Grundlage eines bestimmten, mit der Gegenstandshalbleitervorrichtung assoziierten Technologieknotens variieren kann. Auf der Grundlage des bestimmten Technologieknotens kann der Begriff „ungefähr“ einen Wert einer bestimmten Größe anzeigen, die zum Beispiel innerhalb von 10 bis 30 % des Wertes (z.B. ±10 %, ±20 % oder ±30 % des Wertes) variiert.
  • Wie hier verwendet, zeigt der Begriff „im Wesentlichen“ an, dass der Wert einer bestimmten Größe um ±1 % bis ±5 % des Wertes variiert.
  • Wie hier verwendet, beschreibt der Begriff „Substrat“ ein Material, an welchem anschließende Materialschichten angebracht werden. Das Substrat kann seinerseits strukturiert sein. Materialien, die an der Oberseite des Substrats angebracht werden, können strukturiert werden oder sie können unstrukturiert bleiben. Außerdem kann das Substrat eine große Anzahl von Halbleitermaterialien sein, wie zum Beispiel Silizium, Germanium, Galliumarsenid, Indiumphosphid usw. Alternativ kann das Substrat aus einem elektrisch nicht leitfähigen Material, wie zum Beispiel einem Glas- oder einem Saphir-Wafer, gefertigt werden.
  • Wie hier verwendet, bezieht sich der Begriff „High-k“ auf eine hohe Dielektrizitätskonstante. Auf dem Gebiet von Halbleitervorrichtungsstrukturen und Herstellungsprozessen bezieht sich High-k auf eine Dielektrizitätskonstante, die größer ist als die Dielektrizitätskonstante von SiO2 (z.B. größer als 3,9).
  • Wie hier verwendet, bezieht sich der Begriff „Low-k“ auf eine kleine Dielektrizitätskonstante. Auf dem Gebiet von Halbleitervorrichtungsstrukturen und Herstellungsprozessen bezieht sich Low-k auf eine Dielektrizitätskonstante, die kleiner ist als die Dielektrizitätskonstante von SiO2 (z.B. kleiner als 3,9).
  • Wie hier verwendet, definiert der Begriff „p-Typ“ eine Struktur, eine Schicht und/oder ein Gebiet dahingehend, dass sie/es mit p-Typ-Dotierstoffen, wie zum Beispiel Bor, dotiert ist.
  • Wie hier verwendet, definiert der Begriff „n-Typ“ eine Struktur, eine Schicht und/oder ein Gebiet dahingehend, dass sie/es mit n-Typ-Dotierstoffen, wie zum Beispiel Phosphor, dotiert ist.
  • Wie hier verwendet, bedeutet der Begriff „vertikal“ nominell senkrecht zur Fläche eines Substrats.
  • Wie hier verwendet, bezieht sich der Begriff „kritische Abmessung“ auf die kleinste Merkmalgröße (z.B. Leitungsbreite) eines FinFET und/oder eines Elements einer integrierten Schaltung.
  • Die Offenbarung stellt Beispielstrukturen und Verfahren zum Vergrößern von Kontaktöffnungen (z.B. S/D-Kontaktöffnungen) bereit, um Kontaktstrukturen (z.B. S/D-Kontaktstrukturen) von FinFETs auszubilden und Kurzkanaleffekte in den FinFETs zu minimieren.
  • 1 ist eine isometrische Ansicht eines FinFET 100 und 1B ist eine Querschnittsansicht entlang der Linie A-A des FinFET 100 von 1A gemäß einigen Ausführungsformen. Der FinFET 100 wird nachstehend unter Bezugnahme auf 1A und 1B beschrieben. Der FinFET 100 kann in einem Mikroprozessor, einer Speicherzelle oder einer anderen integrierten Schaltung aufgenommen sein. Es versteht sich, dass die Ansichten des FinFET 100 in 1A und 1B zu Veranschaulichungszwecken gezeigt sind und möglicherweise nicht maßstabsgetreu gezeichnet sind.
  • Der FinFET 100 wird auf einem Substrat 102 ausgebildet und kann STI-Gebiete (flache Grabenisolation) 104, Finnenstrukturen 106, Source-/Draingebiete (S/D-Gebiete) 108, Gatestrukturen 110, Spacer 120, die auf gegenüberliegenden Seiten der Gatestrukturen 110 angeordnet sind, Gateabdeckstrukturen 122, eine Ätzstoppschicht (ESL) 124, eine dielektrische Zwischenschicht (ILD) 126 und S/D-Kontaktstrukturen 128 umfassen. Obwohl 1A eines von den S/D-Gebieten 108 unter einer von den S/D-Kontaktstrukturen 128 zeigt, versteht es sich, dass sich andere S/D-Gebiete 108 unter den anderen S/D-Kontaktstrukturen 128 befinden.
  • In einigen Ausführungsformen kann der FinFET 100 ein FinFET mit mehreren Finnen sein, der mehrere von Finnenstrukturen 106 aufweist, oder der FinFET 100 kann ein FinFET mit einer einzelnen Finne sein, der eine der Finnenstrukturen 106 aufweist. In einigen Ausführungsformen wird, wegen der größeren effektiven Kanalbreite des FinFETs mit mehreren Finnen im Vergleich mit einem FinFET mit einer einzelnen Finne, ein FinFET mit mehreren Finnen, wie zum Beispiel der FinFET 100, für Vorrichtungen mit einem hohen Treiberstrom (z.B. Stromquellen) verwendet. In einigen Ausführungsformen können FinFETs mit einzelnen Finnen (nicht dargestellt) wegen ihrer kleineren Vorrichtungsfläche im Vergleich mit FinFETs mit mehreren Finnen, wie z.B. dem FinFET 100, für Vorrichtungen mit einer hohen Dichte (z.B. Speichervorrichtungen mit einer hohen Dichte) verwendet werden.
  • Das Substrat 102 ist ein physisches Material, aus dem der FinFET 100 ausgebildet wird. Das Substrat 102 kann ein Halbleitermaterial, wie z.B. Silizium, sein, ist aber nicht darauf beschränkt. In einigen Ausführungsformen umfasst das Substrat 102 ein kristallines Siliziumsubstrat (z.B. einen Wafer). In einigen Ausführungsformen umfasst das Substrat 102 (i) einen Elementhalbleiter, wie z.B. Germanium; (ii) einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst; (iii) einen Legierungshalbleiter, der Silizium-Germaniumkarbid, Siliziumgermanium, Gallium-Arsenphosphid, Gallium-Indiumphosphid, Gallium-Indiumarsenid, Gallium-Indium-Arsenphosphid, Aluminium-Indiumarsenid und/oder Aluminium-Galliumarsenid umfasst; oder (iv) eine Kombination davon. Außerdem kann das Substrat 102 je nach Entwurfsanforderungen (z.B. p-Typ-Substrat oder n-Typ-Substrat) dotiert werden. In einigen Ausführungsformen kann das Substrat 102 mit p-Typ-Dotierstoffen (z.B. Bor, Indium, Aluminium oder Gallium) oder n-Typ-Dotierstoffen (z.B. Phosphor oder Arsen) dotiert werden.
  • Die STI-Gebiete 104 stellen eine elektrische Isolation zu dem FinFET 100 von benachbarten aktiven und passiven Elementen (hier nicht dargestellt) bereit, die mit in dem Substrat 102 integriert oder darauf abgeschieden sind. Die STI-Gebiete 104 werden aus einem dielektrischen Material gefertigt. In einigen Ausführungsformen können die STI-Gebiete 104 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertes Silikatglas (FSG), ein Low-k-Dielektrikumsmaterial und/oder ein anderes geeignetes isolierendes Material umfassen. In einigen Ausführungsformen können die STI-Gebiete 104 eine mehrschichtige Struktur umfassen.
  • Die Finnenstrukturen 106 können entlang einer X-Achse und durch die Gatestrukturen 110 verlaufen. Die Finnenstrukturen 106 umfassen jeweils Finnengebiete, die unter den Gatestrukturen 110 liegen. Die Finnengebiete der Finnenstrukturen 106 können sich über den STI-Gebieten 104 erstrecken und können von den Gatestrukturen 110 umschlossen sein. In einigen Ausführungsformen umfassen die Finnenstrukturen 106 ein Material ähnlich dem Substrat 102. In einigen Ausführungsformen werden die Finnenstrukturen 106 mithilfe eines fotolithografischen Strukturierens und eines Ätzens des Substrats 102 ausgebildet. Die Finnenstrukturen 106 können gemäß einigen Ausführungsformen jeweils eine Breite W1 in einem Bereich von ungefähr 5 nm bis ungefähr 10 nm aufweisen. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Breiten und Materialien für die Finnenstrukturen 106 innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • In einigen Ausführungsformen können die S/D-Gebiete 108 ein verknüpftes Gebiets sein und ein epitaktisch aufgewachsenes Halbleitermaterial umfassen. In einigen Ausführungsformen ist das epitaktisch aufgewachsene Halbleitermaterial das gleiche Material wie das Material des Substrats 102. In einigen Ausführungsformen umfasst das epitaktisch aufgewachsene Halbleitermaterial ein vom Material des Substrats 102 verschiedenes Material. Das epitaktisch aufgewachsene Halbleitermaterial kann Folgendes umfassen: (i) ein Halbleitermaterial, wie zum Beispiel Germanium oder Silizium; (ii) ein Verbindungshalbleitermaterial, wie zum Beispiel Galliumarsenid und/oder Aluminiumgalliumarsenid; oder (iii) eine Halbleiterlegierung, wie zum Beispiel Siliziumgermanium und/oder Galliumarsenidphosphid. Andere Materialien für die S/D-Gebiete 108 liegen innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung.
  • In einigen Ausführungsformen können die S/D-Gebiete 108 durch Folgendes aufgewachsen werden: (i) eine chemische Gasphasenabscheidung (CVD), wie zum Beispiel durch Niederdruck-CVD (LPCVD), eine Atomlagen-CVD (ALDCVD), eine CVD im Ultrahochvakuum (UHVCVD), eine CVD unter reduziertem Druck (RPCVD) oder eine geeignete CVD; (ii) Molekularstrahlepitaxie-Prozesse (MPE); (iii) einen geeigneten epitaktischen Prozess oder (iv) eine Kombination davon. In einigen Ausführungsformen werden die S/D-Gebiete 108 mithilfe eines epitaktischen Abscheidungs-/Teilätzprozesses aufgewachsen, der den epitaktischen Abscheidungs-/Teilätzprozess zumindest einmal weiderholt. Ein solcher wiederholter Abscheidungs-/Teilätzprozess wird auch als ein „zyklischer Abscheidungs-ÄtzProzess (Cyclic Deposition-Etch, CDE)“ bezeichnet. In einigen Ausführungsformen werden die STI-Gebiete 108 durch selektives epitaktisches Wachstum (SEG) aufgewachsen, wobei ein Ätzgas hinzugefügt wird, um das selektive Wachstum eines Halbleitermaterials auf den freigelegten Flächen von Finnenstrukturen, jedoch nicht auf einem Isolationsmaterial (z.B. dem dielektrischen Material der STI-Gebiete 104) zu fördern. Andere Verfahren zum epitaktischen Aufwachsen der S/D-Gebiete 108 liegen innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung.
  • In einigen Ausführungsformen können die S/D-Gebiete 108 p-Typ-Gebiete oder n-Typ-Gebiete sein. In einigen Ausführungsformen können p-Typ-S/D-Gebiete 108 SiGe umfassen und werden in-situ während eines epitaktischen Aufwachsprozesses unter Verwendung von p-Typ-Dotierstoffen, wie zum Beispiel Bor, Indium oder Gallium, dotiert. Für eine p-Typ in-situ-Dotierung können p-Typ-Dotiervorstufen, wie z.B. Diboran (B2H6), Bortrifluorid (BF3), jedoch nicht darauf beschränkt, und/oder andere p-Typ-Dotierungsvorstufen verwendet werden. In einigen Ausführungsformen können n-Typ-S/D-Gebiete 108 Si umfassen und werden in-situ während eines epitaktischen Aufwachsprozesses unter Verwendung von n-Typ-Dotierstoffen, wie zum Beispiel Phosphor oder Arsen, dotiert. Für eine n-Typ in-situ-Dotierung können n-Typ-Dotierungsvorstufen, wie z.B. Phosphin (PH3), Arsin (AsH3), jedoch nicht darauf beschränkt, und/oder andere p-Typ-Dotierungsvorstufen verwendet werden. In einigen Ausführungsformen werden die S/D-Gebiete 108 nicht in-Situ dotiert und ein Ionenimplantationsprozess wird durchgeführt, um die S/D-Gebiete 108 zu dotieren.
  • Jede der Gatestrukturen 110 umfasst eine dielektrische Schicht 116 und eine Gateelektrode 118. Außerdem kann in einigen Ausführungsformen die Gatestruktur 110 eine Oxidschicht 114 umfassen. In einigen Ausführungsformen kann die Oxidschicht 114 fehlen. In einigen Ausführungsformen wird die Gatestruktur110 mithilfe eines Gateaustauschprozesses ausgebildet.
  • Jede der Gatestrukturen 110 weist einen ersten und einen zweiten Gateabschnitt 110A und 110B auf. Die Gateabschnitte 110A sind Abschnitte der Gatestrukturen 110, die sich über oberen Flächen der Finnengebiete erstrecken (nicht dargestellt). Finnengebiete sind Abschnitte der Finnenstrukturen 106, die unter den Gatestrukturen 110 liegen. Die Gateabschnitte 110B sind Abschnitte der Gatestrukturen 110, die sich unter den oberen Flächen der Finnengebiete erstrecken. Die Gateabschnitte 110A und 110B weisen jeweils eine erste und eine zweite horizontale Abmessung entlang einer X-Achse (z.B. Gatelängen) Lg1 und Lg2 (gezeigt in 1B) auf. In einigen Ausführungsformen kann die Gatelänge Lg2 um einen Wert, der im Bereich von ungefähr 1 nm bis ungefähr 4 nm liegt, größer sein als die Gatelänge Lg1 . In einigen Ausführungsformen kann die Gatelänge Lg1 im Bereich von ungefähr 8 nm bis ungefähr 12 nm liegen und die Gatelänge Lg2 kann im Bereich von ungefähr 9 nm bis ungefähr 16 nm liegen.
  • Ein Variieren von Gatelängen jeder der Gatestrukturen 110 entlang der Z-Achse kann dabei helfen, das Fenster zum Ausbilden der S/D-Kontaktstrukturen 128 zu vergrößern und Kurzkanaleffekte des FinFET 100 zu minimieren. Die Gateabschnitte 110A können, wie benötigt, mit einer Gatelänge Lg1 ausgebildet werden, um das Fenster zum Ausbilden der S/D-Kontaktstrukturen 128 zu vergrößern, ohne die Gatestrukturen 110 zu beschädigen und die S/D-Kontaktstrukturen 128 mit den Gatestrukturen 110 kurzzuschließen. Dahingegen können die Gateabschnitte 110B mit einer Gatelänge Lg2 , wie benötigt, ausgebildet werden, um Kurzkanaleffekte zu minimieren, und infolgedessen die Leistungsfähigkeit des FinFET 100 zu verbessern. Zum Beispiel können die Gateabschnitte 110 mit einer Gatelänge Lg1 ausgebildet werden, die kleiner ist als eine Gatelänge Lg2 , um das Fenster für die S/D-Kontaktstrukturen 128 zwischen den Gatestrukturen 110 und zwischen den Gatestrukturen 110 und benachbarten Elementen (nicht dargestellt) zu vergrößern. Und die Gateabschnitte 110B können mit der Gatelänge Lg2 ausgebildet werden, die größer ist als zum Beispiel 12 nm, um die Kurzkanaleffekte des FinFET 100 zu minimieren.
  • Unter erneuter Bezugnahme auf 1A und 1B ist die dielektrische Schicht 116 zu der Gateelektrode 118 benachbart und steht mit ihr in Kontakt. Die dielektrische Schicht 116 kann eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm aufweisen. Die dielektrische Schicht 116 kann Siliziumoxid umfassen und kann mithilfe einer CVD, einer Atomlagenabscheidung (ALD), einer physikalischen Gasphasenabscheidung (PVD) einer E-Strahl-Verdampfung oder eines anderen geeigneten Prozesses ausgebildet werden. In einigen Ausführungsformen kann die dielektrische Schicht 116 Folgendes umfassen: (i) eine Schicht aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxinitrid, (ii) ein High-k-Dielektrikumsmaterial, wie zum Beispiel Hafniumoxid (HfO2), Titanoxid (TiO2), Hafniumzirkoniumoxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilikat (HfSiO4), Zirkoniumoxid (ZrO2), Zirkoniumsilikat (ZrSiO2), (iii) ein High-k-Dielektrikumsmaterial, das Oxide von Lithium (Li), Beryllium (Be), Magnesium (Mg), Kalzium (Ca), Strontium (Sr), Scandium (Sc), Yttrium (Y), Zirkonium (Zr), Aluminium (Al), Lanthan (La), Cer (Ce), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb) oder Lutetium (Lu) aufweist, oder (iv) eine Kombination davon. High-k-Dielektrikumsschichten können mithilfe einer ALD und/oder anderer geeigneter Verfahren ausgebildet werden. In einigen Ausführungsformen umfasst die dielektrische Schicht 116 eine einzelne Schicht oder einen Stapel von Isolationsmaterialschichten. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Materialien und Verfahren zum Ausbilden für die dielektrische Schicht 116 innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • In einigen Ausführungsformen kann eine Oxidschicht 114 in Kontakt mit Spacern 120 stehen und während eines Nassreinigungsprozesses nach dem Entfernen einer Polysiliziumstruktur während des Gateaustauschprozesses (beschrieben unter Bezugnahme auf 6A bis 7A und 6 bis 7B) ausgebildet werden. In einigen Ausführungsformen kann die Oxidschicht114 eine Dicke aufweisen, die im Bereich von ungefähr 0,5 nm bis 2 nm liegt.
  • Die Gateelektrode 118 kann eine Gate-Austrittsarbeitsmetallschicht (nicht dargestellt) und eine Gate-Metallfüllschicht (nicht dargestellt) umfassen. In einigen Ausführungsformen wird die Gate-Austrittsarbeitsmetallschicht auf der dielektrischen Schicht 116 angeordnet. Die Gate-Austrittsarbeitsmetallschicht kann eine Einzelmetallschicht oder einen Stapel von Metallschichten umfassen. Der Stapel von Metallschichten kann Metalle umfassen, die Austrittsarbeiten aufweisen, welche einander ähnlich oder voneinander verschieden sind. In einigen Ausführungsformen umfasst die Gate-Austrittsarbeitsmetallschicht zum Beispiel Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Nickelsilizid (NiSi), Kobaltsilizid (CoSi), Silber (Ag), Tantalkarbid (TaC), Tantalsiliziumnitrid (TaSiN), Tantalkohlenstoffnitrid (TaCN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Metalllegierungen und/oder Kombinationen davon. Die Gate-Austrittsarbeitsmetallschicht kann unter Verwendung eines geeigneten Prozesses, wie z.B. einer ALD, einer CVD, einer PVD, eines Plattierens oder Kombinationen davon ausgebildet werden. In einigen Ausführungsformen weist die Gate-Austrittsarbeitsmetallschicht eine Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 15 nm auf. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Materialien, Verfahren zum Ausbilden und Dicken für die Gate-Austrittsarbeitsmetallschicht innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • Die Gate-Metallfüllschicht kann eine Einzelmetallschicht oder einen Stapel von Metallschichten umfassen. Der Stapel von Metallschichten kann Metalle umfassen, die voneinander verschieden sind. In einigen Ausführungsformen umfasst die Gate-Metallfüllschicht ein geeignetes leitfähiges Material, wie zum Beispiel Ti, Silber (Ag), Al, TitanAluminiumnitrid (TAlN), Tantalkarbid (TaC), Tantalkohlenstoffnitrid (TaCN), TantalSiliziumnitrid (TaSiN), Mangan (Mn), Zr, Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolframnitrid (WN), Kupfer (Cu), Wolfram (W), Kobalt (Co), Nickel (Ni), Titankarbid (TiC), Titan-Aluminiumkarbid (TiAlC), Tantal-Aluminiumkarbid (TaAlC), Metalllegierungen und/oder Kombinationen davon. Die Gate-Metallfüllschicht kann mithilfe einer ALD, einer PVD, einer CVD oder eines anderen geeigneten Prozesses ausgebildet werden. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Materialien und Verfahren zum Ausbilden für die Gate-Metallfüllschicht innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • Gemäß einigen Ausführungsformen bilden Spacer 120 Seitenwände der Gatestrukturen 110 und stehen mit der Oxidschicht 114 in Kontakt oder mit der dielektrischen Schicht 116 in Kontakt, wenn die Oxidschicht 114 nicht vorhanden ist. Die Spacer 120 umfassen ein Isolationsmaterial, wie zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low-k-Material oder eine Kombination davon. Die Spacer 112 können ein Low-k-Material mit einer Dielektrizitätskonstante aufweisen, die kleiner als 3,9 (z.B. kleiner als 3,5, 3 oder 2,8) ist. In einigen Ausführungsformen kann jeder der Spacer 120 eine Dicke aufweisen, die im Bereich von ungefähr 7 nm bis 10 nm liegt. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Materialien und Dicken für die Spacer 120 innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • Jede der Gateabdeckstrukturen 122 wird auf einem jeweiligen von den Gatestrukturen 110, den Spacern 120, der ESL 124 und/oder der ILD 126 angeordnet und ist ausgelegt, und diese darunterliegenden Strukturen und/oder Schichten während einer nachfolgenden Verarbeitung des FinFET 100 zu schützen. Zum Beispiel können die Gateabdeckstrukturen 122 derart ausgelegt werden, dass sie als eine Ätzstoppschicht während des Ausbildens der S/D-Kontaktstrukturen 128 wirken. In einigen Ausführungsformen weist jede der Gateabdeckstrukturen eine Dicke 122t auf, die im Bereich von ungefähr 10 nm bis 70 nm liegen kann. Die Gateabdeckstrukturen 122 können jeweils eine oder mehrere Schichten eines Isolationsmaterials umfassen, das Folgendes aufweist: (i) ein Nitrid-basiertes Material, wie zum Beispiel Siliziumnitrid, Silizium-reiches Nitrid, Siliziumoxinitrid, Titannitrid; (ii) ein Karbidbasiertes Material, wie zum Beispiel Siliziumkarbid, Titankarbid, Wolframkarbid, andere geeignete Metallkarbide; (iii) einen Elementhalbleiter, wie zum Beispiel Silizium; (iv) ein Metalloxid-basiertes Material; oder (v) eine Kombination davon. In einigen Ausführungsformen können die Gateabdeckstrukturen 122 jeweils einen Stapel von Schichten eines Isolationsmaterials umfassen, wobei jede Schicht des Stapels ein Material und Abmessungen aufweisen kann, die von jeder anderen Schicht im Stapel verschieden sind. Der Stapel von Schichten kann zwei oder mehr Schichten des Isolationsmaterials umfassen. Andere Materialien und Dicken für die Gateabdeckschichten 122 liegen innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung.
  • Die ESL 124 kann ausgelegt werden, um die Gatestrukturen 110 und/oder Abschnitte der S/D-Gebiete 108, die nicht in Kontakt mit den Source-/Drain-Kontaktstrukturen (S/D-Kontaktstrukturen) 128 stehen, zu schützen. Dieser Schutz kann zum Beispiel während des Ausbildens der ILD-Schicht 126 und/oder der S/D-Kontaktstrukturen 128 bereitgestellt werden. Die ESL 124 wird auf Seiten der Spacer 120 angeordnet. In einigen Ausführungsformen umfasst die ESL 124 zum Beispiel Siliziumnitrid (SiNx), Siliziumoxid (SiOx), Siliziumoxinitrid (SiON), Siliziumkarbid (SiC), Siliziumkohlenstoffnitrid (SiCN), Bornitrid (BN), Siliziumbornitrid (SiBN), Siliziumkohlenstoff-Bornitrid (SiCBN) oder eine Kombination davon. In einigen Ausführungsformen umfasst die ESL 124 Siliziumnitrid oder Siliziumoxid, das mithilfe einer LPCVD, einer Plasma-unterstützten chemischen Gasphasenabscheidung (PECVD), einer CVD ausgebildet wird, oder Siliziumoxid, das mithilfe eines HARP-Prozesses (High-Aspect-Ratio-Process) ausgebildet wird. In einigen Ausführungsformen kann die ESL 124 eine Dicke in einem Bereich von ungefähr 3 nm bis 10 nm oder von ungefähr 10 nm bis ungefähr 30 nm aufweisen. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Materialien, Verfahren zum Ausbilden und Dicken für die ESL 124 innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • Die ILD-Schicht 126 wird auf der ESL 124 angeordnet und kann ein dielektrisches Material umfassen, das unter Verwendung eines Abscheidungsverfahrens abgeschieden wird, das für fließfähige dielektrische Materialien (z.B. fließfähiges Siliziumoxid, fließfähiges Siliziumnitrid, fließfähiges Siliziumoxinitrid, fließfähiges Siliziumkarbid oder fließfähiges Siliziumoxikarbid) geeignet ist. Zum Beispiel kann fließfähiges Siliziumoxid unter Verwendung einer fließfähigen CVD (FCVD) abgeschieden werden. In einigen Ausführungsformen ist das dielektrische Material Siliziumoxid. In einigen Ausführungsformen kann die ILD-Schicht 126 eine Dicke aufweisen, die in einem Bereich von ungefähr 50 nm bis 200 nm liegt. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Materialien, Dicken und Verfahren zum Ausbilden für die ILD-Schicht 126 innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • Die S/D-Kontaktstrukturen 128 werden ausgelegt, um jeweilige S/D-Gebiete 108 der FinFETs 100 mit anderen Elementen des FinFET 100 und/oder der integrierten Schaltung elektrisch zu verbinden. Die S/D-Kontaktstrukturen 128 können innerhalb der ILD-Schicht 126 ausgebildet werden. Jede der S/D-Kontaktstrukturen 128 kann eine Metallsilizidschicht (nicht dargestellt), eine Sperrschicht 130 und ein leitfähiges Gebiet 132 umfassen. Die Metallsilizidschicht befindet sich an einer Grenzfläche zwischen oberen Flächen der S/D-Gebiete 108 und den leitfähigen Gebieten 132. In einigen Ausführungsformen sind leitfähige Liner (nicht dargestellt) zwischen Metallsilizidschichten und leitfähigen Gebieten 136 vorhanden. Die leitfähigen Liner können als Diffusionsbarrieren ausgelegt werden, um eine Diffusion von unerwünschten Atomen und/oder Ionen in die S/D-Gebiete 108 während des Ausbildens der leitfähigen Gebiete 132 zu verhindern. In einigen Ausführungsformen können die leitfähigen Liner eine einzelne Schicht oder einen Stapel von leitfähigen Materialien, wie zum Beispiel TiN, Ti, Ni, TaN, Ta oder eine Kombination davon umfassen. In einigen Ausführungsformen fungieren die leitfähigen Liner als eine haftvermittelnde Schicht, eine Klebstoffschicht, eine Grundierungsschicht, eine Schutzschicht und/oder eine Keimbildungsschicht. Die leitfähigen Liner können gemäß einigen Ausführungsformen eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 2 nm aufweisen.
  • In einigen Ausführungsformen können die Metallsilizidschichten Metallsilizide umfassen und eine Grenzfläche niedrigen Widerstands zwischen jeweiligen leitfähigen Gebieten 132 und entsprechenden S/D-Gebieten 108 bereitstellen. Beispiele von Metallen, die zum Ausbilden der Metallsilizide verwendet werden, sind Co, Ti oder Ni.
  • In einigen Ausführungsformen wird die Sperrschicht 130 entlang von Seitenwänden der geätzten ILD-Schicht 126* und der Gateabdeckstrukturen 122 abgeschieden. Die geätzte ILD-Schicht 126* kann aus Ätzabschnitten der ILD-Schicht 126 auf den S/D-Gebieten 108 ausgebildet werden. Die Sperrschicht 130 kann sich auf Seitenwänden der leitfähigen Gebiete 132 und nicht auf einer unteren Fläche der leitfähigen Gebiete 132 befinden. In einigen Ausführungsformen steht die Sperrschicht 130 möglicherweise nicht in Kontakt mit oberen Flächen der S/D-Gebiete 108. Die Sperrschicht 130 kann Nitrid- oder Oxidmaterialien umfassen und eine zusätzliche Barriere gegen einen elektrischen Kurzschluss der S/D-Kontaktstrukturen 128 mit den Gatestrukturen 110 bereitstellen.
  • In einigen Ausführungsformen umfassen die leitfähigen Gebiete 132 leitfähige Materialien, wie zum Beispiel W, Al oder Co. In einigen Ausführungsformen können die leitfähigen Gebiete 132 jeweils eine durchschnittliche horizontale Abmessung (z.B. Breite) in einem Bereich von ungefähr 15 nm bis ungefähr 25 nm aufweisen und können jeweils eine durchschnittliche vertikale Abmessung (z.B. Höhe) in einem Bereich von ungefähr 400 bis ungefähr 600 nm aufweisen. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Materialien und Abmessungen für leitfähige Liner, Metallsilizidschichten, Silizidschichten 130 und die leitfähigen Gebiete 132 innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • 1A bis 1B zeigen zwei Gatestrukturen 110. Jedoch versteht es sich auf der Grundlage der vorliegenden Offenbarung, dass der FinFET 100 zusätzliche Gatestrukturen aufweisen kann, die der Gatestruktur 110 ähnlich und/oder zu ihr parallel sind. Zusätzlich kann der FinFET 100 in einer integrierten Schaltung mittels der Verwendung anderer Strukturkomponenten, wie z.B. Gatekontaktstrukturen, leitfähiger Durchkontaktierungen, leitfähiger Leitungen, dielektrischer Schichten, Passivierungsschichten usw., die der Einfachheit halber ausgelassen wurden, aufgenommen werden. Auf der Grundlage der vorliegenden Offenbarung versteht es sich, dass Querschnittsformen der STI-Gebiete 104, der Finnenstrukturen 106, der STI-Gebiete 108, der Gatestrukturen 110, der Spacer 120, der ESL 124, der ILD-Schicht 126 und der S/D-Kontaktstrukturen 128 veranschaulichend sind und nicht einschränkend sein sollen.
  • 2 ist ein Ablaufdiagramm eines Beispielverfahrens 200 zum Herstellen eines FinFET 100 gemäß einigen Ausführungsformen. Zu Veranschaulichungszwecken werden die in 2 dargestellten Vorgänge unter Bezugnahme auf das Beispiel des Herstellungsprozesses zum Herstellen des FinFET, wie in 3A bis 9A und 3B bis 9B dargestellt, beschrieben. 3A bis 9A sind isometrische Ansichten des FinFET 100 bei verschiedenen Herstellungsstufen, und 3B bis 9B sind Querschnittsansichten entlang der Linien A-A jeweiliger Strukturen von 3A bis 9A gemäß einigen Ausführungsformen. Arbeitsvorgänge können in Abhängigkeit von konkreten Anwendungen in einer anderen Reihenfolge durchgeführt werden oder sie werden möglicherweise nicht durchgeführt. Es ist zu beachten, dass das Verfahren 200 keinen fertigen FinFET 100 erzeugt. Dementsprechend versteht es sich, dass zusätzliche Prozesse vor, während und/oder nach dem Verfahren 200 bereitgestellt werden können und dass einige andere Prozesse möglicherweise lediglich kurz beschrieben werden. Elemente in 3A bis 9A und 3B bis 9B mit denselben Beschriftungen wie Elemente in 1A bis 1B wurden vorstehend beschrieben.
  • Bei Vorgang 205 werden Finnenstrukturen und STI-Gebiete auf einem Substrat ausgebildet, eine Oxidschutzschicht wird auf den Finnenstrukturen ausgebildet und Polysiliziumstrukturen werden auf der Oxidschutzschicht ausgebildet. Zum Beispiel werden, wie in 3A und 3B dargestellt, Finnenstrukturen 106 und STI-Gebiete 104 auf einem Substrat 102 ausgebildet, eine Oxidschutzschicht 334 wird auf den Finnenstrukturen 106 ausgebildet und Polysiliziumstrukturen 336 werden auf der Oxidschutzschicht 334 ausgebildet. Die Finnenstrukturen 106 können durch Ätzen des Substrats 102 durch eine auf einem ungeätzten Substrat 102 ausgebildete strukturierte Hartmaskenschicht (nicht dargestellt) ausgebildet werden. In einigen Ausführungsformen sind eine oder mehrere Schichten der Hartmaskenschicht ein Dünnfilm, der Siliziumoxid umfasst, das zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses ausgebildet wird. In einigen Ausführungsformen werden eine oder mehrere Schichten der Hartmaskenschicht aus Siliziumnitrid zum Beispiel unter Verwendung einer CVD, einer LPCVD, einer PECVD, anderer geeigneter Prozesse und/oder Kombinationen davon ausgebildet. In einigen Ausführungsformen können die Finnenstrukturen 106 jeweils Finnenbreiten W aufwiesen, die kleiner als ungefähr 30 nm sind.
  • Auf das Ausbilden der Finnenstrukturen 106 folgt das Ausbilden der STI-Gebiete 104, das ein Abscheiden einer Schicht eines Isolationsmaterials auf den Finnenstrukturen 106, einen chemisch-mechanischen Polierprozess (CMP) und einen Ätzprozess umfassen kann. Der CMP-Prozess kann die strukturierten Hartmaskenschichten und Abschnitte der Schicht des Isolationsmaterials entfernen, um eine obere Fläche der Schicht des Isolationsmaterials mit oberen Flächen der Finnenstrukturen 106 im Wesentlichen zu ebenen. Auf den CMP-Prozess kann der Ätzprozess folgen, um die Schicht des Isolationsmaterials zurückzuätzen.
  • Das Rückätzen der Schicht des Isolationsmaterials wird zum Beispiel mithilfe eines Trockenätzprozesses, eines Nassätzprozesses und/oder Kombinationen davon durchgeführt. In einigen Ausführungsformen umfasst der Trockenätzprozess einen Plasma-Trockenätzprozess mit einer Gasmischung, die Octafluorcyclobutan (C4F8), Argon (Ar), Sauerstoff (O2), Helium (He), Fluoroform (CHF3) und He, Kohlenstofftetrafluorid (CF4), Difluormethan (CH2F2), Chlor (Cl2), Bromwasserstoff (HBr) und/oder Kombinationen davon. In einigen Ausführungsformen kann der Trockenätzprozess mit einem Druck im Bereich von ungefähr 1 mTorr bis ungefähr 5 mTorr durchgeführt werden. In einigen Ausführungsformen kann der Ätzprozess bei einem Druck im Bereich von ungefähr 5 mTorr bis ungefähr 100 mTorr (z.B. ungefähr 20 mTorr, ungefähr 30 mTorr oder ungefähr 40 mTorr) und einer Temperatur im Bereich von ungefähr 50 °C bis ungefähr °C 120°C durchgeführt werden. In einigen Ausführungsformen kann der Nassätzprozess eine Behandlung mit verdünnter Flusssäure (DHF), eine Ammoniakwassermischung (APM), eine Schwefelsäureperoxid-Mischung (SPM), heißes entionisiertes Wasser (DI-Wasser) und/oder Kombinationen davon umfassen. In einigen Ausführungsformen umfasst der Nassätzprozess einen Ätzprozess, der Ammoniak (NH3), Flusssäure (HF), andere Ätzmittel und/oder Kombinationen davon verwendet.
  • In einigen Ausführungsformen umfasst die Schicht des Isolationsmaterials zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertes Silikatglas (FSG) oder ein anderes Low-k-Dielektrikumsmaterial. In einigen Ausführungsformen kann die Schicht des Isolationsmaterials 108* unter Verwendung eines fließfähigen chemischen Gasphasenabscheidungsprozesses (FCVD), eines CVD-Prozesses mit Einsatz von hochdichtem Plasma (HDP-CVD), unter Verwendung von Silan (SiH4) und Sauerstoff (O2) als reagierende Vorstufen abgeschieden werden. In einigen Ausführungsformen wird die Schicht des Isolationsmaterials 108* unter Verwendung eines subatmosphärischen CVD-Prozesses (SACVD) oder eines Prozesses mit hohem Aspektverhältnis (HARP) ausgebildet, wobei Prozessgase Tetraethoxysilan (TEOS) und/oder Ozon (O3) umfassen können. In einigen Ausführungsformen wird die Isolationsmaterialschicht unter Verwendung eines Spin-on-Dielektrikums (SOD), wie zum Beispiel Hydrogensilsesquioxan (HSQ) oder Methylsilsesquioxan (MSQ), ausgebildet.
  • Auf das Ausbilden der STI-Gebiete 104 kann die Abscheidung der Oxidschutzschicht 334 folgen. Das Material der Oxidschutzschicht 334 wird flächendeckend auf den Finnenstrukturen 106 und den STI-Gebieten 104 abgeschieden, wie in 3A und 3B dargestellt. Die Oxidschutzschicht 334 kann ein geeignetes Oxidmaterial, wie zum Beispiel Siliziumoxid, umfassen und unter Verwendung eines geeigneten Abscheidungsprozesses, wie zum Beispiel einer CVD oder einer ALD, abgeschieden werden. In einigen Ausführungsformen kann die Oxidschutzschicht 334 eine Dicke 335t aufweisen, die im Bereich von ungefähr 1 nm bis 3 nm liegt. Auf der Grundlage der vorliegenden Offenbarung ist es zu erkennen, dass andere Oxidmaterialien, Verfahren zum Ausbilden und Dicken für die Oxidschutzschicht 334 innerhalb des Umfangs und Erfindungsgedankens dieser Offenbarung liegen.
  • Die Oxidschutzschicht 334 kann dabei helfen, die Finnenstrukturen 106 während des Strukturierens und Ätzens der Polysiliziumstrukturen 336, die anschließend durch Gatestrukturen 110 in einem Gateaustauschprozess ersetzt werden können, zu schützen. Die Anwesenheit der Oxidschutzschicht 334 ermöglicht es, dass Polysilizium aus einem Raum 342 mit einem hohen Aspektverhältnis (z.B. einem Aspektverhältnis größer als 1:15, 1:18 oder 1:20) zwischen den Finnenstrukturen 106 geätzt wird, ohne dass die Finnenstrukturen 106 während des Ausbildens der Polysiliziumstrukturen 336 wesentlich geätzt und/oder beschädigt werden.
  • In einigen Ausführungsformen kann die Oxidschutzschicht 334 während eines anschließenden Gateaustauschprozesses entfernt werden, wenn der FinFET 100 als eine Non-IO-Vorrichtung (Non-Input/Output) in Kernschaltungen (die auch als „Logikschaltungen“ oder „Speicherschaltungen“ bezeichnet werden können) verwendet wird, die in Kernbereichen (die auch als „Logikbereiche“ oder „Speicherbereiche“) einer integrierten Schaltung (IC) ausgebildet werden. In einigen Ausführungsformen wird die Non-IO-Vorrichtung als eine Kernvorrichtung, eine Logikvorrichtung und/oder eine Speichervorrichtung bezeichnet, die nicht ausgelegt ist, um Eingangs-/Ausgangs-Spannungen/Ströme direkt zu handhaben. In einigen Ausführungsformen umfasst die non-IO-Vorrichtung logische Gatter, wie zum Beispiel NAND, NOR, INVERTER oder eine Kombination davon. In einigen Ausführungsformen umfassen die Non-IO-Vorrichtungen eine Speichervorrichtung, wie zum Beispiel eine SRAM Vorrichtung (statischer Direktzugriffspeicher).
  • In einigen Ausführungsformen wird die Oxidschutzschicht 334 möglicherweise nicht entfernt und bildet einen Teil von Gatedielektrikumsschichten der Gatestrukturen 110, wenn der FinFET 100 als eine Eingabe-/Ausgabevorrichtung (IO-Vorrichtung) in peripheren Schaltungen (z.B. IO-Schaltungen), die in peripheren Bereichen (die auch als „IO-Gebiete“ oder „Hochvoltgebiete“) einer IC ausgebildet werden, verwendet wird. Die IO-Vorrichtung kann ausgelegt werden, um die Eingangs-/Ausgangs-Spannungen/Ströme der IC zu handhaben und einen größeren Betrag von Spannung oder Strom oder Stromschwankungen zuzulassen als die Non-IO-Vorrichtungen.
  • Auf das Ausbilden der Oxidschutzschicht 334 kann das Ausbilden der Polysiliziumstrukturen 336 folgen, wie in 3A und 3B dargestellt. In einigen Ausführungsformen können vertikale Abmessungen 336t der Polysiliziumstrukturen 336 in einem Bereich von ungefähr 90 nm bis 200 nm liegen. In einigen Ausführungsformen kann die Gatelänge 336L der Polysiliziumstrukturen 336 in einem Bereich von ungefähr 10 nm bis 30 nm (z.B. 10 nm bis 30 nm) liegen. In einigen Ausführungsformen kann die Gatelänge 336L in einem Bereich von ungefähr 3 nm bis 10 nm (z.B. 3 nm bis 10 nm) liegen. In einigen Ausführungsformen kann die Gatelänge 336L kleiner sein als 3 nm. In einigen Ausführungsformen werden die Polysiliziumstrukturen 336 mithilfe einer flächendeckenden Abscheidung von Polysilizium, auf die ein Strukturieren und Ätzen des abgeschiedenen Polysiliziums folgt, ausgebildet. Der Abscheidungsprozess kann eine CVD, PVD, ALD, andere geeignete Abscheidungsprozesse und/oder Kombinationen davon umfassen. Ein Strukturierungsprozess umfasst ein Fotolackbeschichten (z.B. Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach dem Belichten, Entwickeln des Fotolacks, Spülen, Trocknen (z.B. Hardbake), andere geeignete Prozesse und/oder Kombinationen davon umfassen. Ätzprozesse können Trockenätzen, Nasssätzen und/oder andere Ätzverfahren (z.B. reaktives Ionenätzen).
  • In einigen Ausführungsformen kann das Ätzen des abgeschiedenen Polysiliziums zum Ausbilden der Polysiliziumstrukturen 336 vier Ätzschritte umfassen. In einigen Ausführungsformen kann der erste Polysiliziumätzschritt ein Verwenden einer Gasmischung umfassen, die Bromwasserstoff (HBr), Sauerstoff (O2), Fluoroform (CHF3) und Chlor (Cl2) aufweist. In einigen Ausführungsformen kann der zweite Polysiliziumätzschritt ein Verwenden einer Gasmischung, die HBr, O2, Cl2 und Stickstoff (N2) aufweist, bei einem Druck von ungefähr 45 mTorr bis ungefähr 60 mTorr umfassen. In einigen Ausführungsformen kann der dritte Polysiliziumätzschritt ein Verwenden einer Gasmischung, die HBr, O2, Cl2, N2 und Argon (Ar) aufweist, bei einem Druck von ungefähr 45 mTorr bis ungefähr 60 mTorr umfassen. In einigen Ausführungsformen kann der vierte Polysiliziumätzschritt ein Verwenden einer Gasmischung, die HBr, O2, Cl2, N2 aufweist, bei einem Druck von ungefähr 45 mTorr bis ungefähr 60 mTorr umfassen. In einigen Ausführungsformen kann der erste Polysiliziumätzschritt eine höhere Polysiliziumätzrate aufweisen als der zweite, der dritte und/oder der vierte Polysiliziumätzschritt. Der erste Polysiliziumätzschritt wird verwendet, um Abschnitte des flächendeckend abgeschiedenen Polysiliziums über den Finnenstrukturen 106 zu ätzen, die kein Teil der Polysiliziumstrukturen 336 sind. Der zweite, der dritte und der vierte Polysiliziumätzschritt werden verwendet, um Abschnitte des flächendeckend abgeschiedenen Polysiliziums innerhalb des Raums 342 mit einem hohen Aspektverhältnis zu ätzen, die kein Teil der Polysiliziumstrukturen 842A und 842B sind.
  • In einigen Ausführungsformen können die Polysiliziumstruktur 336 und die Hartmaskenschichten 338 und 340 in einem Gateaustauschprozess während einer nachfolgenden Verarbeitung ersetzt werden, um die vorstehend besprochenen Gatestrukturen 110 auszubilden. In einigen Ausführungsformen können die Hartmaskenschichten 338 und 340 auf den Polysiliziumstrukturen 336 strukturiert werden, um die Polysiliziumstrukturen 336 vor anschließenden Verarbeitungsschritten zu schützen. Die Hartmaskenschicht 338 kann ein Nitridmaterial, wie zum Beispiel Siliziumnitrid, umfassen und die Hartmaskenschicht 340 kann ein Oxidmaterial, wie zum Beispiel Siliziumoxid, umfassen.
  • Unter Bezugnahme auf 2 werden bei Vorgang 210 Abschnitte der Polysiliziumstrukturen getrimmt. Zum Beispiel wird ein Trimmprozess (der unter Bezugnahme auf 4A bis 5A und 4B bis 5B beschrieben ist) an den Polysiliziumstrukturen 336 durchgeführt, um getrimmte Polysiliziumstrukturen 336* auszubilden, wie in 5A und 5B dargestellt. Der Trimmprozess kann einen Oxidationsprozess und einen Ätzprozess umfassen. Der Oxidationsprozess kann ein Erwärmen der in 3A und 3B dargestellten Struktur in einer stark oxidierten Umgebung bei einer Temperatur im Bereich von ungefähr 40 °C bis 100 °C umfassen. In einigen Ausführungsformen kann die Oxidationstemperatur in einem Bereich zwischen ungefähr 60 °C und ungefähr 90 °C liegen. Die oxidierte Umgebung kann eine Sauerstoffplasma-Umgebung sein, die Sauerstoff und Stickstoff aufweist, um Abschnitte der Polysiliziumstrukturen 336 zu oxidieren. In einigen Ausführungsformen kann Argon mit Sauerstoff in dem Oxidationsprozess verwendet werden. In einigen Ausführungsformen kann der Oxidationsdruck in einem Bereich zwischen ungefähr 10 mTorr und ungefähr 1000 mTorr liegen. In einigen Ausführungsformen kann der Oxidationsprozess für eine Zeitdauer zwischen ungefähr 40 s bis ungefähr 180 s durchgeführt werden.
  • In einigen Ausführungsformen oxidieren obere Abschnitte 336A der Polysiliziumstrukturen 336 mit einer schnelleren Rate als untere Abschnitte 336B der Polysiliziumstrukturen 336B. In einigen Ausführungsformen sind obere Abschnitte 336A Abschnitte der Polysiliziumstruktur 336, die sich über einer oberen Fläche 334s der Oxidschutzschicht 334 erstrecken. In einigen Ausführungsformen sind obere Abschnitte 336A Abschnitte der Polysiliziumstruktur 336, die sich über einer oberen Fläche der Finnenstruktur 106 erstrecken, insbesondere wenn die Oxidschutzschicht 334 eine Dicke unterhalb eines vorgegebenen Werts (z.B. ungefähr 1 nm) aufweist. Die schnellere Oxidationsrate kann von einer schnelleren Diffusion eines Sauerstoffplasmas in die oberen Abschnitte 336A als in die unteren Abschnitte 336B herrühren. In einigen Ausführungsformen können strukturelle Unterschiede Schwankungen einer Plasma- und Gasdiffusion in verschieden Abschnitten der Polysiliziumstrukturen 336 verursachen. Zum Beispiel sind Abschnitte der Polysiliziumstruktur 336, die sich unter der oberen Fläche 334s der Oxidschutzschicht 334 erstrecken, zu der Finnenstruktur 106 und einer Polysiliziumstruktur benachbart. Daher weisen diese Abschnitte unter der oberen Fläche 334s eine Oberfläche auf, die für das Gasplasma weniger zugänglich ist als die sich über der oberen Fläche 334s erstreckenden Abschnitte der Polysiliziumstruktur 336, die zu der Finnenstruktur 106 nicht benachbart ist. Die oberen Abschnitte 336A weisen oxidierte Polysiliziumgebiete 444 auf, von denen jeder eine Dicke 444t aufweist, die im Bereich von ungefähr 2 nm bis 4 nm liegt. In einigen Ausführungsformen kann ein Verhältnis der Dicke 444t geteilt durch die Gatelänge 336L zwischen ungefähr 1: 14 und ungefähr 1:5 (z.B. zwischen 1:14 und 1:5) liegen. Die unteren Abschnitte 336B weisen oxidierte Polysiliziumgebiete 446 auf, von denen jeder eine Dicke 446t aufweist, die im Bereich von ungefähr 0,5 nm bis 2 nm liegt. Die Dicken 444t und 446t können voneinander verschieden sein. In einigen Ausführungsformen können Abschnitte 448 der Hartmaskenschicht 338 im Wesentlichen gleichzeitig mit den Polysiliziumstrukturen 336 während des Oxidationsprozesses oxidiert werden. Die Abschnitte 448 können eine Dicke 448t im Bereich von ungefähr 2 nm bis ungefähr 4 nm aufweisen. In einigen Ausführungsformen können die Dicken 444t und 448t einander im Wesentlichen gleich sein.
  • Auf den Oxidationsprozess kann der Ätzprozess folgen, um die oxidierten Gebiete 444, 446 und 448 im Wesentlichen gleichzeitig zu entfernen und getrimmte Polysiliziumstrukturen 336*, getrimmte Hartmaskenschichten 338* und 430* auszubilden, wie in 5A und 5B dargestellt. Der Ätzprozess kann einen Nassätzprozess, einen Trockenätzprozess und/oder eine Kombinationen davon umfassen. In einigen Ausführungsformen kann der Nassätzprozess ein Behandeln der in 4A und 4B dargestellten Struktur mit einer verdünnten Lösung von Flusssäure (HF) und/oder Durchführen eines Ätzprozesses an der in 4A und 4B dargestellten Struktur umfassen. Der Ätzprozess kann eine hohe Ätzselektivität zwischen verschiedenen Materialien bereitstellen. Zum Beispiel kann der Ätzprozess ein Siliziumoxidmaterial mit einer wesentlich höheren Ätzrate ätzen als ein Siliziummaterial, so dass das oxidierte Material entfernt werden kann, ohne dass das darunterliegende Siliziummaterial beschädigt wird.
  • Der Ätzprozess kann Ammoniak (NH3) und Flusssäure (HF) als Ätzmittel und inerte Gase, wie zum Beispiel Ar, Xenon (Xe), He oder eine Kombination davon verwenden. In einigen Ausführungsformen kann die im Ätzprozess verwendete Durchflussrate von HF und NH3 im Bereich von ungefähr 10 sccm bis ungefähr 100 sccm (z.B. ungefähr 20 sccm, 30 sccm oder 40 sccm) liegen. In einigen Ausführungsformen kann der Ätzprozess bei einem Druck im Bereich von ungefähr 5 mTorr bis ungefähr 100 mTorr (z.B. ungefähr 20 mTorr, ungefähr 30 mTorr oder ungefähr 40 mTorr) und einer Temperatur im Bereich von ungefähr 35 °C t bis ungefähr 75 °C durchgeführt werden.
  • In einigen Ausführungsformen kann der Trockenätzprozess ein Durchführen eines Ätzprozesses an der in 4A und 4B dargestellten Struktur umfassen. Der Ätzprozess kann einen durch ein Fernplasma unterstützten Trockenätzprozess bei einer Temperatur im Bereich von ungefähr 35 °C bis ungefähr 85 °C umfassen. Der durch ein Fernplasma unterstützte Trockenätzprozess umfasst ein Aussetzen der in 4A und 4B dargestellten Struktur einer Gasmischung, die Stickstofftrifluorid (NF3) und Ammoniak (NH3) aufweist. Die Gasmischung fließt zusammen durch ein Fernplasmasystem (Remote Plasma System, RPS) und in ein Reaktionsgebiet. In einigen Ausführungsformen kann eine NH3-Durchflussrate das Doppelte einer NF3-Durchflussrate betragen, was zu einem Atomflussverhältnis von Wasserstoff zu Fluor von ungefähr 2:1 führt. In einigen Ausführungsformen kann das Atomflussverhältnis von Wasserstoff zu Fluor kleiner als 1:1, kleiner als 1:2, kleiner als 1:4, größer als 5:1, größer als 10:1 oder größer als 20:1 sein.
  • Jede der getrimmten Polysiliziumstrukturen 336* weist einen ersten und einen zweiten Abschnitt 336A* und 336B* auf. Wie in 5A und 5B dargestellt, sind die Abschnitte 336* Abschnitte der getrimmten Polysiliziumstrukturen 336*, die sich über der oberen Fläche 334s der Oxidschutzschicht 334 erstrecken, und die Abschnitte 336* sind Abschnitte der getrimmten Polysiliziumstrukturen 336*, die sich unter der oberen Fläche 334s der Oxidschutzschicht 334 erstrecken. Die Abschnitte 336A* und 336B* weisen jeweils eine erste und eine zweite horizontale Abmessung (z.B. Längen) entlang einer X-Achse 336At* und 336Bt* auf (gezeigt in 5B). In einigen Ausführungsformen kann 336Bt* um einen Wert im Bereich von ungefähr 1 nm bis ungefähr 4 nm größer sein als 336At*. In einigen Ausführungsformen kann 336At* im Bereich von ungefähr 8 nm bis ungefähr 12 nm liegen und 336Bt* kann im Bereich von ungefähr 9 nm bis ungefähr 16 nm liegen. In einigen Ausführungsformen kann das Längenverhältnis von 336At* geteilt durch 336Bt* zwischen ungefähr 1:1,2 bis ungefähr 1:1,1 (z.B. zwischen 1:1,2 bis 1:1,1) betragen. In einigen Ausführungsformen kann das Längenverhältnis kleiner als 1:1,2 oder größer als 1:1,1 sein. In einigen Ausführungsformen können die horizontalen Abmessungen 336At* quer durch den ersten Abschnitt 336A* entlang der Z-Achse variieren. Zum Beispiel können die ersten horizontalen Abmessungen 336At*, die im Wesentlichen an einer oberen, mittleren und unteren Position (entlang der Z-Achse) des ersten Abschnitts 336A* gemessen werden, verschieden sein. In einigen Ausführungsformen können die ersten horizontalen Abmessungen 336At*, die an einer im Wesentlichen mittleren Position des ersten Abschnitts 336A* gemessen werden, größer sein als Breitenmessungen, die an einer im Wesentlichen oberen oder unteren Position vorgenommen werden. In einigen Ausführungsformen sind die ersten horizontalen Abmessungen 336At*, die im Wesentlichen an einer oberen, mittleren und unteren Position (entlang der Z-Achse) des ersten Abschnitts 336A* gemessen werden, ungefähr gleich.
  • Die variierenden Breiten jeder getrimmten Polysiliziumstruktur 336* entlang der Z-Achse können dabei helfen, ein Fenster 550 zum Ausbilden der S/D-Kontaktstrukturen 128 auf den S/D-Gebieten 108 (beschrieben unter Bezugnahme auf 1A und 1B) zu vergrößern und Kurzkanaleffekte im FinFET 100 zu minimieren. Die ersten Abschnitte 336A* mit der Dicke 336At* können im Wesentlichen den Gatelängen Lg1 der Gatestrukturen 110 gleich sein, die anschließend durch Ersetzen der getrimmten Polysiliziumstrukturen 336* in einem Gateaustauschprozess ausgebildet werden. Dahingegen können die zweiten Abschnitte 336B* mit der Dicke 336Bt* im Wesentlichen den Gatelängen Lg2 der Gatestrukturen 110 gleich sein. Die Dicken 336At* und 336Bt* können jeweiligen Gatelängen Lg1 und Lg2 der Gatestrukturen 110 im Wesentlichen gleich sein, nachdem die getrimmten Polysiliziumstrukturen 336* durch die Gatestrukturen 110 ersetzt werden. In einigen Ausführungsformen können die ersten Abschnitte 336A* die Dicke 336At* aufweisen, die kleiner als 12 nm (z.B. in einem Bereich von ungefähr 5 nm bis ungefähr 11 nm) ist, um das Fenster für die S/D-Kontaktstrukturen 128 zwischen den Gatestrukturen 110 und zwischen den Gatestrukturen 110 und benachbarten Elementen (nicht dargestellt) zu vergrößern. Die zweiten Abschnitte 336B* können die Dicke 336Bt* aufweisen, die größer als zum Beispiel 12 nm (z.B. in einem Bereich von ungefähr 13 nm bis ungefähr 30 nm) ist, um Kurzkanaleffekte im FinFET 100 zu minimieren.
  • Unter Bezugnahme auf 2 werden bei Vorgang 215 Spacer auf Seitenwänden der getrimmten Polysiliziumstrukturen und der epitaktischen S/D-Gebiete ausgebildet. Zum Beispiel können, wie in 6A und 6B dargestellt, die Spacer 120 auf Seitenwänden der getrimmten Polysiliziumstrukturen 336* ausgebildet werden und die epitaktischen S/D-Gebiete 108 können auf ausgesparten Abschnitten der Finnenstrukturen 106 ausgebildet werden.
  • Das Ausbilden der Spacer 120 umfasst eine flächendeckende Abscheidung eines Isolationsmaterials (z.B. eines Oxids- oder eines Nitridmaterials) auf den Strukturen, wie in 5A und 5B dargestellt, mithilfe eines CVD-, eines PVD- oder eines ALD-Prozesses, auf den ein Strukturierungsprozess, ein Ätzprozess (z.B. ein reaktives Ionenätzen oder ein anderer Trockenätzprozess, der ein auf Chlor oder Fluor basierendes Ätzmittel verwendet) und andere geeignete Prozesse folgen. Die Spacer 120 können gemäß einigen Ausführungsformen jeweils eine Breite 120t in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm aufweisen.
  • Auf das Ausbilden der Spacer 120 kann ein Rückätzen von Abschnitten der Finnenstrukturen 106 folgen, die nicht durch die getrimmten Polysiliziumstrukturen 336* und die Spacer 120 abgedeckt sind. In einigen Ausführungsformen kann ein vorgespannter Ätzprozess durchgeführt werden, um diese Abschnitte der Finnenstrukturen 106 zurückzuätzen. Der Ätzprozess kann unter einem Druck von ungefähr 1 mTorr bis ungefähr 1000 mTorr, einer Leistung von ungefähr 50 W bis ungefähr 1000 W, einer Vorspannung von ungefähr 20 V bis ungefähr 500 V, bei einer Temperatur von ungefähr 40°C bis ungefähr 60°C und unter Verwendung von HBr und/oder Cl2 als Ätzgase durchgeführt werden. Während des Ätzprozesses werden die getrimmten Polysiliziumstrukturen 336* durch die getrimmten Hartmaskenschichten 338* und 340* vor einer Ätzung geschützt.
  • Auf den Rückätzprozess kann das epitaktische Wachstum der S/D-Gebiete 108 auf den ausgesparten Abschnitten der Finnenstrukturen 106 folgen. In einigen Ausführungsformen können die S/D-Gebiete 108 durch Folgendes aufgewachsen werden: (i) eine chemische Gasphasenabscheidung (CVD), wie zum Beispiel durch eine LPCVD, eine Atomlagen-CVD (ALDCVD), eine CVD im Ultrahochvakuum (UHVCVD), eine CVD unter reduziertem Druck (RPCVD) oder eine beliebige geeignete CVD; (ii) Molekularstrahlepitaxie-Prozesse (MPE); (iii) einen beliebigen geeigneten epitaktischen Prozess oder (iv) eine Kombination davon. In einigen Ausführungsformen können die S/D-Gebiete 108A und 108B mithilfe eines epitaktischen Abscheidungs-/Teilätzprozesses aufgewachsen werden, der den epitaktischen Abscheidungs-/Teilätzprozess zumindest einmal weiderholt. Wie vorstehend besprochen, ist ein solcher wiederholter Abscheidungs-/Teilätzprozess ein CDE-Prozess. In einigen Ausführungsformen können die STI-Gebiete 108A und 108B durch selektives epitaktisches Wachstum (SEG) aufgewachsen werden, wobei ein Ätzgas hinzugefügt wird, um das selektive Wachstum eines Halbleitermaterials auf den ausgesparten Abschnitten der Finnenstrukturen 106, jedoch nicht auf dem Isolationsmaterial (z.B. dem dielektrischen Material der STI-Gebiete 104) zu fördern.
  • In einigen Ausführungsformen können die S/D-Gebiete 108 p-Typ oder n-Typ sein. In einigen Ausführungsformen können p-Typ-S/D-Gebiete 108 SiGe umfassen und können in-situ während eines epitaktischen Aufwachsprozesses unter Verwendung von p-Typ-Dotierstoffen, wie zum Beispiel Bor, Indium oder Gallium, dotiert werden. Für eine p-Typ in-situ-Dotierung können p-Typ-Dotierungsvorstufen, wie z.B. Diboran (B2H6), Bortrifluorid (BF3), jedoch nicht darauf beschränkt, und/oder andere p-Typ-Dotierungsvorstufen verwendet werden. In einigen Ausführungsformen können n-Typ-S/D-Gebiete 108 Si umfassen und können in-situ während eines epitaktischen Aufwachsprozesses unter Verwendung von n-Typ-Dotierstoffen, wie zum Beispiel Phosphor oder Arsen, dotiert werden. Für eine n-Typ in-situ-Dotierung können n-Typ-Dotierungsvorstufen, wie z.B. Phosphin (PH3), Arsin (AsH3), jedoch nicht darauf beschränkt, und/oder andere n-Typ-Dotierungsvorstufen verwendet werden.
  • In einigen Ausführungsformen kann auf das Ausbilden der S/D-Gebiete 108 das Ausbilden der ESL 124 und der ILD-Schicht 126 folgen, wie in 6A und 6B dargestellt. In einigen Ausführungsformen kann die ESL 124 zum Beispiel SiNx, SiON, SiC, SiCN, BN, SiBN, SiCBN und/oder Kombinationen davon umfassen. In einigen Ausführungsformen umfasst die ESL 124 Siliziumnitrid, das mithilfe von LPCVD, PECVD, CVD oder ALD ausgebildet wird. In einigen Ausführungsformen umfasst die ILD-Schicht 126 ein dielektrisches Material. Das dielektrische Material der ILD-Schicht 126 kann unter Verwendung eines für fließfähige dielektrische Materialien (z.B. fließfähiges Siliziumoxid) geeigneten Abscheidungsverfahrens abgeschieden werden. Zum Beispiel kann fließfähiges Siliziumoxid für die ILD-Schicht 126 unter Verwendung einer fließfähigen CVD (FCVD) abgeschieden werden.
  • Unter Bezugnahme auf 2 werden bei Vorgang 220 die getrimmten Polysiliziumstrukturen durch eine Gatestruktur ersetzt. Zum Beispiel können, wie in 7A und 7B dargestellt, die Gatestrukturen 110 nach dem Entfernen der getrimmten Polysiliziumstrukturen 336* ausgebildet werden. Das Entfernen der getrimmten Polysiliziumstrukturen 336* kann unter Verwendung eines Trockenätzprozesses (z.B. eines reaktiven Ionenätzens) oder eines Nassätzprozesses durchgeführt werden. In einigen Ausführungsformen können die Gasätzmittel, die beim Ätzen der getrimmten Polysiliziumstrukturen 336* verwendet werden, Chlor, Fluor oder Brom umfassen. In einigen Ausführungsformen wird ein NH4OH-Nassätzen verwendet, um die getrimmten Polysiliziumstrukturen 336* zu entfernen, oder es kann ein Trockenätzen, worauf ein Nassätzprozess folgt, verwendet werden, um die getrimmten Polysiliziumstrukturen 336* zu entfernen.
  • Auf das Entfernen der getrimmten Polysiliziumstrukturen 336* kann ein Entfernen der freigelegten Abschnitte der Oxidschutzschicht 334 folgen, die sich unter den Polysiliziumstrukturen 336* befanden. Der Entfernungsprozess kann unter Verwendung eines Trockenätzprozesses (z.B. eines reaktiven Ionenätzens), eines Nassätzprozesses (z.B. unter Verwendung einer verdünnten HF) und/oder Kombinationen davon durchgeführt werden. In einigen Ausführungsformen können die in dem Trockenätzprozess verwendeten Gasätzmittel Chlor, Fluor, Brom und/oder Kombinationen davon umfassen.
  • Auf das Entfernen der freigelegten Abschnitte der Oxidschutzschicht 334 kann ein Ausbilden der Gatestrukturen 110 folgen, das ein Ausbilden der Oxidschicht 114, worauf ein Abschieden einer dielektrischen Schicht 116 und einer Gateelektrode 118 folgt, umfasst. Die Oxidschicht 114 kann während eines Nassreinigungsprozesses nach dem Entfernen der Oxidschutzschicht 334 ausgebildet werden. In einigen Ausführungsformen kann die Oxidschicht114 eine Dicke aufweisen, die im Bereich von ungefähr 0,5 nm bis 2 nm liegt.
  • Die dielektrische Schicht 116 kann Siliziumoxid umfassen, das mithilfe einer CVD, einer ALD, einer PVD, einer E-Strahl-Verdampfung, eines anderen geeigneten Prozesses und/oder Kombinationen davon ausgebildet wird. In einigen Ausführungsformen kann die dielektrische Schicht 116 Folgendes umfassen: (i) eine Schicht aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxinitrid, (ii) ein High-k-Dielektrikumsmaterial, wie zum Beispiel Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, (iii) ein High-k-Dielektrikumsmaterial, das Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb oder Lu aufweist, oder (iv) Kombinationen davon. High-k-Dielektrikumsschichten können mithilfe einer ALD, anderer geeigneter Verfahren und/oder Kombinationen davon ausgebildet werden. In einigen Ausführungsformen kann die dielektrische Schicht 116 eine einzelne Schicht oder einen Stapel von Isolationsmaterialschichten umfassen.
  • Auf die Abscheidung der dielektrischen Schicht 116 kann eine Abscheidung der Gateelektrode 118 folgen. Die Gateelektrode 118 kann eine Einzelmetallschicht oder einen Stapel von Metallschichten umfassen. Der Stapel von Metallschichten kann Metalle umfassen, die voneinander verschieden sind. In einigen Ausführungsformen kann die Gateelektrode 118 ein geeignetes leitfähiges Material, wie zum Beispiel Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, Metalllegierungen und/oder Kombinationen davon umfassen. Die Gateelektrode 118 kann mithilfe einer ALD, einer PVD, einer CVD oder eines anderen geeigneten Abscheidungsprozesses ausgebildet werden.
  • Die abgeschiedene Oxidschicht 114, die dielektrische Schicht 116 und die Gateelektrode 118 können durch einen CMP-Prozess planarisiert werden. Der CMP-Prozess ebnet obere Fläche der Oxidschicht 114, der dielektrischen Schicht 116 und der Gateelektrode 118 mit der oberen Fläche der ILD-Schicht 126, wie in 7A und 7B dargestellt.
  • Unter Bezugnahme auf 2 werden bei Vorgang 225 Gateabdeckstrukturen und S/D-Kontaktöffnungen ausgebildet. Zum Beispiel werden, wie in 8A und 8B dargestellt, Gateabdeckstrukturen 122 auf den Gatestrukturen 110 ausgebildet und S/D-Kontaktöffnungen 850 werden auf den epitaktischen Gebieten 108 ausgebildet. In einigen Ausführungsformen umfasst das Ausbilden der Gateabdeckstrukturen 122 ein Abscheiden des Materials der Gateabdeckschichten 122 auf der in 7A und 7B dargestellten Struktur zum Beispiel unter Verwendung einer CVD, einer ALD, eines anderen geeigneten Abscheidungsprozesses und/oder Kombinationen davon. Die Gateabdeckstrukturen 122 können jeweils eine oder mehrere Schichten eines Isolationsmaterial umfassen, das Folgendes aufweist: (i) ein Nitrid-basiertes Material, wie zum Beispiel Siliziumnitrid, Silizium-reiches Nitrid, Siliziumoxinitrid, Titannitrid; (ii) ein Karbid-basiertes Material, wie zum Beispiel Siliziumkarbid, Titankarbid, Wolframkarbid, andere geeignete Metallkarbide; (iii) einen Elementhalbleiter, wie zum Beispiel Silizium; (iv) ein Metalloxid-basiertes Material; oder (v) Kombinationen davon. In einigen Ausführungsformen umfassen die Gateabdeckstrukturen 122 jeweils einen Stapel von Schichten eines Isolationsmaterials, wobei jede Schicht des Stapels ein Material und Abmessungen aufweisen kann, die von jeder anderen Schicht im Stapel verschieden sind. Der Stapel von Schichten kann zwei oder mehr Schichten des Isolationsmaterials umfassen. In einigen Ausführungsformen weist jede der Gateabdeckstrukturen 122 eine Dicke 122t auf, die im Bereich von ungefähr 10 nm bis 70 nm liegen kann.
  • Auf das Ausbilden der Gateabdeckstrukturen 122 folgt das Ausbilden von S/D-Kontaktöffnungen 850. Das Ausbilden der S/D-Kontaktöffnungen 850 kann Folgendes umfassen: (i) Entfernen von Abschnitten der ILD-Schicht 126, die über den epitaktischen S/D-Gebieten 108 liegen, um eine geätzte ILD-Schicht 126* auszubilden, und (ii) Entfernen von Abschnitten der ESL 124, die unter den geätzten Abschnitten der ILD-Schicht 126 liegen. Das Entfernen der Abschnitte der ILD-Schicht 126 kann ein Strukturieren unter Verwendung von Fotolithografie umfassen, um Bereiche auf einer oberen Fläche der ILD-Schicht 126 freizulegen, die den zu entfernenden Abschnitten der ILD-Schicht 126 entsprechen. Die Abschnitte der ILD-Schicht 126 können mithilfe eines Trockenätzprozesses entfernt werden. In einigen Ausführungsformen ist der Trockenätzprozess ein Fluor-basiertes Plasmaätzprozess.
  • Der ILD-Ätzprozess kann zwei Schritte umfassen. In dem ersten Ätzschritt kann das Ätzen unter Verwendung eines CF'-Gases bei einer Durchflussrate, die im Bereich von ungefähr 50 sccm bis ungefähr 500 sccm liegt, durchgeführt werden. Im zweiten Ätzschritt kann das Ätzen unter Verwendung einer Gasmischung, die ein C4F6-Gas bei einer Durchflussrate, die im Bereich von ungefähr 5 sccm bis ungefähr 50 sccm liegt, ein Ar-Gas bei einer Durchflussrate im Bereich von ungefähr 100 sccm bis ungefähr 500 sccm, und ein O2-Gas bei einer Durchflussrate im Bereich von ungefähr 5 sccm bis ungefähr 50 sccm umfasst, durchgeführt werden. In einigen Ausführungsformen kann jeder von dem ersten und dem zweiten Ätzschritt für eine Zeitdauer im Bereich von ungefähr 1 s bis ungefähr 60 s durchgeführt werden. In einigen Ausführungsformen kann jeder von dem ersten und dem zweiten Ätzschritt bei einer Temperatur im Bereich von ungefähr 10 °C bis ungefähr 100 °C, unter einem Druck im Bereich von ungefähr 3 mTorr bis ungefähr 500 mTorr, und bei einer HF-Leistung im Bereich von ungefähr 300 W bis ungefähr 800 W durchgeführt werden. In einigen Ausführungsformen weist der erste Ätzschritt eine höhere Ätzrate als der zweite Ätzschritt auf.
  • Auf das Ätzen der Abschnitte der ILD-Schicht 126 kann ein Trockenätzprozess folgen, der an Abschnitten der ESL 124 durchgeführt wird, die unter den geätzten Abschnitten der ILD-Schicht 126 liegen. In einigen Ausführungsformen können diese Abschnitte der ESL 124 in zwei Schritten geätzt werden. Im ersten Ätzschritt kann das Ätzen unter Verwendung einer Gasmischung, die ein Difluormethan-Gas (CH2F2) bei einer Durchflussrate, die im Bereich von ungefähr 5 sccm bis ungefähr 50 sccm liegt, und ein Kohlenstofftetrafluorid-Gas (CF4) bei einer Durchflussrate im Bereich von ungefähr 10 sccm bis ungefähr 100 sccm umfasst, durchgeführt werden. Im zweiten Ätzschritt kann das Ätzen unter Verwendung einer Gasmischung, die ein Fluormethan-Gas bei einer Durchflussrate, die im Bereich von ungefähr 5 sccm bis ungefähr 50 sccm liegt, ein Ar-Gas bei einer Durchflussrate im Bereich von ungefähr 100 sccm bis ungefähr 500 sccm, und ein H2-Gas bei einer Durchflussrate im Bereich von ungefähr 100 sccm bis ungefähr 500 sccm umfasst, durchgeführt werden. In einigen Ausführungsformen kann jeder von dem ersten und dem zweiten Ätzschritt für eine Zeitdauer im Bereich von ungefähr 1 s bis ungefähr 60 s durchgeführt werden. In einigen Ausführungsformen kann jeder von dem ersten und dem zweiten Ätzschritt bei einer Temperatur im Bereich von ungefähr 10 °C bis ungefähr 100 °C, unter einem Druck im Bereich von ungefähr 10 mTorr bis ungefähr 100 mTorr, und bei einer HF-Leistung im Bereich von ungefähr 500 W bis ungefähr 800 W durchgeführt werden. In einigen Ausführungsformen weist der erste Ätzschritt eine höhere Ätzrate als der zweite Ätzschritt auf.
  • Unter Bezugnahme auf 2 werden bei Vorgang 230 S/D-Kontaktstrukturen in den S/D-Kontaktöffnungen ausgebildet. Zum Beispiel werden die S/D-Kontaktstrukturen 128 in den S/D-Kontaktöffnungen 850 ausgebildet, wie in 1A und 1B dargestellt. Das Ausbilden der S/D-Kontaktstrukturen 128 umfasst ein Ausbilden von Sperrschichten 130 auf Seitenwänden der geätzten ILD-Schicht 126*, um die in 9A und 9B dargestellte Struktur auszubilden. Das Ausbilden der S/D-Kontaktstrukturen 128 kann ferner ein Ausbilden von leitfähigen Gebieten 132 umfassen, um die in 1A und 1B dargestellte Struktur auszubilden.
  • Die Sperrschicht 130 kann Nitrid- oder Oxidmaterialien umfassen und eine zusätzliche Barriere gegen einen elektrischen Kurzschluss der S/D-Kontaktstrukturen 128 mit den Gatestrukturen 110 bereitstellen. Das Ausbilden der Sperrschicht 130 kann ein Durchführen einer Abscheidung und eines Ätzens in einer zyklischen Weise umfassen. In einigen Ausführungsformen kann der Ätz- und Abscheidungszyklus N Mal wiederholt werden, wobei N eine Ganzzahl in einem Bereich von 1 bis 10 ist. Der Abscheidungsprozess kann eine Abscheidung einer Oxid- oder Nitridschicht auf den Seitenwänden der geätzten ILD-Schicht 126*, der ILD-Schicht 126 und auf den S/D-Gebieten 108 umfassen. Der Ätzprozess kann ein Trockenätzprozess sein, der unter Verwendung einer Ätzgasmischung durchgeführt wird, die Stickstofftrifluorid (NF3), Bromwasserstoff (HBr), Methan (CH4) und Argon (Ar) aufweist. Der Ätzprozess kann die abgeschiedene Oxid- oder Nitridschicht von der ILD-Schicht 126 und den S/D-Gebieten 108 entfernten, ohne dass die abgeschiedene Oxid- oder Nitridschicht von den Seitenwänden der geätzten ILD-Schicht 126* im Wesentlichen entfernt wird.
  • Das Ausbilden der leitfähigen Gebiete 132 kann ein Abscheiden von Materialien der leitfähigen Gebiete 132 auf der Struktur umfassen, wie in 9A und 9B dargestellt. Ein flächendeckendes Abscheiden der Materialien der leitfähigen Gebiete 132 kann zum Beispiel unter Verwendung einer PVD, einer CVD, einer ALD, eines anderen geeigneten Prozesses und/oder Kombinationen davon durchgeführt werden. In einigen Ausführungsformen umfassen die leitfähigen Gebiete 132 ein leitfähiges Material, wie zum Beispiel W, Al, Co, Cu, ein anderes geeignetes leitfähiges Material und/oder Kombinationen davon.
  • Auf das Abscheiden der Materialien der leitfähigen Gebiete 132 kann ein CMP-Prozess folgen, um obere Flächen der leitfähigen Gebiete 132 mit einer oberen Fläche der Gateabdeckstrukturen 122 zu ebnen. In einigen Ausführungsformen kann der CMP-Prozess ein Silizium- oder ein Aluminiumschleifmittel mit Schleifkonzentrationen im Bereich von ungefähr 0,1 % bis ungefähr 3 % verwenden. In einigen Ausführungsformen kann das Silizium- oder Aluminiumschleifmittel einen pH-Wert, der kleiner ist als 7, für W-Metall in den leitfähigen Gebieten 132 oder einen pH-Wert, der größer ist als 7, für Kobalt- (Co) oder Kupfer-(Cu)-Metall in den leitfähigen Gebieten 132 aufweisen.
  • Die vorstehenden Ausführungsformen beschreiben Strukturen und Verfahren zum Vergrößern von Kontaktöffnungen (z.B. S/D-Kontaktöffnungen 850) bereit, um Kontaktstrukturen (z.B. die S/D-Kontaktstrukturen 128) von FinFETs (z.B. dem FinFET 100) auszubilden und Kurzkanaleffekte der FinFETs zu minimieren. Solche Ausführungsformen stellen Gatestrukturen (z.B. die Gatestrukturen 110) bereit, die variierende Gatelängen (z.B. Gatelängen Lg1 und Lg2 ) entlang einer vertikalen Achse (z.B. der Z-Achse) aufweisen. Abschnitte (z.B. die Abschnitte 110A) der Gatestrukturen, die sich über oberen Flächen der S/D-Gebiete (z.B. der S/D-Gebiete 108) befinden, können eine benötigte Gatelänge (z.B. die Gatelänge Lg1 ) aufweisen, um die Kontaktöffnungen für das Ausbilden der Kontaktstrukturen zu vergrößern, ohne dass die Gatestrukturen beschädigt werden und/oder die Kontaktstrukturen mit den Gatestrukturen kurzgeschlossen werden. Andere Abschnitte (z.B. die Abschnitte 110B) der Gatestrukturen, die sich unter oberen Flächen der S/D-Gebiete befinden, können mit einer anderen benötigten Gatelänge (z.B. der Gatelänge Lg2 ) ausgebildet werden, um Kurzkanaleffekte zu minimieren, und infolgedessen die Leistungsfähigkeit der FinFETs zu verbessern. Zum Beispiel können die Gateabschnitte 110 mit einer Gatelänge Lg1 ausgebildet werden, die kleiner ist als eine Gatelänge Lg2 , um die Kontaktöffnungen für die Kontaktstrukturen zwischen den Gatestrukturen 110 und zwischen den Gatestrukturen 110 und benachbarten Elementen (nicht dargestellt) zu vergrößern. Und die Gateabschnitte 110B können mit einer Gatelänge Lg2 ausgebildet werden, die größer ist als 12 nm (z.B. 14 nm, 16 nm, 18 nm oder 20 nm), um Kurzkanaleffekte der FinFETs zu minimieren.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden eines Feldeffekttransistors (FinFET) auf einem Substrat ein Ausbilden einer Finnenstruktur auf dem Substrat und Ausbilden einer Schutzschicht auf der Finnenstruktur. Die Schutzschicht umfasst eine obere Fläche über der Finnenstruktur. Das Verfahren umfasst ferner ein Ausbilden einer Polysiliziumstruktur auf der Schutzstruktur und Modifizieren der Polysiliziumstruktur, so dass eine erste horizontale Abmessung eines ersten Abschnitts der modifizierten Polysiliziumstruktur kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der modifizierten Polysiliziumstruktur. Der erste Abschnitt der modifizierten Polysiliziumstruktur erstreckt sich über der oberen Fläche, während sich der zweite Abschnitt unter der oberen Fläche erstreckt. Das Verfahren umfasst ferner ein Ersetzen der modifizierten Polysiliziumstruktur durch eine Gatestruktur, die eine erste horizontale Abmessung eines ersten Abschnitts der Gatestruktur aufweist, die kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der Gatestruktur. Der erste Abschnitt der Gatestruktur erstreckt sich über der oberen Fläche, während sich der zweite Abschnitt der Gatestruktur unter der oberen Fläche erstreckt.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden eines Feldeffekttransistors (FinFET) auf einem Substrat ein Ausbilden einer Finnenstruktur auf dem Substrat, Ausbilden einer Oxidschicht auf der Finnenstruktur und Ausbilden einer Polysiliziumstruktur auf der Oxidschicht. Das Verfahren umfasst ferner ein Modifizieren der Polysiliziumstruktur, so dass eine erste horizontale Abmessung eines ersten Abschnitts der modifizierten Polysiliziumstruktur kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der modifizierten Polysiliziumstruktur. Das Verfahren umfasst ferner ein Ersetzen der modifizierten Polysiliziumstruktur durch eine Gatestruktur.
  • In einigen Ausführungsformen umfasst ein Fin-Feldeffekttransistor (FinFET) auf einem Substrat eine Finnenstruktur auf dem Substrat, ein epitaktisches Source-/Draingebiet auf der Finnenstruktur, und eine Gatestruktur, die einen ersten und einen zweiten Abschnitt aufweist. Eine erste horizontale Abmessung des ersten Abschnitts ist kleiner als eine zweite horizontale Abmessung des zweiten Abschnitts. Der erste Abschnitt befindet sich über einer oberen Fläche der Finnenstruktur und der zweite Abschnitt befindet sich unter der oberen Fläche der Finnenstruktur. Der FinFET umfasst ferner eine Source-/Drainkontaktstruktur auf dem epitaktischen Source-/Draingebiet, die eine Sperrschicht aufweist, welche ausgelegt ist, um ein elektrisches Kurzschließen zwischen der Source-/Drainkontaktstruktur und der Gatestruktur zu verhindern.
  • Die vorstehende Offenbarung skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62552245 [0001]

Claims (20)

  1. Verfahren zum Ausbilden eines Fin-Feldeffekttransistors (FinFET) auf einem Substrat, wobei das Verfahren umfasst: Ausbilden einer Finnenstruktur auf dem Substrat, Ausbilden einer Schutzschicht auf der Finnenstruktur, wobei die Schutzschicht eine obere Fläche über der Finnenstruktur umfasst, Ausbilden einer Polysiliziumstruktur auf der Schutzschicht, Modifizieren der Polysiliziumstruktur, so dass eine erste horizontale Abmessung eines ersten Abschnitts der modifizierten Polysiliziumstruktur kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der modifizierten Polysiliziumstruktur, wobei sich der erste Abschnitt der modifizierten Polysiliziumstruktur über der oberen Fläche erstreckt, und sich der zweite Abschnitt der modifizierten Polysiliziumstruktur unter der oberen Fläche erstreckt, und Ersetzen der modifizierten Polysiliziumstruktur durch eine Gatestruktur, die eine erste horizontale Abmessung eines ersten Abschnitts der Gatestruktur aufweist, die kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der Gatestruktur, wobei sich der erste Abschnitt der Gatestruktur über der oberen Fläche erstreckt, und sich der zweite Abschnitt der Gatestruktur unter der oberen Fläche erstreckt.
  2. Verfahren nach Anspruch 1, wobei das Modifizierten der Polysiliziumstruktur umfasst: Entfernen eines ersten Abschnitts der Polysiliziumstruktur, wobei der erste Abschnitt eine erste Dicke aufweist, und Entfernen eines zweiten Abschnitts der Polysiliziumstruktur, wobei der zweite Abschnitt eine zweite Dicke aufweist, die kleiner ist als die erste Dicke.
  3. Verfahren nach Anspruch 1, wobei das Modifizierten der Polysiliziumstruktur umfasst: Oxidieren eines ersten Abschnitts der Polysiliziumstruktur, wobei der erste Abschnitt eine erste Dicke aufweist, und Oxidieren eines zweiten Abschnitts der Polysiliziumstruktur, wobei der zweite Abschnitt eine zweite Dicke aufweist, die kleiner ist als die erste Dicke.
  4. Verfahren nach Anspruch 1, wobei das Modifizierten der Polysiliziumstruktur umfasst: Ätzen eines ersten Abschnitts der Polysiliziumstruktur, wobei der erste Abschnitt eine erste Dicke aufweist, und Ätzen eines zweiten Abschnitts der Polysiliziumstruktur, wobei der zweite Abschnitt eine zweite Dicke aufweist, die kleiner ist als die erste Dicke.
  5. Verfahren nach einem der Ansprüche 2 bis 4, wobei die erste Dicke im Bereich von ungefähr 2 nm bis ungefähr 4 nm liegt, und wobei die zweite Dicke im Bereich von ungefähr 0,5 nm bis ungefähr 2 nm liegt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden von Spacern auf der modifizierten Polysiliziumstruktur, und Ausbilden von Gateabdeckstrukturen auf der modifizierten Polysiliziumstruktur und den Spacern.
  7. Verfahren nach einem der Ansprüche 1 bis 5, ferner umfassend: Ausbilden von Spacern auf der modifizierten Polysiliziumstruktur, Ausbilden einer Ätzstoppschicht auf den Spacern, und Ausbilden von Gateabdeckstrukturen auf der modifizierten Polysiliziumstruktur, den Spacern und der Ätzstoppschicht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ersetzen der modifizierten Polysiliziumstruktur durch die Gatestruktur umfasst: Entfernen der modifizierten Polysiliziumstruktur, Ätzen von Abschnitten der Schutzschicht, die durch das Entfernen der Polysiliziumstruktur freigelegt wurden, und Ausbilden der Gatestruktur auf den Abschnitten der Schutzschicht, so dass die erste horizontale Abmessung des ersten Abschnitts der Gatestruktur kleiner ist als die zweite horizontale Abmessung des zweiten Abschnitts der Gatestruktur.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Polysiliziumstruktur umfasst: Abscheiden einer Polysiliziumschicht auf der Schutzschicht, und Ätzen eines ersten und eines zweiten Abschnitts der Polysiliziumschicht jeweils mit einer ersten bzw. einer zweiten Ätzrate, wobei die erste Ätzrate größer ist als die zweite Ätzrate.
  10. Verfahren zum Ausbilden eines Fin-Feldeffekttransistors (FinFET) auf einem Substrat, wobei das Verfahren umfasst: Ausbilden einer Finnenstruktur auf dem Substrat, Ausbilden einer Oxidschicht auf der Finnenstruktur, Ausbilden einer Polysiliziumstruktur auf der Oxidschicht, Modifizieren der Polysiliziumstruktur, so dass eine erste horizontale Abmessung eines ersten Abschnitts der modifizierten Polysiliziumstruktur kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der modifizierten Polysiliziumstruktur, und Ersetzen der modifizierten Polysiliziumstruktur durch eine Gatestruktur.
  11. Verfahren nach Anspruch 10, ferner umfassend: Ausbilden einer Hartmaskenschicht auf der Polysiliziumstruktur, und Modifizieren der Hartmaskenschicht im Wesentlichen gleichzeitig mit dem Modifizieren der Polysiliziumstruktur.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Modifizierten der Polysiliziumstruktur umfasst: Ätzen eines ersten Abschnitts der Polysiliziumstruktur, wobei der erste Abschnitt eine erste Dicke aufweist, und Ätzen eines zweiten Abschnitts der Polysiliziumstruktur, wobei der zweite Abschnitt eine zweite Dicke aufweist, die kleiner ist als die erste Dicke.
  13. Verfahren nach Anspruch 10 oder 11, wobei das Modifizierten der Polysiliziumstruktur umfasst: Oxidieren eines ersten Abschnitts der Polysiliziumstruktur mit einer ersten Oxidationsrate, und Oxidieren eines zweiten Abschnitts der Polysiliziumstruktur mit einer zweiten Oxidationsrate, die langsamer ist als die erste Oxidationsrate.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei das Ersetzen der modifizierten Polysiliziumstruktur durch die Gatestruktur umfasst: Entfernen der modifizierten Polysiliziumstruktur, Ätzen von Abschnitten der Oxidschicht, die durch das Entfernen der Polysiliziumstruktur freigelegt wurden, und Ausbilden der Gatestruktur auf den Abschnitten der Schutzschicht, so dass eine erste horizontale Abmessung eines ersten Abschnitts der Gatestruktur kleiner ist als eine zweite horizontale Abmessung eines zweiten Abschnitts der Gatestruktur.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei die erste horizontale Abmessung des ersten Abschnitts der modifizierten Polysiliziumstruktur geteilt durch die zweite horizontale Abmessung des zweiten Abschnitts der modifizierten Polysiliziumstruktur im Bereich von ungefähr 1:1,2 bis ungefähr 1:1,1 liegt.
  16. Fin-Feldeffekttransistor (FinFET) auf einem Substrat, wobei der FinFET umfasst: eine Finnenstruktur auf dem Substrat, ein epitaktisches Source-/Draingebiet auf der Finnenstruktur, eine Gatestruktur, die einen ersten und einen zweiten Abschnitt aufweist, wobei eine erste horizontale Abmessung des ersten Abschnitts kleiner ist als eine zweite horizontale Abmessung des zweiten Abschnitts, der erste Abschnitt sich über einer oberen Fläche der Finnenstruktur befindet, und der zweite Abschnitt sich unter der oberen Fläche der Finnenstruktur befindet, und eine Source-/Drainkontaktstruktur auf dem epitaktischen Source-/Draingebiet, die eine Sperrschicht aufweist, welche ausgelegt ist, um einen elektrischen Kurzschluss zwischen der Source-/Drainkontaktstruktur und der Gatestruktur zu verhindern.
  17. FinFET nach Anspruch 16, wobei die erste horizontale Abmessung des ersten Abschnitts im Bereich von ungefähr 8 nm bis ungefähr 12 nm liegt, und wobei die zweite horizontale Abmessung des zweiten Abschnitts im Bereich von ungefähr 10 nm bis ungefähr 16 nm liegt.
  18. FinFET nach Anspruch 16 oder 17, wobei die Gatestruktur umfasst: eine Oxidschicht auf der Finnenstruktur, eine dielektrische Schicht auf der Oxidschicht, und eine Gateelektrode auf der dielektrischen Schicht.
  19. FinFET nach einem der Ansprüche 16 bis 18, wobei die Source-/Drainkontaktstruktur umfasst: eine Metallsilizidschicht auf einer oberen Fläche des epitaktischen Source-/Draingebiets, ein leitfähiges Gebiet auf der Metallsilizidschicht, und eine Sperrschicht in Kontakt mit einer Seitenwand des leitfähigen Gebiets und nicht in Kontakt mit einer unteren Fläche des leitfähigen Gebiets und einer oberen Fläche des epitaktischen Source-/ Draingebiets.
  20. FinFET nach einem der Ansprüche 16 bis 19, ferner umfassend: eine Ätzstoppschicht auf der Gatestruktur, und eine dielektrische Zwischenschicht (ILD-Schicht) auf der Ätzstoppschicht, wobei sich die Sperrschicht auf einer Seitenwand der ILD-Schicht befindet.
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