TW201719731A - 半導體元件之鰭片結構及製造方法與其主動區域之製造方法 - Google Patents

半導體元件之鰭片結構及製造方法與其主動區域之製造方法 Download PDF

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Abstract

一種用於製造半導體元件之主動區域的方法，包含於基材中形成佈植區域。佈植區域係鄰近於基材之頂表面。於基材之頂表面執行清潔處理。烘烤基材之頂表面。於基材之頂表面上形成磊晶層。

Description

半導體元件之鰭片結構及製造方法與其主 動區域之製造方法
本發明實施例是關於半導體元件及其製造方法。特別是關於一種半導體元件之鰭片結構、用於製造半導體元件之鰭片結構的方法，以及用於製造半導體元件之主動區域的方法。
隨著積體電路的縮小趨勢以及積體電路速度需求的增加，現今電晶體具有較高驅動電流與較小尺寸。因此，鰭式場效電晶體(Fin Field-Effect Transistors；FinFET)因應而生。鰭式場效電晶體具有較大的通道寬度。由於部分通道係形成於鰭片側壁上，且部分通道係形成於鰭片頂表面上，故可達到較大的通道寬度。由於電晶體之驅動電流與通道寬度成比例，故可增加鰭片場效電晶體之驅動電流。
依據本發明之部分實施例，用以製造半導體元件 之主動區域的方法包含於基材中形成佈植區域。佈植區域係鄰近基材之頂表面。於基材之頂表面上執行清潔處理。烘烤基材之頂表面。在基材之頂表面上形成磊晶層。
依據本發明之部分實施例，用以製造半導體元件之鰭片結構的方法包含於基材中形成佈植區域。在包含含氫氣體的環境下，於基材之頂表面上執行熱處理。在基材之頂表面上沉積一磊晶層。在磊晶層中及基材上形成至少一溝槽，以在基材上形成至少一鰭片。
依據本發明之部分實施例，半導體元件之鰭片結構包含基材及磊晶鰭片部。基材具有佈植區域以及於佈植區域中具有複數溝槽。溝槽定義包含至少一佈植區域部分的至少一底鰭片部。於基材之底鰭片部上設置磊晶鰭片部。底鰭片部與磊晶鰭片部之界面具有低於1E+19原子/立方公分的氧濃度。
上述已概述數個實施例的特徵，因此熟習此技藝者可更了解本發明之態樣。熟悉此技藝者應了解到，其可輕易地利用本發明做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施例相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類均等架構並未脫離本發明之精神和範圍，且熟悉此技藝者可在不脫離本發明之精神和範圍下，進行各種之更動、取代與潤飾。
102‧‧‧半導體鰭片
104‧‧‧凹溝槽
110‧‧‧基材
111‧‧‧頂表面
112‧‧‧佈植區域
116‧‧‧底鰭片部
120‧‧‧磊晶層
121‧‧‧頂表面
124‧‧‧孔洞
126‧‧‧磊晶鰭片部
130‧‧‧線性層
140‧‧‧介電層
142‧‧‧隔離層
144‧‧‧隔離結構
150‧‧‧閘極堆疊
152‧‧‧閘極絕緣層
154‧‧‧閘極電極層
156‧‧‧硬遮罩層
160‧‧‧介電層
170‧‧‧側壁間隔物
172‧‧‧凹溝槽
180‧‧‧磊晶結構
182‧‧‧第一部分
184‧‧‧第二部分
186‧‧‧第三部分
190‧‧‧磊晶結構
192‧‧‧第一部分
194‧‧‧第二部分
196‧‧‧第三部分
210‧‧‧網層
220‧‧‧遮罩層
222‧‧‧開口
230‧‧‧遮罩層
232‧‧‧開口
240‧‧‧保護層
242‧‧‧開口
M‧‧‧標記
D‧‧‧深度
T‧‧‧溝槽
閱讀以下詳細敘述並搭配對應之圖式，可了解本發明之多個樣態。需留意的是，圖式中的多個特徵並未依照該 業界領域之標準作法繪製實際比例。事實上，所述之特徵的尺寸可任意的增加或減少以利於討論的清晰性。
第1A圖至第1G圖為依據本發明之部分實施例於不同步驟製作半導體元件之鰭片結構的剖面示意圖。
第2圖為依據本發明之部分實施例之表面處理的流程圖。
第3圖為在步驟10(濕式清潔步驟)、步驟20(乾式清潔步驟)以及步驟30(烘烤步驟)之氧濃度的示意圖。
第4圖為在步驟10以及步驟30之基材之頂表面的缺陷數量的示意圖。
第5圖為在第1C圖之結構下具有或不具有如第2圖之步驟30(烘烤步驟)之處理的氧濃度曲線之示意圖。
第6A圖、第7圖、第8圖以及第9A圖為依據本發明之部分實施例於不同步驟使用第1G圖之鰭片結構之方法製造半導體元件的透視圖。
第6B圖為依據部分實施例於第6A圖之半導體元件的剖面示意圖。
第9B圖為依據部分實施例於沿著第9A圖之線B-B的剖面示意圖。
第9C圖為依據部分實施例於沿著第9A圖之線C-C的剖面示意圖。
第10A圖為依據本發明之部分實施例之半導體元件之透視圖。
第10B圖為依據部分實施例於沿著第10A圖之線B-B的剖面示意圖。
第10C圖為依據部分實施例於沿著第10A圖之線C-C的剖面示意圖。
以下將以圖式及詳細說明清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本發明之實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。舉例而言，敘述「第一特徵形成於第二特徵上方或上」，於實施例中將包含第一特徵及第二特徵具有直接接觸；且也將包含第一特徵和第二特徵為非直接接觸，具有額外的特徵形成於第一特徵和第二特徵之間。此外，本發明在多個範例中將重複使用元件標號以及/或文字。重複的目的在於簡化與釐清，而其本身並不會決定多個實施例以及/或所討論的配置之間的關係。
此外，方位相對詞彙，如「在...之下」、「下面」、「下」、「上方」或「上」或類似詞彙，在本文中為用來便於描述繪示於圖式中的一個元件或特徵至另外的元件或特徵之關係。方位相對詞彙除了用來描述裝置在圖式中的方位外，其包含裝置於使用或操作下之不同的方位。當裝置被另外設置(旋轉90度或者其他面向的方位)，本文所用的方位相對詞彙同樣可相應地進行解釋。
本發明之實施例提供用以形成半導體元件之鰭片結構之方法及其所形成的結構。於此使用之「鰭片結構」係指半導體材料，其可作為場效電晶體之主體(body)，其中閘極介 電質與閘極圍繞鰭片結構，使得電荷往下流經通道，此通道係位於鰭片結構之兩側及選擇性地沿著鰭片結構之頂表面。以下將討論此些實施例於塊狀矽基材上形成具有單一鰭片或多鰭片之鰭式場效電晶體之鰭片結構。本技術領域具有通常知識者應當理解本發明之實施例也可使用其他配置。
第1A圖至第1G圖為依據本發明之部分實施例於不同步驟製作半導體元件之鰭片結構的剖面示意圖。參照第1A圖。提供基材110。在部分實施例中，基材110可為半導體材料。基材110可包含塊狀矽、塊狀鍺、塊狀矽-鍺合金或塊狀三五族化合物半導體材料，但不應以此限制本發明。在部分實施例中，基材110包含未摻雜的塊狀矽。適合半導體元件之形成之其他材料也可被使用。其他材料，例如：石英、藍寶石(sapphire)或玻璃，也可用於基材110。
網層(screen layer)210係形成於基材110之頂表面111上。網層210可防止基材110遭受後續之離子佈植破壞。網層210可藉由沉積製程例如：化學氣相沉積、及/或原子層沉積所形成。化學氣相沉積為藉由高於室溫之下的氣體反應物之間的化學反應以形成沉積物之沉積製程。反應後的固態產物沉積於薄膜、塗佈層或待形成固態產物之層的表面上。化學氣相沉積製程包含大氣壓化學氣相沉積(Atmospheric Pressure CVD；APCVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、金屬-有機化學氣象沉積(Metal-Organic CVD；MOCVD)以及其組合， 但不應以此限制本發明。另一方面，網層210亦可使用成長製程來形成，例如：熱氧化或熱氮化以形成網層210。在部分實施例中，網層210可為氧化物，例如藉由化學氣相沉積形成的二氧化矽。
隨後，圖案化的遮罩層220係形成在網層210以作為離子佈植遮罩，標記M係經由網層210與遮罩層220形成於基材110中。標記M可使用蝕刻製程所形成，且標記M係用以標記基材110之位置。因此，佈植區域112之位置可依據標記M之位置而決定於基材110中。在部分實施例中，標記M為如第1A圖所示之凹槽。然而，在部分其他實施例中，標記M可為其他適當的配置，但不應以此限制本發明之專利申請範圍。
在部分實施例中，圖案化的遮罩層220可為光阻，且可塗佈於網層210上。隨後，光阻可被圖案化以形成具有開口222之圖案化的遮罩層220，其中開口222可暴露基材110之上的離子佈植區域112。如此，舉例而言，光阻可藉由曝光顯影來圖案化，而此曝光顯影係使用定義離子佈植區域的遮罩來進行的。在部分實施例中，圖案化的遮罩層220可為其他適當的材料。
基材110之頂表面111可使用如離子佈植之製程以被摻雜而形成佈植區域112。「離子佈植」為物理製程，其中摻雜原子可被離子化、分離與加速，形成電子束(beam)並撞擊基材110。離子穿透網層210並停留於頂表面111下方深度d的位置，其中深度d可藉由特定的參數所控制。佈植區域112之深度d可從約20埃至約200埃。在部分實施例中，離子佈植 可藉由離子佈植裝置來執行，其中氫(H)、氦(He)、氖(Ne)、碳(C)、氧(O)、氟(F)、硼(B)、磷(P)、矽(Si)、或上述元素之同位素之至少其中一離子可被使用。在部分實施例中，在此描述的半導體元件為P通道鰭片場效電晶體，而使得佈植區域112為N井(N-well)且摻雜種類可包含磷(P)或砷(As)。在部分實施例中，在此描述的半導體元件為N通道鰭片場效電晶體，而使得佈植區域112為P井(P-well)且摻雜種類可包含硼(B)。在其他部分實施例中，摻雜物包含鍺(Ge)、氙(Xe)、氬(Ar)、氪(Kr)或以上組合。值得注意的是，其他摻雜物也可以考慮並涵蓋在本發明之範圍內。值得注意的是，由於佈植製程的屬性，佈植區域112的邊界不會如第1A圖所示的陡峭，相反地具有漸變的坡度。
參照第1B圖。進入結晶材料(例如結晶矽)的佈植離子可能造成材料缺陷。在部分實施例中，當頂表面111被氧化時，氧離子可能會與位於佈植區域112的摻雜物反應並形成氧化合物缺陷。其他缺陷可能為空缺或差排。空缺為未被原子佔據的晶格。當離子碰撞位於晶格中的原子，導致一定的能量轉移至原子而允許原子離開晶格位置時，空缺會發生。當移位原子或佈植離子進入固態狀態，但未找到可停留的晶格空缺時，差排會發生。此些點缺陷可遷移並互相聚集，導致產生差排環以及其他缺陷。
為了移除此些缺陷(在此未繪示)，表面處理可執行於基材110之頂表面111。第2圖為依據本發明之部分實施例之表面處理的流程圖。參照第1B圖以及第2圖。如步驟10所 示，濕式清潔步驟可執行於頂表面111。濕式清潔步驟可從基材110之頂表面111移除第1A圖的遮罩層220以及網層210。於部分實施例中，氫氟酸混合物可被使用。氫氟酸浸液可使用高濃度氫氟酸稀釋於去離子超純水，其中水：氫氟酸的比值介於約50：1以及1000：1(例如實質上介於100：1以及500：1)。氫氟酸浸液被執行於實質上室溫的環境下並維持約2分鐘至10分鐘。在部分實施例中，氫氟酸浸液可使用水浴以及氫氟酸。在部分實施例中，水及氫氟酸潤洗(例如使用噴灑工具)也可被使用。
如步驟20所示，後續乾式蝕刻製程可用以移除位於基材110之頂表面111的氧化層(在此未繪示)。當暴露基材110於大氣環境時，氧化層常會形成。氧化層又稱為「原生」氧化物，並且可以使用本發明所屬技術領域之通常知識者所知的製程移除。舉例而言，乾式蝕刻製程可用於移除原生氧化物。在部分實施例中，SiConi蝕刻可被執行。換句話說，含氟先驅物以及含氫先驅物可混合於遠端電漿區域並激發於電漿中。在SiConi蝕刻過程中，(氫)H：(氟)F之原子流量比可介於約0.5：1以及約8：1，以確保固態副產物生成於暴露的矽表面。因此，原生氧化物可被消耗。
選擇性地，原生氧化物可被形成於基材110中的氫電漿而移除。在部分實施例中，局部電漿可藉由施加局部電漿能量高於或約為200瓦特並低於或約為300瓦特、或高於或約為300瓦特並低於或約為200瓦特來創造。無論使用何種方法，原生氧化物(若是存在)在形成磊晶層120(如第1C圖所示)之步驟前會被移除。移除原生氧化物之技術可執行於基材110 之用以形成磊晶層120之區域，或此些步驟可執行於分開的腔室。然而，在基材110轉移到分開的腔室之期間，基材110不暴露於水氣或大氣環境之下。
如步驟30所示，後續烘烤製程可被執行以進一步移除基材110之頂表面111的缺陷。烘烤製程可移除位於頂表面111之原生氧化物，用以防止形成於其上的磊晶層120(如第1C圖所示)的晶格缺陷。在部分實施例中，烘烤製程為原位烘烤製程。原位表示烘烤製程執行於用於乾式清潔基材110之頂表面111的製程腔室。在部分其他實施例中，烘烤製程可以執行於不同腔室(或異位(ex-suit))。
烘烤製程可於含氫氣體之環境下執行。舉例而言，含氫氣體可為氫氣。烘烤溫度的範圍從約750℃到約900°C。在部分其他實施例中，烘烤溫度的範圍從約800℃到約900℃。在部分實施例中，氫氣壓力可以介於約10托以及約200托。舉例而言，烘烤期間可介於約30秒以及約240秒。
「約」可用於修飾任何數值，此數值可容許在不改變關於該數值之基本功效之下進行微調。舉例而言，在此發明實施例之烘烤溫度的範圍從約750℃到約900℃，然而若是烘烤製程不產生實際功效上的改變，便可容許具有烘烤溫度低於750℃。
在烘烤製程之後，頂表面111的氧濃度便降低，使得頂表面111的缺陷數量下降。第3圖為在步驟10(濕式清潔製程)、步驟20(乾式清潔製程)、以及於步驟30(烘烤製程)之氧濃度圖表。第4圖為在步驟10以及在步驟30之頂表面111之 缺陷數量的圖表。於第3圖中，圖表之垂直軸表示含氧濃度(原子/立方公分)，水平軸表示步驟。於第4圖中，圖表之垂直軸表示缺陷數量(缺陷/單位)，水平軸表示步驟。如第3圖及第4圖所示，頂表面111被烘烤之後，氧濃度因而下降，且缺陷數量也進而下降。
參照第1C圖。磊晶層120係形成(或成長)於基材110之頂表面111。因此，頂表面111為磊晶層120以及基材110之界面。在部分實施例中，磊晶層120之形成製程為原位形成製程。原位表示烘烤製程執行於用於乾式清潔基材110之頂表面111的製程腔室。在部分其他實施例中，形成製程可以執行於不同腔室(或異位(ex-suit))。當標記M為凹槽時，磊晶層120也可填充標記M。
磊晶層120以及佈植區域112可為半導體元件之主動層。在部分實施例中，磊晶層120為未摻雜且因此包含本質矽層。在部分實施例中，磊晶層120之厚度可為從約50微米到約200微米。在部分其他實施例中，厚度可為從約75微米到約150微米。在另一部分其他實施例中，厚度可為從約100微米到約125微米。
在部分實施例中，磊晶層120可為矽。磊晶層120可藉由矽晶圓製程的多種方法沉積在基材110之頂表面111。成長磊晶層120之部分示例性方法包含在反應槽加熱基材110至介於約1050℃及約1200℃的溫度；從反應槽吹淨氯化氫(HCl)氣體；以及於反應爐管中使二氯矽烷(dichlorosilane)及氫氣起反應，以於至少5微米/分的成長速率成長磊晶層 120。在部分實施例中，三氯氫矽(trichlorosilane)、四氯化矽(tetrachlorosilane)、或多數其他甲矽烷基(silane-based)氣體可選擇性地取代二氯矽烷。
第5圖為於第1C圖結構下具有或沒有第2圖之步驟30(烘烤製程)之處理的氧濃度曲線圖。第5圖之垂直軸表示氧濃度(原子/立方公分)，水平軸表示於第1C圖之結構的深度。曲線C1表示在具有烘烤製程之下，位於不同深度的氧濃度，曲線C2表示在不具有烘烤製程之下，位於不同深度的氧濃度。如第5所示，當省略烘烤製程時，於界面(例如頂表面111)之氧濃度為約1.E+20原子/立方公分。當具有烘烤製程時，於界面之氧濃度便降低且低於1.E+19原子/立方公分。於第5圖中，曲線C於界面(頂表面111)之氧濃度為約1.E+18原子/立方公分。
於第1C圖中，由於在乾式清潔製程之後烘烤基材110之頂表面111，故頂表面111之缺陷數量可下降。因為頂表面111之低缺陷程度，故當於基材110發生磊晶成長時，便可形成不具有晶核延伸缺陷之高品質磊晶層120，改善差排問題所導致不需要或突然的電性或光學性質改變。
參照第1D圖。圖案化的遮罩層230以及在其下的保護層240形成於磊晶層120之頂表面121上。保護層240保護頂表面121免於直接接觸遮罩層230。在部分實施例中，保護層240可為熱生成氧化物。保護層240之厚度範圍從約20奈米到約100奈米。在貫穿孔洞124的蝕刻期間，遮罩層230協助維持圖案平整。在部分實施例中，過量的介電薄膜會填充其下方 的溝槽T，而在移除此過量的介電薄膜期間，遮罩層230可作為平坦化阻擋層。在部分實施例中，遮罩層230可為氮化矽。然而，也可使用其他材料例如氮氧化矽、碳化矽、或以上組合。遮罩層230之厚度範圍從約200奈米到1200奈米。遮罩層230可藉由如化學氣相沉積、電漿增進化學氣相沉積或低壓化學氣相沉積等製程來形成。選擇性地，遮罩層230可由氧化矽形成，然後再藉由氮化而轉換為氮化矽。當形成後，遮罩層230及保護層240可藉由適當的光微影成像以及蝕刻製程來圖案化，以在頂表面121形成用於溝槽T的開口232、開口242。
隨後，複數溝槽T可經由開口232及開口242而於磊晶層120及基材110中形成。相鄰兩溝槽T可定義半導體鰭片102於其間。半導體鰭片102包含形成於磊晶層120之磊晶鰭片部126以及形成於基材110之佈植區域112的底鰭片部116。溝槽T可藉由反應式離子蝕刻等蝕刻製程形成。值得注意的是，雖然於第1D圖中有兩個半導體鰭片102，但不應以此限制本發明之範圍。在部分其他實施例中，本領域具有通常知識者可依據實際狀況製造適當數量半導體元件之半導體鰭片102。在部分實施例中，溝槽T具有寬度W，寬度W之範圍從約20奈米到約100奈米。在部分實施例中，溝槽T之深度D的範圍從約50奈米到約350奈米。在部分實施例中，尺寸比(深度D除以寬度W)的範圍為約5至約10。
參照第1E圖。線性層(linear line)130可隨後保形地形成於溝槽T中。在熱退火介電薄膜時(於稍後描述)，線性層130可提供壓力的釋放。在部分實施例中，線性層130包 含非晶矽或多晶矽。線性層130之厚度可介於約10埃到約40埃。線性層130可藉由含有乙矽烷(Si2H6)、氫化矽(SiH6)、二氯矽烷(SiCl2H2)、或三氯化矽(SiCl3H)之氣體環境的爐管系統所形成。在部分實施例中，氫化矽之流量範圍可為約10每單位分鐘標準立方公分到約1000每單位分鐘標準立方公分。用以形成線性層130之溫度範圍可從約200℃到約600℃。用以形成線性層130之壓力範圍可從約10毫托到約10托。選擇性地，線性層130可藉由可形成保形矽層之沉積技術所形成。舉例來說，此沉積技術可為低溫化學氣相沉積製程，其係在含有三矽烷(Si3H8)、氫化矽(SiH4)、二氯矽烷(SiCl2H2)、或三氯化矽(SiCl3H)之氣體環境下執行的。氣體環境也可包含載運氣體，例如氫。載運氣體可助於控制上述製程的均勻度。在部分實施例中，三矽烷及氫可分別為範圍從約10每單位分鐘標準立方公分到約1000每單位分鐘標準立方公分以及約5每單位分鐘標準升到約50每單位分鐘標準升。用以形成線性層130之溫度範圍可從約250℃到約550℃。
在部分其他實施例中，線性層130係熱成長於溝槽T之側壁。磊晶層120及基材110被暴露至高溫含氧環境，且暴露於氧的表面會轉換為氧化層。在部分實施例中，含氧環境包含蒸氣。線性層130可包含額外在熱生成氧化矽層之上的層。在部分實施例中，額外的氧化層可藉由電漿增進原子層沉積(plasma enhanced atomic layer deposition；PEALD)來沉積。依據多個實施例，線性層130可被形成以保護磊晶層120及於線性層130之下的基材110免於隨後的氧化。
在沉積線性層130之後，介電材料填滿且溢出溝槽T及遮罩層230，以形成介電層140。在部分實施例中，介電材料為可流動的。介電層140可藉由使用旋塗式介電質形成製程(spin on dielectric；SOD)來形成，或藉由化學氣相沉積製程例如自由基成分化學氣相沉積來沉積介電質。舉例而言，先驅物包含矽酸鹽(silicate)、矽氧烷(siloxane)、甲基倍半矽氧烷(methyl SilsesQuioxane；MSQ)、氫倍半矽氧烷(hydrogen SisesQuioxane；HSQ)、甲基倍半矽氧烷/氫倍半矽氧烷(MSQ/HSQ)、全氫矽氮燒(perhydrosilazane；TCPS)、全氫聚矽氮烷(perhydro-polysilazane；PSZ)、四乙氧基矽烷(tetraethyl orthosilicate；TEOS)、七甲基二矽氮烷(silyl-amine；SA)。
在部分實施例中，介電層140可藉由含矽先驅物和其他先驅物反應所沉積，例如藉由電漿產生的「氮自由基」先驅物來沉積。在部分實施例中，含矽先驅物為無碳以及包含七甲基二矽氮烷(silyl-amine)，例如(H2N(SiH3))、(HN(SiH3)2)、(N(SiH3)3)或以上組合。七甲基二矽氮烷(silyl-amine)可與作為載運氣體、反應性氣體或以上兩者之額外的氣體混合。舉例而言，額外的氣體包含氫、氮、氨、氦及氬等其他氣體。七甲基二矽氮烷(silyl-amine)也可與其他無碳含矽氣體混合，例如氫化矽(SiH4)、乙矽烷(Si2H6)、氫氣及/或氮氣(例如氮、氨)。
當基材110及磊晶層120之溫度維持相對低溫時，可執行介電層140的沉積。在部分實施例中，在藉由沉積 過程中冷卻基材110及磊晶層120而維持低溫時，可沉積介電層140於磊晶層120之頂表面121之上。在部分實施例中，沉積製程可執行於溫度範圍從約-40℃到約200℃的溫度下。在部分實施例中，沉積製程可在溫度低於約100℃時執行。
在部分實施例中，沉積壓力為在範圍從約100毫托到約10托。在部分實施例中，反應源使用包含三甲矽燒基胺(trisilylamine；Si3H9N、或TSA)及氨的氣體環境。在部分實施例中，三甲矽燒基胺(Si3H9N)及氨的流量分別為在範圍約100每單位分鐘標準立方公分到約1000每單位分鐘標準立方公分，以及100每單位分鐘標準立方公分到約2000每單位分鐘標準立方公分。
在沉積製程之後，固化製程可於介電層140上執行。在部分實施例中，固化製程係操作於在範圍約100每單位分鐘標準立方公分到約5000每單位分鐘標準立方公分的臭氧流量下。用於固化製程之溫度為在約10℃到500℃。用於固化製程之壓力為在約1托到760托。
隨後，執行退火製程。退火製程可進一步壓縮並提升介電層140之品質。在部分實施例中，退火製程係在含蒸氣環境下執行，且該蒸氣流量約5每單位分鐘標準立方公分到約20每單位分鐘標準立方公分。退火製程的溫度範圍為約1000℃到約1200℃。在退火介電層140期間，當介電層140壓縮時，其可縮小。
參照第1F圖。超出溝槽T及遮罩層230(如第1E圖所示)之過量的介電層140(如第1E圖所示)被移除，以於溝槽T 中藉由如化學機械研磨製程、蝕刻或以上組合之製程形成隔離層142。在部分實施例中，移除製程也移除第1E圖的保護層240。在部分實施例中，移除製程也移除第1E圖的遮罩層230；然而，保護層240是藉由蝕刻製程移除。
參照第1G圖。蝕刻製程被執行以移除第1F圖之部分的隔離層142，直到達到預定深度並形成隔離結構144。半導體鰭片102會隨之突出而高於隔離結構144。蝕刻製程也可蝕刻半導體鰭片102之側壁上的線性層130。基材110之頂表面111(例如磊晶層120及基材110的界面)因而低於隔離結構144。
在部分實施例中，蝕刻製程可為乾式蝕刻製程以蝕刻第1F圖的隔離層142，直到達到預定深度。使用於蝕刻製程的製程氣體可包含氫原子，舉例而言，隔離層142可使用氟化氫以及氨基底之製程氣體來蝕刻。
第6A圖、第7圖、第8圖以及第9A圖為依據本發明之部分實施例於不同步驟使用第1G圖之鰭片結構之方法製造半導體元件的立體圖，第6B圖為依據部分實施例於第6A圖之半導體元件的剖面示意圖。參照第6A圖及第6B圖，其中第6B圖及第1G圖具有實質上相同的剖面位置。閘極堆疊150係形成於半導體鰭片102之部分上，且暴露半導體鰭片102的其他部分。被閘極堆疊150所覆蓋之半導體鰭片102之部分形成通道特徵，未被閘極堆疊150所覆蓋之半導體鰭片102之其他部分形成源極/汲極特徵。
閘極堆疊150包含閘極絕緣層152以及閘極電極 層154。閘極絕緣層152係位於閘極電極層154及基材110之間，且形成於半導體鰭片102之上。舉例而言，可防止電子空乏的閘極絕緣層152可包含高介電係數介電材料。舉例來說，此高介電係數介電材料可為金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬之氮氧化物、金屬鋁酸鹽(metal aluminates)、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)或以上組合。部分實施例可包含二氧化鉿(hafnium oxide；HfO2)、矽氧化鉿(hafnium silicon oxide；HfSiO)、氮氧矽化鉿(hafnium silicon oxynitride；HfSiON)、氧化鉿鉭(hafnium tantalum oxide；HfTaO)、鈦化鉿(hafnium titanium oxide；HfTiO)、二氧化鋯鉿(hafnium zirconium oxide；HfZrO)、氧化鑭(lanthanum oxide；LaO)、氧化鋯(zirconium oxide；ZrO)、氧化鈦(titanium oxide；TiO)、氧化鉭(tantalum oxide；Ta2O5)、氧化釔(yttrium oxide；Y2O3)、鈦酸鍶(strontium titanium oxide；SrTiO3；STO)、鈦酸鋇(barium titanium oxide；BaTiO3；BTO)、氧化鋇鋯(barium zirconium oxide；BaZrO)、氧化鑭鉿(hafnium lanthanum oxide；HfLaO)、氧化矽鑭(lanthanum silicon oxide；LaSiO)、氧化矽鋁(aluminum silicon oxide；AlSiO)、氧化鋁(aluminum oxide；Al2O3)、氮化矽(silicon nitride；Si3N4)、氮氧化矽(oxynitrides；SiON)或以上組合。閘極絕緣層152可具有多層結構，例如一層氧化矽(例如界面層)以及高介電係數材料之其他層。閘極絕緣層152可藉由化學氣相沉 積、物理氣相沉積、原子層沉積、熱氧化、臭氧氧化、其他適當製程或以上組合所形成。
閘極電極層154係形成在基材110上以覆蓋閘極絕緣層152及部分的半導體鰭片102。在部分實施例中，閘極電極層154包含半導體材料，例如多晶矽、非晶矽、或諸如此類的材料。閘極電極層154可摻雜或非摻雜地沉積。舉例而言，在部分實施例中，閘極電極層154包含藉由低壓化學氣相沉積所沉積之非摻雜的多晶矽。舉例而言，一旦形成，多晶矽可摻雜磷離子(或其他P型摻雜物)以形成P型鰭片場效電晶體元件，或摻雜硼(或其他N型摻雜物)以形成N型鰭片場效電晶體元件。舉例而言，多晶矽也可藉由原位摻雜多晶矽之爐管沉積以沉積。選擇性地，閘極電極層154可包含多晶矽金屬合金或包含金屬閘極，此金屬閘極可包含例如鎢、鋁、鉭、鈦或以上任何組合之金屬。
在部分實施例中，在閘極電極層154之頂端具有硬遮罩層156，硬遮罩層156可與光阻共同用以圖案化閘極堆疊150。硬遮罩層156可為氧化物、氮化物或氧化物及氮化物之組合(雙層硬遮罩)。
於第6A圖中，介電層160可形成在基材110上並沿著閘極堆疊150及硬遮罩層156之側面所形成。在部分實施例中，介電層160可包含氧化矽、氮化矽、氮氧化矽或其他適合材料。介電層160可包含單層或多層結構。介電層160之毯覆層可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他適當技術形成。隨後，在毯覆層上執行非等向性蝕刻以在閘極 堆疊150之兩側形成介電層160。在部分實施例中，介電層160用以偏移隨後形成的摻雜區域，例如源極/汲極區域。介電層160可進一步被用以設計或修飾源極/汲極區域(接面)輪廓。
參照第7圖。側壁間隔物170係沿著半導體鰭片102形成。側壁間隔物170可包含介電材料，例如氧化矽。選擇性地，側壁間隔物170可包含氮化矽、碳化矽、氮氧化矽或以上組合。形成側壁間隔物170的方法包含在半導體鰭片102上沉積介電材料，以及隨後非等向性地回蝕介電材料。回蝕可包含多步驟蝕刻以增加蝕刻選擇性、靈活性，並達到理想的過蝕刻(overetch)控制。
參照第8圖。部分的半導體鰭片102會藉由移除(或凹陷)閘極堆疊150及介電層160所暴露，以形成凹溝槽172。在部分實施例中，側壁間隔物170可做為凹溝槽172之上端部分。在部分實施例中，凹溝槽172之側壁實質上豎直地平行。在部分實施例中，凹溝槽104具有非豎直平行的輪廓。
凹陷製程可包含乾式蝕刻製程、濕式蝕刻製程及/或以上組合。凹陷製程也可包含選擇性濕式蝕刻或選擇性乾式蝕刻。濕式蝕刻溶液包含氫氧化四甲基銨(TMAH)、氫氟酸/硝酸/醋酸溶液或其他適當溶液。乾式及濕式蝕刻製程具有可被調整的蝕刻參數，例如所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源、射頻電壓、射頻能量、蝕刻劑流量及其他適當的參數。舉例而言，濕式蝕刻溶液可包含氫氧化氨、氫氧化鉀、氫氟酸、氫氧化四甲基銨其他適當的濕式蝕刻溶液或以上組合。乾式蝕刻製程包含使用氯基底 (chlorine-based)化學性質的偏壓電漿蝕刻製程。其他乾式蝕刻劑氣體包含四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)及氦。乾式蝕刻也可使用非等向性地執行，諸如深度反性離子蝕刻(deep reactive-ion etching；DRIE)等製程。
參照第9A至9C圖，其中第9B圖為依據部分實施例於沿著第9A圖之線B-B的剖面示意圖以及第9C圖為依據部分實施例於沿著第9A圖之線C-C的剖面示意圖。複數磊晶結構180係形成(或成長)在凹溝槽172之上(如第8圖所示)。磊晶結構180可藉由半導體材料的磊晶成長所形成。半導體材料包含單元素半導體材料，例如鍺或矽；或半導體材料化合物，例如砷化鍺、砷化鋁鎵；或半導體合金，例如鍺化矽、磷化砷鎵。磊晶結構180具有適當的結晶方向(例如(100)、(110)或(111)結晶方向)。在部分實施例中，若欲形成P型鰭片場效電晶體元件，磊晶結構180可包含磊晶成長的鍺化矽。磊晶製程包含化學氣相沉積技術(例如氣相磊晶(vapor-phase epitaxy；VPE)及/或超真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD)、分子束磊晶、及/或其他適當製程。
在部分實施例中，半導體元件為P型鰭片場效電晶體元件，且磊晶結構180具有晶面(facet)。每個晶面具有(111)結晶方向。至少一磊晶結構180具有複數部分(例如第一部分182、第二部分184以及第三部分186)，每一部分具有不同濃度。舉例而言，若晶結材料為鍺化矽，則第一部分182具有鍺濃度範圍從約10%到約35%、第二部分184具有鍺濃度範圍從約30%到約55%，以及第三部分186具有鍺濃度範圍從約 15%到約30%，但本發明之範圍不應以此為限制。
第10A圖為依據本發明之部分實施例之半導體元件之立體圖，第10B圖為依據部分實施例於沿著第10A圖之線B-B的剖面示意圖，以及第10C圖為依據部分實施例於沿著第10A圖之線C-C的剖面示意圖。第10A圖與第9A圖之半導體元件的差異在於磊晶結構。於第10A圖中，半導體元件為N型鰭片場效電晶體元件，且磊晶結構190具有圓形表面。當欲形成N型鰭片場效電晶體元件時，磊晶結構190可具有磊晶成長的磷化矽。此外，至少一磊晶結構190具有複數部分(例如第一部分192、第二部分194以及第三部分196)，每一部分具有不同濃度。舉例而言，若磊晶結構190的材料為鍺化矽，則第一部分192具有磷濃度範圍從約7E20到約1E20、第二部分194具有磷濃度範圍從約1E21到約3.5E21，以及第三部分196具有磷濃度範圍從約7E20到約3.5E21。由於第10A至10C圖的半導體元件之其他結構細節與第9A至9C圖相似，因此在此便不重複贅述。
依據先前提及的實施例，由於在乾式清潔製程之後基材的頂表面被烘烤，因而頂表面之缺陷數量下降。因為頂表面中的低缺陷程度，當於基材發生磊晶成長，便可形成不具有晶核延伸缺陷之高品質磊晶層。
以上概述多個實施例之特徵，該技術領域具有通常知識者可較佳地了解本發明之多個態樣。該技術領域具有通常知識者應了解，可將本發明作為設計或修飾其他程序或結構的基礎，以實行實施例中提到的相同的目的以及/或達到相同 的好處。該技術領域具有通常知識者也應了解，這些相等的結構並未超出本發明之精神與範圍，且可以進行各種改變、替換、轉化，在此，本發明精神與範圍涵蓋這些改變、替換、轉化。
10~30‧‧‧步驟

Claims (10)

  1. 一種用於製造半導體元件之主動區域的方法，包含：於一基材上形成一佈植區域，其中該佈植區域係鄰近該基材的一頂表面；在該基材之該頂表面上執行一清潔處理；烘烤該基材之該頂表面；以及在該基材之該頂表面上形成一磊晶層。
  2. 如申請專利範圍第1項所述之用於製造半導體元件之主動區域的方法，其中形成該磊晶層之一形成製程為一原位形成製程。
  3. 一種用於製造半導體元件之鰭片結構的方法，包含：於一基材中形成一佈植區域；在包含一含氫氣體之一環境下，執行一熱處理於該基材的一頂表面上；於該基材之該頂表面上沉積一磊晶層；以及於該磊晶層和該基材之中形成至少一溝槽以在該基材上形成至少一鰭片。
  4. 如申請專利範圍第3項所述之用於製造半導體元件之鰭片結構的方法，更包含在執行該熱處理之前清潔該基材之該頂表面。
  5. 如申請專利範圍第3項所述之用於製造半導體元件之鰭片結構的方法，其中該熱處理包含在該基材之該頂表面減少一氧濃度。
  6. 如申請專利範圍第3項所述之用於製造半導體元件之鰭片結構的方法，更包含：在該溝槽中形成一隔離層。
  7. 如申請專利範圍第6項所述之用於製造半導體元件之鰭片結構的方法，更包含：移除該隔離層之一部分以形成一隔離結構於該溝槽中。
  8. 一種半導體元件之鰭片結構，包含：一基材，該基材內具有一佈植區域和複數個溝槽，其中該些溝槽定義至少一底鰭片部，該底鰭片部包含該佈植區域之至少一部分；以及一磊晶鰭片部，該磊晶鰭片部設置於該底鰭片部上，其中該底鰭片部與該磊晶鰭片部之一界面具有低於約1.E+19原子/立方公分的一氧濃度。
  9. 如申請專利範圍第8項所述之鰭片結構，更包含：一隔離結構，該隔離結構設置於該些溝槽之至少一者中。
  10. 如申請專利範圍第9項所述之鰭片結構，其中該磊晶鰭片部高於該隔離結構。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840355B2 (en) 2018-05-01 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing source/drain dopant concentration to reduced resistance

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796924B2 (en) 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
US9972488B2 (en) 2016-03-10 2018-05-15 Infineon Technologies Ag Method of reducing defects in an epitaxial layer
US10483378B2 (en) 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
US10453753B2 (en) * 2017-08-31 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Using a metal-containing layer as an etching stop layer and to pattern source/drain regions of a FinFET
KR102449608B1 (ko) 2017-12-21 2022-10-04 삼성전자주식회사 반도체 소자의 제조 방법
EP3740583A1 (en) 2018-02-23 2020-11-25 Danisco US Inc. Synthesis of glucan comprising alpha-1,3 glycosidic linkages with phosphorylase enzymes
JP6801682B2 (ja) * 2018-02-27 2020-12-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
US10510607B1 (en) * 2018-06-26 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device convex source/drain region
US11296225B2 (en) * 2018-06-29 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR20220004899A (ko) 2020-07-03 2022-01-12 삼성전자주식회사 반도체 장치 및 그 제조방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0510667B1 (en) 1991-04-26 1996-09-11 Canon Kabushiki Kaisha Semiconductor device having an improved insulated gate transistor
JP2851968B2 (ja) 1991-04-26 1999-01-27 キヤノン株式会社 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法
JPH05161043A (ja) 1991-12-06 1993-06-25 Sony Corp 固体撮像素子装置
EP0762484B1 (en) 1995-08-31 2004-04-14 Texas Instruments Incorporated Method of forming an epitaxial layer with minimal autodoping
JP2001068477A (ja) * 1999-08-27 2001-03-16 Komatsu Electronic Metals Co Ltd エピタキシャルシリコンウエハ
JP2002064145A (ja) * 2000-06-09 2002-02-28 Fujitsu Ltd 冗長素子を備える集積回路チップ、マルチプロセッサおよびその製法
TW200531157A (en) * 2004-02-10 2005-09-16 Renesas Tech Corp Method for manufacturing semiconductor device
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
JP5072460B2 (ja) * 2006-09-20 2012-11-14 ジルトロニック アクチエンゲゼルシャフト 半導体用シリコンウエハ、およびその製造方法
JP5117762B2 (ja) * 2007-05-18 2013-01-16 株式会社半導体エネルギー研究所 液晶表示装置
US7651920B2 (en) 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
EP2073256A1 (en) 2007-12-20 2009-06-24 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for fabricating a semiconductor device and the semiconductor device made thereof
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
JP2012501545A (ja) * 2008-08-28 2012-01-19 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド ３次元マルチゲートｍｏｓｆｅｔの製造に有用であるバルクシリコンウェハー製品
US20100072515A1 (en) * 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
JP2010103142A (ja) * 2008-10-21 2010-05-06 Toshiba Corp 半導体装置の製造方法
US9463590B2 (en) 2008-12-11 2016-10-11 Airbus Operations Gmbh Method for producing a plastic foil tube and a related plastic foil tube
JP2010141272A (ja) * 2008-12-15 2010-06-24 Sumco Corp エピタキシャルウェーハとその製造方法
SG182208A1 (en) * 2008-12-15 2012-07-30 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
KR101381299B1 (ko) * 2010-02-08 2014-04-04 가부시키가이샤 사무코 실리콘 웨이퍼 및 그 제조 방법
KR20130064042A (ko) * 2010-04-30 2013-06-17 스미또모 가가꾸 가부시키가이샤 반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법
US9287353B2 (en) * 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US9365939B2 (en) 2011-05-31 2016-06-14 Wisconsin Alumni Research Foundation Nanoporous materials for reducing the overpotential of creating hydrogen by water electrolysis
WO2013022753A2 (en) * 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
JP5772491B2 (ja) * 2011-10-20 2015-09-02 信越半導体株式会社 エピタキシャルウエーハ及びその製造方法
US8497171B1 (en) 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
US20140120678A1 (en) 2012-10-29 2014-05-01 Matheson Tri-Gas Methods for Selective and Conformal Epitaxy of Highly Doped Si-containing Materials for Three Dimensional Structures
JP5799936B2 (ja) * 2012-11-13 2015-10-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP5776669B2 (ja) * 2012-11-13 2015-09-09 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法
US8815685B2 (en) * 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
CN104733390B (zh) * 2013-12-20 2018-06-26 台湾积体电路制造股份有限公司 用于FinFET阱掺杂的机制
US9257537B2 (en) 2013-12-27 2016-02-09 International Business Machines Corporation Finfet including improved epitaxial topology
US9882600B2 (en) * 2014-02-05 2018-01-30 Infineon Technologies Ag Switching device, a communication device, and a method for processing a carrier
JP6156188B2 (ja) * 2014-02-26 2017-07-05 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
US9263587B1 (en) * 2014-09-04 2016-02-16 Globalfoundries Inc. Fin device with blocking layer in channel region
US9818647B2 (en) * 2015-06-03 2017-11-14 International Business Machines Corporation Germanium dual-fin field effect transistor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840355B2 (en) 2018-05-01 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing source/drain dopant concentration to reduced resistance
US10847638B2 (en) 2018-05-01 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing source/drain dopant concentration to reduced resistance
TWI729385B (zh) * 2018-05-01 2021-06-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11830934B2 (en) 2018-05-01 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing source/drain dopant concentration to reduced resistance

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