TW201810364A - 使用n型摻雜的選擇性磊晶生長以在n型金氧半導體鰭式電晶體中形成非直視性的源極汲極延伸部分 - Google Patents

使用n型摻雜的選擇性磊晶生長以在n型金氧半導體鰭式電晶體中形成非直視性的源極汲極延伸部分 Download PDF

Info

Publication number
TW201810364A
TW201810364A TW106112486A TW106112486A TW201810364A TW 201810364 A TW201810364 A TW 201810364A TW 106112486 A TW106112486 A TW 106112486A TW 106112486 A TW106112486 A TW 106112486A TW 201810364 A TW201810364 A TW 201810364A
Authority
TW
Taiwan
Prior art keywords
semiconductor
region
layer
cavity
doped
Prior art date
Application number
TW106112486A
Other languages
English (en)
Other versions
TWI689971B (zh
Inventor
漢斯喬琴路德威格 高斯曼
班傑明 哥倫布
馬蒂亞斯 包爾
Original Assignee
應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 應用材料股份有限公司 filed Critical 應用材料股份有限公司
Publication of TW201810364A publication Critical patent/TW201810364A/zh
Application granted granted Critical
Publication of TWI689971B publication Critical patent/TWI689971B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種finFET元件，包括n型摻雜源極及/或汲極延伸部分，該n型摻雜源極及/或汲極延伸部分位於該finFET的閘極間隔物與半導體基板上配置該n型摻雜源極或汲極延伸部分的半導體塊部分之間。在鄰近該閘極間隔物形成的空腔中藉由選擇性磊晶生長（SEG）製程形成該n型摻雜源極或汲極延伸部分。

Description

使用N型摻雜的選擇性磊晶生長以在N型金氧半導體鰭式電晶體中形成非直視性的源極汲極延伸部分
本揭示的實施例大體而言係關於積體電路的製造，尤其是關於使用n型摻雜的選擇性磊晶生長（SEG）以在N型金氧半導體鰭式電晶體（nMOS finFET）中形成源極汲極延伸部分的設備和方法。
電晶體是大多數積體電路的關鍵組件。由於電晶體的驅動電流（因而速度）與電晶體的閘極寬度成正比，較快的電晶體通常需要較大的閘極寬度。因此，在電晶體的尺寸與速度之間存在折衷，並且已開發了「鰭式」場效電晶體（finFET）來解決具有最大驅動電流和最小尺寸的電晶體的矛盾目標。FinFET的特徵在於大大增加電晶體尺寸而不會明顯增加電晶體的佔地面積的鰭狀通道區域，而且目前正被應用於許多積體電路中。然而，finFET有自身的缺點。
首先，對於窄又高的finFET而言，形成水平源極/汲極延伸部分變得越來越困難，因為鰭狀通道區域很容易會被非晶化或被習用離子佈植技術（例如束線離子佈植）以其他方式損傷。具體而言，在一些finFET架構（例如水平環繞式閘極h-GAA）中，離子佈植會在矽通道與相鄰的矽鍺（SiGe）犧牲層之間引起嚴重的互混。此類互混是很不理想的，因為選擇性移除犧牲SiGe層的能力會受到損害。此外，經由熱退火修復此類佈植損傷會增加finFET元件的熱預算。
第二，在finFET的水平源極/汲極延伸部分區域中精準放置所需的摻雜劑在最好的情況下亦非常困難，因為finFET中的源極/汲極延伸部分會被其他結構覆蓋。例如，犧牲SiGe超晶格（SL）層上的（內部）側壁間隔物通常在進行摻雜時覆蓋源極/汲極延伸部分區域。因此，習用之直視性離子佈植技術無法將摻雜劑直接均勻地沉積到finFET源極/汲極延伸部分區域。
第三，在nMOS元件中，磷從重度摻雜的SiP區域強烈擴散到通道中是較小finFET的一個問題。因此，儘管較高濃度的磷允許非常低的接觸電阻，並且可以有益地降低finFET的源極和汲極區域的電阻率，但磷從源極/汲極延伸部分擴散的風險大為增加，尤其是尺寸較小的finFET。
因此，需要有用於在目前可得或正在開發中的finFET元件中精準摻雜源極/汲極區域的技術。本揭示解決了此需求和其他的需求。
本揭示之實施例係關於一種半導體元件，該半導體元件包括填充有n型摻雜半導體材料的空腔，其中填充的空腔位於該半導體元件的現有結構與半導體基板上形成n型摻雜含矽材料的半導體塊部分之間。在一或更多個實施例中，該半導體元件包含finFET元件。在此類實施例中，該n型摻雜含矽材料形成n型摻雜源極或汲極延伸部分，該n型摻雜源極或汲極延伸部分位於該finFET的閘極間隔物與該半導體基板上安置有該n型摻雜源極或汲極延伸部分的半導體塊部分之間。
本揭示之實施例提供一種在半導體基板上形成半導體元件的方法。該方法包含以下步驟：在半導體材料上進行各向異性蝕刻製程以在該半導體材料中暴露出表面，其中該暴露表面位於該半導體元件之現有結構與上面形成該半導體材料的該半導體基板之半導體塊部分之間；在暴露側壁上進行各向同性蝕刻製程，以在該半導體材料中形成空腔，該空腔位於該現有結構與該半導體基板之該半導體塊部分之間；以及在該空腔的表面上經由選擇性磊晶生長（SEG）製程形成一層沉積材料，其中該沉積材料包括矽和n型摻雜劑。
本揭示之實施例可以進一步提供一種鰭式電晶體（finFET）元件，該finFET元件包含由半導體基板形成的半導體塊區域、半導體鰭片、及閘極電極結構。該半導體鰭片位於該半導體塊區域上並包括n型摻雜源極區域、n型摻雜汲極區域、連接該n型摻雜源極區域和該n型摻雜汲極區域的通道區域、及至少一磊晶生長的n型摻雜源極汲極延伸部分區域。該閘極電極結構形成在該半導體鰭片的一部分上並包括閘極電極層。第一閘極間隔物形成在該閘極電極層的第一側壁上，並且第二閘極間隔物形成在該閘極電極層的第二側壁上，其中至少一n型摻雜源極汲極延伸部分區域位於該半導體塊區域與該第一閘極間隔物或該第二閘極間隔物中之一者之間。
本揭示之實施例可以進一步提供一種奈米線/奈米片結構，該奈米線/奈米片結構包含由半導體基板形成的半導體塊區域、形成在該半導體基板上並包括磊晶生長的砷（As）摻雜部分的矽（Si）層、及位於該矽層上並包括與該磊晶生長的砷摻雜部分接觸的間隔結構的矽鍺（Si-Ge）層，其中該磊晶生長的砷摻雜部分位於該間隔結構與該半導體塊區域之間。
本揭示之實施例係關於半導體元件及其形成方法，該半導體元件包括n型摻雜半導體材料，該n型摻雜半導體材料形成在位於該半導體元件的現有結構與半導體基板的半導體塊部分之間的區域內。在一或更多個實施例中，該半導體元件包含finFET元件。在此類實施例中，n型摻雜的含矽材料形成n型摻雜源極或汲極延伸部分，該n型摻雜源極或汲極延伸部分位於該finFET的閘極間隔物與該半導體基板上配置該n型摻雜源極或汲極延伸部分的半導體塊部分之間。
第1圖為依據本揭示之一實施例的鰭式場效電晶體（finFET）100之立體圖。FinFET 100包括半導體基板101、形成在半導體基板101之表面上的絕緣區域102、形成在半導體基板101之表面上的鰭結構120、以及形成在絕緣區域102上和鰭結構120上的閘極電極結構130。鰭結構120的頂部暴露並電耦接到finFET 100的源極觸點（未圖示），鰭結構120的另一個頂部暴露並電耦接到finFET 100的汲極觸點（未圖示），而且半導體鰭片121的中央部包括finFET 100的通道區域。閘極電極結構130充當finFET 100的閘極。
半導體基板101可以是矽（Si）塊基板、鍺（Ge）塊基板、矽鍺（SiGe）塊基板或類似物。絕緣區域102（或稱為淺溝槽隔離（STI））可以包括一種或更多種介電質材料，例如二氧化矽（SiO2 ）、氮化矽（Si3 N4 ）或多層的二氧化矽或氮化矽。絕緣區域102可以藉由高密度電漿（HDP）、可流動化學氣相沉積（FCVD）等形成。
鰭結構120包括半導體鰭片121和形成在半導體鰭片121的側壁上的鰭間隔物（為了清楚起見未圖示）。半導體鰭片121可以由半導體基板101或沉積在半導體基板101上的不同半導體材料形成。在後者的情況下，不同半導體材料可以包括矽鍺、III-V族化合物半導體材料或類似物。
閘極電極結構130包括閘極電極層131、閘極介電層132、閘極間隔物133、及掩模層136。在一些實施例中，閘極電極層131包括多晶矽層或被多晶矽層覆蓋的金屬層。在其他實施例中，閘極電極層131包括選自金屬氮化物（例如氮化鈦（TiN）、氮化鉭（TaN）及氮化鉬（MoNx））、金屬碳化物（例如碳化鉭（TaC）和碳化鉿（HfC））、金屬-氮化物-碳化物（例如TaCN）、金屬氧化物（例如氧化鉬（MoOx））、金屬氮氧化物（例如氮氧化鉬（MoOxNy））、金屬矽化物（例如矽化鎳）、及上述之組合的材料。閘極電極層131亦可以是被多晶矽層覆蓋的金屬層。
閘極介電層132可以包括氧化矽（SiOx ），氧化矽（SiOx ）可以藉由熱氧化半導體鰭片121來形成。在其他實施例中，閘極介電層132是藉由沉積製程形成。適用於形成閘極介電層132的材料包括氧化矽、矽氮化物、氮氧化物、諸如HfO2 、HfZrOx 、HfSiOx 、HfTiOx 、HfAlOx 的金屬氧化物、以及上述之組合和多層。閘極間隔物133形成在閘極電極層131的側壁上，並且各可包括如圖所示的氮化物部分134及/或氧化物部分135。在一些實施例中，掩模層136可以如圖所示形成在閘極電極層131上，並且可以包括氮化矽。
第2圖為依據本揭示之一實施例的finFET 100之剖視圖。第2圖圖示的剖視圖是在第1圖的截面A-A截取的。如圖所示，finFET 100包括半導體鰭片121，半導體鰭片121具有重度n型摻雜區域201、n型摻雜延伸部分區域202、及通道區域205。
重度n型摻雜區域201形成finFET 100的源極和汲極區域，並包括相對較高濃度的n型摻雜劑，例如磷（P）。例如，在一些實施例中，重度n型摻雜區域201中的n型摻雜劑之濃度可以高達5×1021 個原子/cm3 。可以藉由任何適當的摻雜技術產生重度n型摻雜區域201。因為在摻雜時，重度n型摻雜區域201通常不會被finFET 100的中間結構覆蓋，所以可以採用直視性摻雜技術，例如束線離子佈植。或者，可以採用諸如電漿摻雜（PLAD）的保形摻雜技術來形成重度n型摻雜區域201，因為每個重度n型摻雜區域201的重大部分在摻雜時通常會被暴露出。
N型摻雜延伸部分區域202形成finFET 100的源極和汲極延伸部分部分，並包括一種或更多種n型摻雜劑。依據本揭示的實施例，n型摻雜延伸部分區域202包括一種或更多種n型摻雜劑，並且充當位於重度n型摻雜區域201中的n型摻雜劑的擴散阻障物。因此，因為n型摻雜延伸部分區域202位於通道區域205與重度n型摻雜區域201之間，所以位於重度n型摻雜區域201中的n型摻雜劑（例如磷）無法擴散到通道區域205中。隨著與現代finFET元件相關的小的幾​​何形狀，閘極間隔物133的寬度133A（大約亦是重度n型摻雜區域201之間的距離）可以僅為幾奈米。因此，此類n型摻雜劑擴散在nMOS元件（例如finFET 100）中可能是嚴重的挑戰。
在一些實施例中，位於重度n型摻雜區域201中的n型摻雜劑可以包括磷。在此類實施例中，n型摻雜延伸部分區域202中包括的n型摻雜劑可以包括砷（As），砷可以充當磷擴散的重要擴散阻障物或僅作為空間（幾何）偏移。替代地或另外地，在此類實施例中，n型摻雜延伸部分區域202中包括的n型摻雜劑可以包括銻（Sb），銻亦可以作為磷擴散的部分阻障層。
在一些實施例中，n型摻雜延伸部分區域202形成的厚度202A小於閘極間隔物133的寬度133A。例如，在此類實施例中，n型摻雜延伸部分區域202的厚度202A可以比寬度133A小約1奈米。因此，在此類實施例中，n型摻雜延伸部分區域202不會延伸到通道區域205中。
此外，依據本揭示的實施例，n型摻雜延伸部分區域202是經由（SEG）製程形成的。具體而言，空腔被形成在半導體鰭片121位於閘極間隔物133與半導體基板101的半導體塊部分之間的部分中。隨後，用n型摻雜半導體材料填充該空腔，例如摻雜砷（As）的矽材料（例如本文亦稱為Si：As）。因此，將finFET 100的源極-汲極延伸部分形成在半導體鰭片121介於半導體鰭片121的現有結構與半導體基板101的半導體塊部分之間的區域中。此外，可以選擇n型摻雜延伸部分區域202中包括的n型摻雜劑充當位於重度n型摻雜區域201中的n型摻雜劑的擴散阻障物。應注意的是，由於閘極間隔物133的存在，n型摻雜延伸部分區域202無法藉由束線離子佈植或PLAD形成。以下結合第3圖和第4A-4E圖描述可以在finFET 100中形成n型摻雜延伸部分區域202的各種實施例。
第3圖為依據本揭示的各種實施例用於形成nMOS finFET的製造製程300之流程圖。第4A-4E圖為依據本揭示的各種實施例對應於製程300的各個階段的半導體元件（例如第1圖的finFET 100）之示意性剖視圖。儘管將製程300圖示為用於形成n型摻雜延伸部分區域，但製程300亦可被用於在基板上形成其他結構。
製程300開始於步驟301，其中閘極電極結構130和閘極間隔物133被形成在半導體鰭片121上，如第4A圖所示。在第4A圖圖示的實施例中，半導體鰭片121由半導體基板101的一部分形成。
在步驟302中，在半導體鰭片121位於閘極間隔物133與半導體基板101的半導體塊部分之間的部分進行各向異性蝕刻製程。結果，半導體鰭片121的半導體材料中的一或更多個側壁表面401被暴露出，如第4B圖所示。如圖所示，側壁表面401位於finFET 100的現有結構與半導體基板101的半導體塊部分之間。亦就是說，側壁表面401位於閘極間隔物133與半導體基板101之間。因此，側壁表面401是在傳統垂直於表面的直視性離子佈植技術無法進入的半導體鰭片121區域中。
可以選擇步驟302的各向異性蝕刻製程以從半導體鰭片121移除足夠的材料，使得側壁表面401具有任何適當的目標長度401A。例如，在一些實施例中，進行步驟302的各向異性蝕刻製程使得側壁表面401具有約5 nm至約10 nm的目標長度401A。在其他實施例中，側壁表面401可以具有大於10 nm或小於5 nm的目標長度401A，取決於閘極間隔物133的幾何形狀、重度n型摻雜區域201中n型摻雜劑的濃度、通道區域205的尺寸及其他因素。步驟302的各向異性蝕刻製程可以是例如過程中閘極間隔物133和finFET 100的其他部分被掩蔽的深反應離子蝕刻（DRIE）製程。
在步驟303中，在側壁表面401上進行各向同性蝕刻製程，以在半導體鰭片121的材料中形成一或更多個空腔402，如第4C圖所圖示。如圖所示，每個空腔402皆具有表面403。此外，每個空腔402皆位於finFET 100的現有結構（亦即其中一個閘極間隔物133）與半導體基板101的半導體塊部分之間。因此，空腔402的部分分別位於半導體鰭片121中直視性離子佈植技術無法進入的區域中。
可以選擇步驟303的各向同性蝕刻製程以從半導體鰭片121移除足夠的材料，使得空腔402具有任何適當的目標寬度402A。例如，在一些實施例中，進行步驟303的各向同性蝕刻製程，使得空腔402具有約2 nm至約10 nm的目標寬度402A。在其他實施例中，側壁表面401可以具有大於10 nm或小於2 nm的目標寬度402A，取決於閘極間隔物133的幾何形狀、重度n型摻雜區域201中n型摻雜劑的濃度以及其他因素。例如，在一些實施例中，可以選擇目標寬度402A，使得空腔402具有比閘極間隔物133的寬度133A小不超過約1 nm的目標寬度402A。
步驟303的各向同性蝕刻製程可以包括對半導體鰭片121的半導體材料有選擇性的任何適當蝕刻製程。例如，當半導體鰭片121包括矽（Si）時，步驟303的各向同性蝕刻製程可以包括基於HCl的化學氣相蝕刻（CVE）製程、基於HCl和GeH4 的CVE製程、及/或基於Cl2 的CVE製程中之一者或更多者。
在一些實施例中，進行可選的步驟304，其中在空腔402的表面403上進行沉積前清洗製程或其他表面準備製程。在步驟305進行（SEG）製程之前可以進行表面準備製程以移除表面403上的自然氧化物，並以其他方式準備表面403。表面準備製程可以包括乾式蝕刻製程、濕式蝕刻製程、或上述兩者之組合。
在此類實施例中，乾式蝕刻製程可以包括傳統的電漿蝕刻或遠端電漿輔助乾式蝕刻製程，例如可向位於美國加州聖克拉拉的應用材料公司（Applied Materials, Inc., located in Santa Clara, California）取得的SiCoNiTM 蝕刻製程。在SiCoNiTM 蝕刻製程中，使表面403暴露於H2 、NF3 、及/或NH3 電漿物種，例如電漿激發的氫和氟物種。例如，在一些實施例中，表面403可以同時暴露於H2 、NF3 、及NH3 電漿。步驟304的SiCoNiTM 蝕刻製程可以在SiCoNi Preclean腔室中進行，可以將SiCoNi Preclean腔室整合到各種多處理平臺中之一者中，多處理平臺包括可向應用材料取得的CenturaTM、Dual ACP、ProducerTM GT、及Endura平臺。濕蝕刻製程可以包括氫氟（HF）酸蝕刻最終製程，亦即所謂的「HF最終」製程，其中進行表面403的HF蝕刻，使得表面403被氫封端。或者，可以在步驟304中採用任何其他基於液體的磊晶前預清洗製程。
在步驟305中，在表面403上進行（SEG）製程以生長一層沉積材料406，從而形成n型摻雜延伸部分區域202，如第4D圖所圖示。具體而言，沉積材料包括諸如矽的半導體材料和n型摻雜劑。例如，在一些實施例中，沉積材料406包括Si：As，其中基於finFET 100的電性要求來選擇沉積材料406中的砷濃度。應注意的是，Si：As可以經由具有高達約5×1021 個原子/cm3 的電活性砷摻雜劑濃度的（SEG）沉積。然而，由於不希望形成的AsV（砷-空位）複合物和進入通道區域205的砷擴散，存在於n型摻雜延伸部分區域202中的此類高砷濃度會導致電阻率提高。此外，AsPV（砷-磷-空位）複合物可能形成在n型摻雜延伸部分區域202中，導致進入通道區域205的磷擴散增加。因此，在一些實施例中，沉積材料406包括不大於約5x1020 個原子/cm3 的電活性砷摻雜劑濃度。
在一些實施例中，沉積材料406可以具有約2 nm至約10 nm的沉積厚度406A。在其他實施例中，對於某些結構的finFET 100而言，沉積材料406可以具有比10 nm更厚的沉積厚度406A。在一些實施例中，選擇沉積厚度406A使得沉積材料406完全填滿空腔402，如第4D圖所示。在其他實施例中，選擇沉積厚度406A使得沉積材料406部分填滿空腔402，並覆蓋形成空腔402的半導體鰭片121的暴露表面。
步驟305中的適當SEG製程可以包括經選擇以促進特定n型摻雜半導體材料的選擇性生長的特定製程溫度和壓力、製程氣體、及氣流。在其中特定n型摻雜半導體材料包括Si：As的實施例中，步驟305的SEG製程中使用的摻雜氣體可以包括AsH3 、As(SiH3 )3 、AsCl3 或TBA。SEG製程中使用的其他氣體可以包括二氯矽烷（DCS）、HCl、SiH4 、Si2 H6 、及/或Si4 H10 。在此類實施例中，步驟305的SEG製程可以在具有低H2 載氣流量的大氣壓或高次大氣壓腔室中進行。例如，在此類實施例中，進行SEG製程的處理腔室中的製程壓力可以在約20-700T的等級。在此類實施例中，高反應器壓力和低稀釋度（由於低的載氣流量）可以產生高砷和高二氯矽烷（H2 SiCl2 或DCS）分壓，從而有利於在SEG製程期間從表面403移除氯（Cl）和過量的砷。因此，實現了高的薄膜生長速率和相關的高砷摻入率，並且可以實現良好的晶體品質。
步驟305的SEG製程可以在任何適當的處理腔室中進行，例如被整合到各種多處理平臺中之一者中的處理腔室，多處理平臺包括可向應用材料取得的ProducerTM GT、CenturaTM AP及Endura平臺。在此類實施例中，步驟304的SiCoNiTM 蝕刻製程可以在相同的多處理平臺的另一個腔室中進行。
在步驟306中，進行第二SEG製程，其中形成了重度n型摻雜區域201，如第4E圖所圖示。重度n型摻雜區域201形成在n型摻雜延伸部分區域202上。重度n型摻雜區域201可以由任何適當的半導體材料形成，包括摻雜的矽、摻雜的矽鍺、摻雜的矽碳、或類似物。摻雜劑可以包括任何適當的n型摻雜劑，例如磷。例如，在一些實施例中，重度n型摻雜區域201可以包括摻雜磷的矽（Si：P）。可以採用任何適當的SEG製程來形成重度n型摻雜區域201。可以基於finFET 100的電性要求、finFET 100的尺寸及其他因素來選擇重度n型摻雜區域201的厚度和其他薄膜特性。
在一些實施例中，在與步驟305的SEG製程相同的製程腔室中進行第二SEG製程。因此，可以在形成重度n型摻雜區域201的過程中以有效的初步沉積步驟形成n型摻雜延伸部分區域202。因此，在此類實施例中，不需要專用的製程腔室來形成n型摻雜延伸部分區域202，並可避免用於將基板從第一製程腔室（用於進行n型摻雜延伸部分區域202的SEG）傳送到第二製程腔室（用於進行重度n型摻雜區域201的SEG）的額外時間。此外，在此類實施例中，沉積材料406不暴露於空氣。或者，在一些實施例中，在與步驟305的SEG製程不同的製程腔室中進行第二SEG製程，從而減少暴露於諸如砷的有害摻雜劑的製程腔室之數量。在此類實施例中，可以將兩個腔室整合到相同的多處理平臺中，從而避免破真空和沉積材料406暴露於空氣。
在步驟306之後，可以使用傳統的製造技術來完成finFET 100的其餘部件。
製程300的實施使得n型摻雜延伸部分區域202能夠在精準界定的位置（亦即在難以用傳統的離子佈植技術進入的半導體鰭片121區域中）形成。此外，可以將形成n型摻雜延伸部分區域202的製程結合到已經用於製造finFET的現有選擇性磊晶生長步驟中，從而最少化或免除對形成finFET的製程流程的中斷。此外，可避免佈植損傷（亦即來自重質量離子佈植的缺陷，例如矽間隙或甚至矽非晶化）以及此類晶體缺陷與高濃度的砷及/或磷之間的任何有害相互作用。因此，不需要佈植後退火或相關的附加熱預算影響製程。並且，當在與步驟306的SEG製程相同的製程腔室中或在同一多處理平臺上的不同製程腔室中進行步驟305的SEG製程時，亦避免了額外的預清洗相關材料損失，因為在n型摻雜延伸部分區域202與重度n型摻雜區域201的沉積之間沒有發生破真空。
如所屬技術領域中眾所周知的，將拉伸應變引入nMOS finFET的通道區域中可以提高nMOS finFET中的電荷遷移率。此外，如本文所述，形成與半導體鰭片121的通道區域205相鄰的磊晶生長Si：As材料可以在通道區域205中引入顯著的拉伸應變。例如，依據本揭示的一些實施例，可以以足以在n型摻雜延伸部分區域202內產生目標拉伸應變的砷濃度沉積n型摻雜延伸部分區域202。因此，在沉積材料406包括磊晶生長Si：As的實施例中，在finFET 100中形成n型摻雜延伸部分區域202的附加效益在於由於形成n型摻雜延伸部分區域202而在通道區域205中引入拉伸應變的結果，通道區域205可以具有改善的電荷遷移率。
在一些實施例中，在空腔402中形成可選的含碳層。在此類實施例中，含碳層可以是n型摻雜延伸部分區域202與重度n型摻雜區域201之間的襯墊。在第5圖中圖示出一個此類實施例。
第5圖為依據本揭示的各種實施例在形成空腔402之後的finFET 100之示意性剖視圖。如圖所示，將含碳層501沉積在沉積材料406的表面407上。碳（C）的存在可以增強砷的擴散同時減少磷的擴散。因此，在一些實施例中，含碳層501包括約0.5％至約1.0％的碳。在此類實施例中，含碳層501亦可包括磷，例如介於約1×1020 個原子/cm3 和約5×1020 個原子/cm3 之間。此類含碳層可以在大氣或接近大氣的SEG腔室中在約650℃ +/-50℃的製程溫度下生長。因此，在含碳層501包括Si：C：P的實施例中，形成包括Si：P（重度n型摻雜區域201）、Si：C：P（含碳層501）、及Si：As（n型摻雜延伸部分區域202）的三層結構。此類三層結構可能導致砷朝向重度n型摻雜區域201擴散遠離通道區域205。
在一些實施例中，可以在奈米線結構中無法經由傳統的離子佈植技術進入的區域中形成n型摻雜半導體材料作為奈米線結構的一部分。以下結合第6圖和第7A-7E圖描述一個此類實施例的形成。
第6圖為依據本揭示的各種實施例用於形成奈米線結構700的製造製程600之流程圖。第7A-7E圖為依據本揭示的實施例對應於製程600的各個階段的奈米線結構700之示意性剖視圖。儘管描繪出用於在奈米線結構中形成n型摻雜區域的製程600，但亦可以使用製程600在基板上形成其他結構。
製程600開始於步驟601，其中交替的矽層710和矽鍺（SiGe）層被形成在半導體塊基板701上，如第7A圖所圖示。半導體塊基板701可以由矽、矽鍺或任何其他適當的結晶半導體塊材形成。矽層710和矽鍺層720可以各自經由SEG製程形成，並且通常包括結晶半導體材料。
在步驟602中，將矽層710和矽鍺層720圖案化和蝕刻以暴露矽層710上的垂直側壁711和矽鍺層720上的垂直側壁721，如第7B圖所圖示。在一些實施例中，步驟602包括DRIE製程。
在步驟603中，從垂直側壁721向內選擇性蝕刻矽鍺層720以形成空腔706，如第7C圖所圖示。在一些實施例中，使用化學氣相蝕刻（CVE）製程來選擇性移除矽層710上的矽鍺層720。例如，在減壓化學氣相沉積反應器中相對於Si以氣態鹽酸選擇性蝕刻SiGe已被證實，如Destefanis等人在Semicond. Sci. Technol. 23 (2008)「相對於Si高壓原位HCl蝕刻Si1-xGex用於先進元件（High pressure in situ HCl etching of Si1−xGex versus Si for advanced devices）」中所述。或者，在步驟603中可以採用異位HF浸漬，接著在磊晶反應器中原位進行GeH4 增強的Si蝕刻。一種此類的製程被描述於V. Machkaoutsan等人在ECS Transactions, 50 (9) 339-348 (2012)的「高效率低溫磊晶前清洗方法用於先進IV族磊晶處理(High Efficiency Low Temperature Pre-epi Clean Method For Advanced Group IV Epi Processing)」中。
在步驟604中，隨後在半導體塊基板701上保形沉積低k材料704，如第7D圖所圖示。低k材料704填充至少一部分的空腔706。
在步驟605中，將低k材料704圖案化和蝕刻以暴露出矽層710上的垂直側壁711和矽鍺層720上的填充空腔706，如第7E圖所圖示。在一些實施例中，步驟605包括DRIE製程。填充空腔706形成間隔物702，其中每個間隔物702被形成在矽鍺層720的邊緣區域705。
在步驟606中，從邊緣區域705選擇性移除部分的矽層710以形成空腔706，如第7F圖所示。可以經由CVE製程從邊緣區域705移除矽，CVE製程例如在間隔物702上對矽具有選擇性的CVE製程。在一些實施例中，CVE製程可以包括基於HCl的CVE製程、基於HCl和GeH4 的CVE製程、及/或基於Cl2 的CVE製程中之一者或更多者。
在步驟607中，在空腔706中經由SEG製程生長n型摻雜矽材料718，如第7G圖所圖示。在一些實施例中，n型摻雜劑是砷，並且n型摻雜的矽材料包括Si：As。在此類實施例中，步驟605的SEG製程可以大致上類似於以上闡述的製程300中的步驟305的SEG製程。
在替代實施例中，可以藉由選擇性氧化部分的矽鍺層720、而不是選擇性蝕刻部分的矽鍺層720隨後填充低k材料704來形成間隔物702。
製程600的實施能夠形成包括n型摻雜區域（亦即填充有n型摻雜矽材料708的空腔706）的奈米線結構700。應注意的是，上述n型摻雜區域不是直視性離子佈植技術能夠進入的，因為空腔706位於奈米線結構700的現有結構與半導體基板701的半導體塊部分之間。因此，此類n型摻雜區域無法經由傳統技術形成。
總而言之，本揭示的一或更多個實施例提供了用於形成n型摻雜半導體材料區域的系統和技術，n型摻雜半導體材料區域位於半導體元件的現有結構與半導體基板上形成n型摻雜含矽材料的半導體塊部分之間。在其中半導體元件包含finFET元件的實施例中，n型摻雜半導體材料形成位於finFET的閘極間隔物與半導體基板上配置n型摻雜源極或汲極延伸部分的半導體塊部分之間的n型摻雜源極及/或汲極延伸部分。
儘管前述係針對本揭示之實施例，但可以在不偏離本揭示之基本範圍下設計出本揭示之其他的和進一步的實施例，而且本揭示之範圍係由隨後的申請專利範圍決定。
100‧‧‧FinFET
101‧‧‧半導體基板
102‧‧‧絕緣區域
120‧‧‧鰭結構
121‧‧‧半導體鰭片
130‧‧‧閘極電極結構
131‧‧‧閘極電極層
132‧‧‧閘極介電層
133‧‧‧閘極間隔物
133A‧‧‧寬度
134‧‧‧氮化物部分
135‧‧‧氧化物部分
136‧‧‧掩模層
201‧‧‧重度n型摻雜區域
202‧‧‧n型摻雜延伸部分區域
202A‧‧‧厚度
205‧‧‧通道區域
300‧‧‧製程
301-305‧‧‧步驟
401‧‧‧側壁表面
401A‧‧‧目標長度
402‧‧‧空腔
402A‧‧‧目標寬度
403‧‧‧表面
406‧‧‧沉積材料
406A‧‧‧沉積厚度
407‧‧‧表面
501‧‧‧含碳層
600‧‧‧製程
601-607‧‧‧步驟
700‧‧‧奈米線結構
701‧‧‧半導體塊基板
702‧‧‧間隔物
704‧‧‧低k材料
705‧‧‧邊緣區域
706‧‧‧空腔
708‧‧‧空腔
710‧‧‧矽層
711‧‧‧垂直側壁
718‧‧‧n型摻雜矽材料
720‧‧‧矽鍺層
721‧‧‧垂直側壁
為詳細瞭解上述本揭示之特徵，可參照實施例（其中一些圖示於附圖中）而對以上簡要概述的本揭示作更特定的描述。然而，應注意的是，附圖僅圖示例示性實施例，因此不應被視為範圍之限制，並可認可其他同樣有效的實施例。
第1圖為依據本揭示之一實施例的鰭式場效電晶體（finFET）之立體圖。
第2圖為依據本揭示之一實施例第1圖的finFET之橫剖面視圖。
第3圖為依據本揭示的各種實施例用於形成nMOS finFET的製造製程之流程圖。
第4A-4E圖為依據本揭示的各種實施例對應於第3圖的製程之各個階段的半導體元件之示意性剖視圖。
第5圖為依據本揭示的各種實施例在形成空腔之後第1圖的finFET之示意性剖視圖。
第6圖為依據本揭示的各種實施例用於形成奈米線結構的製造製程之流程圖。
第7A-7G圖為依據本揭示的實施例對應於第6圖的製程之各個階段的第7圖奈米線/奈米片結構之示意性剖視圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (20)

  1. 一種在一半導體基板上形成一半導體元件的方法，該方法包含以下步驟： 在一半導體材料上進行一各向異性蝕刻製程以在該半導體材料中暴露出一表面，其中該暴露表面位於該半導體元件之一現有結構與該半導體基板上形成該半導體材料的一半導體塊部分之間；在暴露側壁上進行一各向同性蝕刻製程，以在該半導體材料中形成一空腔，該空腔位於該現有結構與該半導體基板之該半導體塊部分之間；以及在該空腔的一表面上經由一選擇性磊晶生長（SEG）製程形成一層沉積材料，其中該沉積材料包括矽和一n型摻雜劑。
  2. 如請求項1所述之方法，進一步包含在該空腔的該表面上進行一磊晶前清洗製程，其中該磊晶前清洗製程包括使該空腔的該表面暴露於氫和氟物種。
  3. 如請求項2所述之方法，其中使該空腔的該表面暴露進一步包含藉由使該空腔的該表面同時暴露於H、NF3 、及NH3 電漿激發物種來使該表面暴露於電漿激發的氫和氟物種。
  4. 如請求項1所述之方法，其中該各向同性蝕刻製程包含對該半導體材料具有選擇性的一蝕刻製程。
  5. 如請求項4所述之方法，其中該各向同性蝕刻製程包含一化學氣相蝕刻製程，該化學氣相蝕刻製程包括以下步驟：使該暴露側壁暴露於HCl、HCl和GeH4 、及Cl2 中之至少一者。
  6. 如請求項1所述之方法，其中形成該層沉積材料包含以下步驟：使用該沉積材料填充該空腔。
  7. 如請求項1所述之方法，進一步包含在形成該層沉積材料之前在該空腔的該表面上沉積一含碳材料，其中該含碳材料包括一矽碳磷（SiCP）材料。
  8. 如請求項7所述之方法，其中該SiCP材料包括約0.1至2.0原子％的碳和約1E1020 個原子/cm3 至1E1021 個原子/cm3 的磷。
  9. 如請求項1所述之方法，其中在該暴露側壁上進行該各向同性蝕刻製程以在該半導體材料中形成該空腔包含以下步驟：移除半導體材料，直到該半導體材料包含一摻雜磷的半導體塊材的一部分被暴露。
  10. 如請求項1所述之方法，其中該n型摻雜劑包含砷（As），並且該選擇性磊晶生長（SEG）製程包括以下步驟：使該空腔的該表面暴露於AsCl3 、TBA、或AsH3 中之至少一者及二氯矽烷（DCS）、HCl、SiH4 、Si2 H6 、或Si4 H10 中之至少一者。
  11. 如請求項10所述之方法，其中形成該層沉積材料包含以下步驟：使用摻雜砷的材料填充該空腔，該摻雜砷的材料具有足以在該沉積材料內產生一目標拉伸應變的一砷濃度。
  12. 如請求項1所述之方法，進一步包含以下步驟：在該半導體材料上不進行該各向異性蝕刻製程的一部分上經由一選擇性磊晶生長（SEG）製程形成一層附加沉積材料，其中該附加沉積材料包括矽（Si）和磷（P）。
  13. 如請求項12所述之方法，其中在不使形成於該空腔的該表面上的該層沉積材料暴露於空氣之下形成該層附加沉積材料。
  14. 如請求項13所述之方法，其中在與在該空腔的該表面上形成該層沉積材料相同的處理腔室中進行形成該層附加沉積材料。
  15. 一種鰭式電晶體（finFET）元件，包含： 由一半導體基板形成的一半導體塊區域； 一半導體鰭片，位於該半導體塊區域上並包括一n型摻雜源極區域、一n型摻雜汲極區域、連接該n型摻雜源極區域和該n型摻雜汲極區域的一通道區域、及至少一磊晶生長的n型摻雜源極汲極延伸部分區域；以及 一閘極電極結構，形成在該半導體鰭片的一部分上並包括一閘極電極層、形成在該閘極電極層的一第一側壁上的一第一閘極間隔物、及形成在該閘極電極層的一第二側壁上的一第二閘極間隔物， 其中該至少一n型摻雜源極汲極延伸部分區域位於該半導體塊區域與該第一閘極間隔物或該第二閘極間隔物中之一者之間。
  16. 如請求項15所述之finFET元件，其中該至少一磊晶生長的n型摻雜源極汲極延伸部分包含： 一第一磊晶生長的n型摻雜源極汲極延伸部分，位於該半導體塊區域與該第一閘極間隔物之間；及 一第二磊晶生長的n型摻雜源極汲極延伸部分，位於該半導體塊區域與該第二閘極間隔物之間。
  17. 如請求項15所述之finFET元件，其中該磊晶生長的n型摻雜源極汲極延伸部分區域包含一摻雜砷的矽（Si：As）半導體材料。
  18. 如請求項15所述之finFET元件，進一步包含一含碳半導體層，該含碳半導體層與該至少一磊晶生長的n型摻雜源極汲極延伸部分區域接觸，並位於該至少一磊晶生長的n型摻雜源極汲極延伸部分區域與該n型摻雜源極區域或該n型摻雜汲極區域中之一者之間。
  19. 如請求項18所述之finFET元件，其中該含碳半導體層包含一矽碳磷材料。
  20. 一種奈米線結構，包含： 由一半導體基板形成的一半導體塊區域； 一矽（Si）層，形成在該半導體基板上並包括一磊晶生長的砷（As）摻雜部分；及 一矽鍺（Si-Ge）層，位於該矽層上並包括與該磊晶生長的砷摻雜部分接觸的一內部間隔結構， 其中該磊晶生長的砷摻雜部分位於該內部間隔結構與該半導體塊區域之間。
TW106112486A 2016-05-11 2017-04-14 使用n型摻雜的選擇性磊晶生長以在n型金氧半導體鰭式電晶體中形成非直視性的源極汲極延伸部分 TWI689971B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662335045P 2016-05-11 2016-05-11
US62/335,045 2016-05-11
US15/242,078 2016-08-19
US15/242,078 US9853129B2 (en) 2016-05-11 2016-08-19 Forming non-line-of-sight source drain extension in an nMOS finFET using n-doped selective epitaxial growth

Publications (2)

Publication Number Publication Date
TW201810364A true TW201810364A (zh) 2018-03-16
TWI689971B TWI689971B (zh) 2020-04-01

Family

ID=60267105

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106112486A TWI689971B (zh) 2016-05-11 2017-04-14 使用n型摻雜的選擇性磊晶生長以在n型金氧半導體鰭式電晶體中形成非直視性的源極汲極延伸部分

Country Status (4)

Country Link
US (2) US9853129B2 (zh)
KR (1) KR102113114B1 (zh)
TW (1) TWI689971B (zh)
WO (1) WO2017196482A1 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410931B2 (en) * 2017-01-09 2019-09-10 Samsung Electronics Co., Ltd. Fabricating method of nanosheet transistor spacer including inner spacer
CN108962987B (zh) * 2017-05-19 2020-11-13 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10586856B2 (en) 2018-06-14 2020-03-10 International Business Machines Corporation Nanosheet FET device with epitaxial nucleation
US11309404B2 (en) * 2018-07-05 2022-04-19 Applied Materials, Inc. Integrated CMOS source drain formation with advanced control
TWI821319B (zh) * 2018-07-05 2023-11-11 美商應用材料股份有限公司 利用先進控制方式的整合cmos源極汲極形成
CN110718464B (zh) * 2018-07-12 2023-03-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102582670B1 (ko) 2018-07-13 2023-09-25 삼성전자주식회사 반도체 장치
US11444174B2 (en) * 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
WO2020060751A1 (en) 2018-09-18 2020-03-26 Applied Materials, Inc. In-situ integrated chambers
US11101360B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
JP7277585B2 (ja) 2018-12-21 2023-05-19 アプライド マテリアルズ インコーポレイテッド 処理システム及び接点を形成する方法
US11195923B2 (en) 2018-12-21 2021-12-07 Applied Materials, Inc. Method of fabricating a semiconductor device having reduced contact resistance
US11177346B2 (en) 2019-01-07 2021-11-16 Samsung Electronics Co., Ltd. Semiconductor device
US11031502B2 (en) 2019-01-08 2021-06-08 Samsung Electronics Co., Ltd. Semiconductor devices
US11239363B2 (en) 2019-01-08 2022-02-01 Samsung Electronics Co., Ltd. Semiconductor devices
KR20240063193A (ko) 2019-02-08 2024-05-09 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스, 반도체 디바이스를 제조하는 방법, 및 프로세싱 시스템
US11195914B2 (en) 2019-07-26 2021-12-07 Applied Materials, Inc. Transistor and method for forming a transistor
WO2021021381A1 (en) * 2019-08-01 2021-02-04 Applied Materials, Inc. Arsenic diffusion profile engineering for transistors
KR20210026825A (ko) 2019-09-02 2021-03-10 삼성전자주식회사 안티몬 도핑층을 가진 소스/드레인 영역을 포함하는 반도체 소자
TW202129061A (zh) 2019-10-02 2021-08-01 美商應用材料股份有限公司 環繞式閘極輸入/輸出工程
KR20220080855A (ko) 2020-12-08 2022-06-15 삼성전자주식회사 반도체 장치
US20220359208A1 (en) * 2021-05-07 2022-11-10 Applied Materials, Inc. Process integration to reduce contact resistance in semiconductor device
KR20230022502A (ko) * 2021-08-09 2023-02-16 삼성전자주식회사 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1738001A2 (en) 2004-04-23 2007-01-03 ASM America, Inc. In situ doped epitaxial films
US7687383B2 (en) 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
JP2009521801A (ja) 2005-12-22 2009-06-04 エーエスエム アメリカ インコーポレイテッド ドープされた半導体物質のエピタキシャル堆積
US7943469B2 (en) * 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
FR2945891B1 (fr) * 2009-05-19 2011-07-15 Commissariat Energie Atomique Structure semiconductrice et procede de realisation d'une structure semiconductrice.
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8884341B2 (en) * 2011-08-16 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
US9059206B2 (en) * 2012-12-10 2015-06-16 International Business Machines Corporation Epitaxial grown extremely shallow extension region
US8940640B2 (en) * 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure of semiconductor device
KR102117978B1 (ko) * 2013-11-19 2020-06-02 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 설비
US10074730B2 (en) * 2016-01-28 2018-09-11 International Business Machines Corporation Forming stacked nanowire semiconductor device
US9595605B1 (en) * 2016-04-07 2017-03-14 International Business Machines Corporation Vertical single electron transistor formed by condensation

Also Published As

Publication number Publication date
KR20180134428A (ko) 2018-12-18
US20180240893A9 (en) 2018-08-23
US20170330960A1 (en) 2017-11-16
US20180069100A1 (en) 2018-03-08
US9853129B2 (en) 2017-12-26
KR102113114B1 (ko) 2020-05-20
US10483355B2 (en) 2019-11-19
WO2017196482A1 (en) 2017-11-16
TWI689971B (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
TWI689971B (zh) 使用n型摻雜的選擇性磊晶生長以在n型金氧半導體鰭式電晶體中形成非直視性的源極汲極延伸部分
US10262878B2 (en) Fluorine contamination control in semiconductor manufacturing process
US10361201B2 (en) Semiconductor structure and device formed using selective epitaxial process
US9997631B2 (en) Methods for reducing contact resistance in semiconductors manufacturing process
TWI552347B (zh) 使用經摻雜的凸起源極和汲極區的源極和汲極摻雜
US7494884B2 (en) SiGe selective growth without a hard mask
US9779995B2 (en) Highly scaled tunnel FET with tight pitch and method to fabricate same
US9412868B2 (en) Semiconductor device and fabrication method thereof
US10468258B1 (en) Passivator for gate dielectric
US11114545B2 (en) Cap layer and anneal for gapfill improvement
US9496395B2 (en) Semiconductor device having a strain feature in a gate spacer and methods of manufacture thereof
KR102495729B1 (ko) 고급 제어를 이용한 집적 cmos 소스 드레인 형성
US8912608B2 (en) Semiconductor device and fabrication method thereof
US9966271B2 (en) Method for modifying epitaxial growth shape
TWI821319B (zh) 利用先進控制方式的整合cmos源極汲極形成