KR20180134428A - N-도핑된 선택적 에피택셜 성장을 사용하여 nmos 핀펫에 비-가시선 소스 드레인 연장부 형성 - Google Patents

N-도핑된 선택적 에피택셜 성장을 사용하여 nmos 핀펫에 비-가시선 소스 드레인 연장부 형성 Download PDF

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Abstract

핀펫 디바이스는, n-도핑된 소스 또는 드레인 연장부가 배치되는 반도체 기판의 벌크 반도체 부분과 핀펫의 게이트 스페이서 사이에 배치되는 n-도핑된 소스 및/또는 드레인 연장부를 포함한다. n-도핑된 소스 또는 드레인 연장부는 게이트 스페이서에 근접하여 형성된 공동의 선택적 에피택셜 성장(SEG) 프로세스에 의해 형성된다.

Description

N-도핑된 선택적 에피택셜 성장을 사용하여 NMOS 핀펫에 비-가시선 소스 드레인 연장부 형성
본 개시내용의 실시예들은 일반적으로, 집적 회로들의 제조에 관한 것으로, 특히, n-도핑된 선택적 에피택셜 성장(SEG)을 사용하여 nMOS 핀펫(finFET)에서 소스 드레인 연장부들을 형성하기 위한 장치 및 방법에 관한 것이다.
트랜지스터는 대부분의 집적 회로들의 주요 구성요소이다. 트랜지스터의 구동 전류 및 그에 따른 속도는 트랜지스터의 게이트 폭에 비례하기 때문에, 더 빠른 트랜지스터들은 일반적으로, 더 큰 게이트 폭을 요구한다. 따라서, 트랜지스터 크기와 속도 사이에 상충하는 부분이 있고, 최대 구동 전류 및 최소 크기를 갖는 트랜지스터의 상충되는 목표들을 해결하기 위해 "핀" 전계 효과 트랜지스터들(핀펫들)이 개발되었다. 핀펫들은 트랜지스터의 풋프린트를 크게 증가시키지 않고 트랜지스터의 크기를 크게 증가시키는 핀-형상 채널 영역을 특징으로 하며, 이제 많은 집적 회로들에 적용된다. 그러나, 핀펫들은 그들 자신의 단점들을 갖는다.
첫째, 핀-형상 채널 영역이 종래의 이온 주입 기법들, 예컨대, 빔라인 이온 주입에 의해 용이하게 비정질화되거나 다른 방식으로 손상될 수 있기 때문에, 협소하고 높은 핀펫들의 경우에 수평 소스/드레인 연장부들의 형성이 점점 더 어려워진다. 구체적으로, 일부 핀펫 아키텍처들(예를 들어, 수평 게이트-올-어라운드, h-GAA)에서, 이온 주입은 규소 채널과, 인접한 규소-게르마늄(SiGe) 희생층 사이의 심각한 상호혼합을 야기할 수 있다. 그러한 상호혼합은, 그 다음에, 희생 SiGe 층을 선택적으로 제거하는 능력이 손상되기 때문에 매우 바람직하지 않다. 추가적으로, 열 어닐링을 통한 그러한 주입 손상의 복구는 핀펫 디바이스의 열 예산을 증가시킨다.
둘째, 핀펫의 수평 소스/드레인 연장부 영역의 원하는 도펀트의 정밀한 배치는 잘해봐야 매우 어려운데, 이는, 핀펫의 소스/드레인 연장부가 다른 구조들에 의해 커버될 수 있기 때문이다. 예를 들어, 희생 SiGe 초격자(SL) 층 상의 (내부) 측벽 스페이서는 전형적으로, 도핑이 수행되는 시간에 소스/드레인 연장부 영역을 커버한다. 결과적으로, 종래의 가시선 이온 주입 기법들은 핀펫 소스/드레인 연장부 영역에 도펀트들을 균일하게 직접 증착시킬 수 없다.
셋째, nMOS 디바이스들에서, 고농도로 도핑된 SiP 영역들로부터 채널 내로의 인의 강한 확산이, 더 작은 핀펫들에서는 우려 사항이다. 따라서, 더 높은 농도들의 인이, 매우 낮은 접촉 저항을 허용하고, 핀펫의 소스 및 드레인 영역들에서의 비저항을 유익하게 감소시킬 수 있지만, 소스/드레인 연장부로부터의 인 확산의 위험성이, 특히, 더 작은 치수들을 갖는 핀펫들의 경우에, 크게 증가된다.
따라서, 현재 이용가능하거나 개발 중인 핀펫 디바이스들에서 소스/드레인 영역들을 정밀하게 도핑하기 위한 기법들이 필요하다. 이러한 및 다른 필요들이 본 개시내용에서 다루어진다.
본 개시내용의 실시예들은, n-도핑된 반도체 물질로 채워진 공동을 포함하는 반도체 디바이스에 관한 것이고, 여기서, 채워진 공동은 n-도핑된 규소 함유 물질이 형성되는 반도체 기판의 벌크 반도체 부분과 반도체 디바이스의 기존 구조 사이에 배치된다. 하나 이상의 실시예에서, 반도체 디바이스는 핀펫 디바이스를 포함한다. 그러한 실시예들에서, n-도핑된 규소 함유 물질은, n-도핑된 소스 또는 드레인 연장부가 배치되는 반도체 기판의 벌크 반도체 부분과 핀펫의 게이트 스페이서 사이에 배치된 n-도핑된 소스 또는 드레인 연장부를 형성한다.
본 개시내용의 실시예들은 반도체 기판 상에 반도체 디바이스를 형성하는 방법을 제공한다. 방법은, 반도체 물질의 표면을 노출시키기 위해 반도체 물질에 이방성 식각 프로세스를 수행하는 단계 ― 노출된 표면은 반도체 물질이 형성되는 반도체 기판의 벌크 반도체 부분과 반도체 디바이스의 기존 구조 사이에 배치됨 ―, 반도체 기판의 벌크 반도체 부분과 기존 구조 사이에 배치되는 반도체 물질에 공동을 형성하기 위해 노출된 측벽에 등방성 식각 프로세스를 수행하는 단계, 및 증착된 물질의 층을 (SEG) 프로세스를 통해 공동의 표면 상에 형성하는 단계 ― 증착된 물질은 규소 및 n-형 도펀트를 포함함 ― 를 포함한다.
본 개시내용의 실시예들은, 반도체 기판, 반도체 핀, 및 게이트 전극 구조로부터 형성된 벌크 반도체 영역을 포함하는 핀펫 디바이스를 더 제공할 수 있다. 반도체 핀은 벌크 반도체 영역 상에 배치되며, n-도핑된 소스 영역, n-도핑된 드레인 영역, n-도핑된 소스 영역과 n-도핑된 드레인 영역을 연결하는 채널 영역, 및 적어도 하나의 에피택셜 성장된 n-도핑된 소스-드레인 연장부 영역을 포함한다. 게이트 전극 구조는 반도체 핀의 일부 상에 형성되고, 게이트 전극 층을 포함한다. 제1 게이트 스페이서가 게이트 전극 층의 제1 측벽 상에 형성되고, 제2 게이트 스페이서가 게이트 전극 층의 제2 측벽 상에 형성되고, 여기서, 적어도 하나의 n-도핑된 소스-드레인 연장부 영역은 벌크 반도체 영역과 제1 게이트 스페이서 또는 제2 게이트 스페이서 중 하나 사이에 배치된다.
본 개시내용의 실시예들은, 반도체 기판, 반도체 기판 상에 형성되고, 에피택셜 성장된 비소(As)-도핑된 부분을 포함하는 규소(Si) 층, 및 규소 층 상에 배치되고, 에피택셜 성장된 비소-도핑된 부분과 접촉하는 스페이서 구조를 포함하는 규소-게르마늄(Si-Ge) 층으로부터 형성된 벌크 반도체 영역을 포함하는 나노와이어/나노시트 구조를 더 제공할 수 있고, 여기서, 에피택셜 성장된 비소-도핑된 부분은 스페이서 구조와 벌크 반도체 영역 사이에 배치된다.
위에서 언급된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 첨부 도면들은 단지 예시적인 실시예들만을 예시하고 따라서 그 범위를 제한하는 것으로 간주되어서는 안 되며, 다른 동등하게 효과적인 실시예들을 허용할 수 있다는 점에 주목해야 한다.
도 1은 본 개시내용의 실시예에 따른, 핀 전계 효과 트랜지스터(핀펫)의 사시도이다.
도 2는 본 개시내용의 실시예에 따른, 도 1의 핀펫의 단면도이다.
도 3은 본 개시내용의 다양한 실시예들에 따른, nMOS 핀펫을 형성하기 위한 제조 프로세스의 흐름도이다.
도 4a-4e는 본 개시내용의 다양한 실시예들에 따른, 도 3의 프로세스의 다양한 스테이지들에 대응하는 반도체 디바이스의 개략적인 단면도들이다.
도 5는 본 개시내용의 다양한 실시예들에 따른, 공동들의 형성 이후의 도 1의 핀펫의 개략적인 단면도이다.
도 6은 본 개시내용의 다양한 실시예들에 따른, 나노와이어 구조를 형성하기 위한 제조 프로세스의 흐름도이다.
도 7a-7g는 본 개시내용의 실시예들에 따른, 도 6의 프로세스의 다양한 스테이지들에 대응하는 도 7의 나노와이어/나노시트 구조의 개략적인 단면도들이다.
본 개시내용의 실시예들은, 반도체 디바이스의 기존 구조와 반도체 기판의 벌크 반도체 부분 사이에 배치되는 영역 내에 형성되는 n-도핑된 반도체 물질을 포함하는 반도체 디바이스 및 그 형성 방법에 관한 것이다. 하나 이상의 실시예에서, 반도체 디바이스는 핀펫 디바이스를 포함한다. 그러한 실시예들에서, n-도핑된 규소 함유 물질은, n-도핑된 소스 또는 드레인 연장부가 배치되는 반도체 기판의 벌크 반도체 부분과 핀펫의 게이트 스페이서 사이에 배치된 n-도핑된 소스 또는 드레인 연장부를 형성한다.
도 1은 본 개시내용의 실시예에 따른, 핀 전계 효과 트랜지스터(핀펫)(100)의 사시도이다. 핀펫(100)은 반도체 기판(101), 반도체 기판(101)의 표면 상에 형성된 절연 영역들(102), 반도체 기판(101)의 표면 상에 형성된 핀 구조(120), 및 절연 영역들(102) 상에 그리고 핀 구조(120) 상에 형성된 게이트 전극 구조(130)를 포함한다. 핀 구조(120)의 최상부 부분은 핀펫(100)의 소스 접촉부(도시되지 않음)에 노출되고 전기적으로 결합되며, 핀 구조(120)의 다른 최상부 부분은 핀펫(100)의 드레인 접촉부(도시되지 않음)에 노출되고 전기적으로 결합되며, 반도체 핀(121)의 중심 부분은 핀펫(100)의 채널 영역을 포함한다. 게이트 전극 구조(130)는 핀펫(100)의 게이트로서 역할을 한다.
반도체 기판(101)은 벌크 규소(Si) 기판, 벌크 게르마늄(Ge) 기판, 벌크 규소-게르마늄(SiGe) 기판 등일 수 있다. 대안적으로 얕은 트렌치 격리(STI)라고 지칭되는 절연 영역들(102)은, 하나 이상의 유전체 물질, 예컨대, 이산화규소(SiO2), 질화규소(Si3N4), 또는 이의 다수의 층들을 포함할 수 있다. 절연 영역들(102)은 고밀도 플라즈마(HDP), 유동성 화학 기상 증착(FCVD) 등에 의해 형성될 수 있다.
핀 구조(120)는 반도체 핀(121) 및 반도체 핀(121)의 측벽들 상에 형성된 핀 스페이서들(명료성을 위해 도시되지 않음)을 포함한다. 반도체 핀(121)은 반도체 기판(101)으로부터 또는 반도체 기판(101) 상에 증착된 상이한 반도체 물질로부터 형성될 수 있다. 후자의 경우에, 상이한 반도체 물질은 규소-게르마늄, III-V 화합물 반도체 물질 등을 포함할 수 있다.
게이트 전극 구조(130)는 게이트 전극 층(131), 게이트 유전체 층(132), 게이트 스페이서들(133), 및 마스크 층(136)을 포함한다. 일부 실시예들에서, 게이트 전극 층(131)은 폴리규소 층 또는 폴리규소 층으로 캡핑된 금속 층을 포함한다. 다른 실시예들에서, 게이트 전극 층(131)은 금속 질화물들(예를 들어, 질화티타늄(TiN), 질화탄탈럼(TaN) 및 질화몰리브데넘(MoNx)), 금속 탄화물들(예컨대, 탄화탄탈럼(TaC) 및 탄화하프늄(HfC)), 금속-탄질화물들(예컨대, TaCN), 금속 산화물들(예컨대, 산화몰리브데넘(MoOx)), 금속 산질화물들(예컨대, 산질화몰리브데넘(MoOxNy)), 금속 규화물들(예컨대, 규화니켈), 및 이들의 조합들로부터 선택된 물질을 포함한다. 게이트 전극 층(131)은 또한, 폴리규소 층으로 캡핑된 금속 층일 수 있다.
게이트 유전체 층(132)은 반도체 핀(121)의 열 산화에 의해 형성될 수 있는 산화규소(SiOx)를 포함할 수 있다. 다른 실시예들에서, 게이트 유전체 층(132)은 증착 프로세스에 의해 형성된다. 게이트 유전체 층(132)을 형성하기 위한 적합한 물질들은 산화규소, 질화규소들, 산질화물들, 금속 산화물들, 예컨대, HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx, 및 이들의 조합들 및 다층들을 포함한다. 게이트 스페이서들(133)은 게이트 전극 층(131)의 측벽들 상에 형성되고, 각각은, 도시된 바와 같이 질화물 부분(134) 및/또는 산화물 부분(135)을 포함할 수 있다. 일부 실시예들에서, 마스크 층(136)은, 도시된 바와 같이 게이트 전극 층(131) 상에 형성될 수 있고, 질화규소를 포함할 수 있다.
도 2는 본 개시내용의 실시예에 따른, 핀펫(100)의 단면도이다. 도 2에 예시된 단면도는 도 1의 섹션(A-A)에서 취해진다. 도시된 바와 같이, 핀펫(100)은 고농도로 n-도핑된 영역들(201), n-도핑된 연장부 영역들(202), 및 채널 영역(205)을 갖는 반도체 핀(121)을 포함한다.
고농도로 n-도핑된 영역들(201)은 핀펫(100)의 소스 및 드레인 영역들을 형성하고, 비교적 높은 농도들의 n-도펀트들, 예컨대, 인(P)을 포함한다. 예를 들어, 일부 실시예들에서, 고농도로 n-도핑된 영역들(201)의 n-도펀트들의 농도는 5x1021 원자들/㎤만큼 높을 수 있다. 고농도로 n-도핑된 영역들(201)은 임의의 적합한 도핑 기법에 의해 생성될 수 있다. 고농도로 n-도핑된 영역들(201)이 일반적으로, 도핑 시에 핀펫(100)의 개재하는 구조에 의해 커버되지 않기 때문에, 가시선 도핑 기법, 예컨대, 빔라인 이온 주입이 채용될 수 있다. 대안적으로, 등각 도핑 기법, 예컨대, 플라즈마 도핑(PLAD)이, 고농도로 n-도핑된 영역들(201)을 형성하기 위해 채용될 수 있는데, 이는, 각각의 고농도로 n-도핑된 영역(201)의 상당한 부분이 일반적으로, 도핑 시에 노출되기 때문이다.
N-도핑된 연장부 영역들(202)은 핀펫(100)의 소스 및 드레인 연장부들을 형성하고, 하나 이상의 n-도펀트들을 포함한다. 본 개시내용의 실시예들에 따르면, n-도핑된 연장부 영역들(202)은, 고농도로 n-도핑된 영역들(201)에 위치된 n-도펀트들에 대한 확산 장벽으로서 작용하는 하나 이상의 n-도펀트를 포함한다. 따라서, n-도핑된 연장부 영역들(202)이 채널 영역(205)과 고농도로 n-도핑된 영역들(201) 사이에 배치되기 때문에, 고농도로 n-도핑된 영역들(201)에 위치된 n-도펀트들, 예컨대, 인은 채널 영역(205) 내로 확산할 수 없다. 현대의 핀펫 디바이스들과 연관된 작은 기하학적 구조들의 경우, 게이트 스페이서들(133)의 폭(133A) ― 이 폭은 또한 대략적으로, 고농도로 n-도핑된 영역들(201) 사이의 거리임 ― 은 단지 수 나노미터일 수 있다. 그러므로, 그러한 n-도펀트 확산은 nMOS 디바이스들, 예컨대, 핀펫(100)에서 심각한 난제일 수 있다.
일부 실시예들에서, 고농도로 n-도핑된 영역들(201)에 위치된 n-도펀트들은 인을 포함할 수 있다. 그러한 실시예들에서, n-도핑된 연장부 영역들(202)에 포함된 n-도펀트들은 비소(As)를 포함할 수 있으며, 이는 인 확산에 대한 상당한 확산 장벽으로서 또는 간단히 공간적(기하학적) 오프셋으로서 작용할 수 있다. 대안적으로 또는 추가적으로, 그러한 실시예들에서, n-도핑된 연장부 영역들(202)에 포함된 n-도펀트들은 안티모니(Sb)를 포함할 수 있으며, 이는 또한, 인 확산에 대한 부분 장벽으로서 작용할 수 있다.
일부 실시예들에서, n-도핑된 연장부 영역들(202)은 게이트 스페이서들(133)의 폭(133A)보다 작은 두께(202A)로 형성된다. 예를 들어, 그러한 실시예들에서, n-도핑된 연장부 영역들(202)의 두께(202A)는 폭(133A)보다 대략 1 나노미터 더 작을 수 있다. 결과적으로, 그러한 실시예들에서, n-도핑된 연장부 영역들(202)은 채널 영역(205) 내로 연장되지 않는다.
게다가, 본 개시내용의 실시예들에 따르면, n-도핑된 연장부 영역들(202)은 (SEG) 프로세스를 통해 형성된다. 구체적으로, 공동은 반도체 기판(101)의 벌크 반도체 부분과 게이트 스페이서들(133) 사이에 배치되는 반도체 핀(121)의 일부에 형성된다. 그 다음, 공동은 n-도핑된 반도체 물질, 예컨대, 비소(As)로 도핑된 규소 물질(예를 들어, 본원에서 또한 Si:As로 지칭됨)로 채워진다. 따라서, 핀펫(100)에 대한 소스-드레인 연장부들은 반도체 핀(121)의 기존 구조와 반도체 기판(101)의 벌크 반도체 부분 사이에 있는 반도체 핀(121)의 영역에 형성된다. 또한, n-도핑된 연장부 영역들(202)에 포함된 n-도펀트들은, 고농도로 n-도핑된 영역들(201)에 위치된 n-도펀트들에 대한 확산 장벽으로서 작용하도록 선택될 수 있다. 게이트 스페이서들(133)의 존재로 인해, n-도핑된 연장부 영역들(202)이 빔라인 이온 주입 또는 PLAD에 의해 형성될 수 없다는 점에 주목한다. n-도핑된 연장부 영역들(202)이 핀펫(100)에 형성될 수 있는 다양한 실시예들이 도 3 및 4a-4e와 함께 아래에 설명된다.
도 3은 본 개시내용의 다양한 실시예들에 따른, nMOS 핀펫을 형성하기 위한 제조 프로세스(300)의 흐름도이다. 도 4a-4e는 본 개시내용의 다양한 실시예들에 따른, 프로세스(300)의 다양한 스테이지들에 대응하는, 반도체 디바이스, 예컨대, 도 1의 핀펫(100)의 개략적인 단면도들이다. 프로세스(300)가, n-도핑된 연장부 영역을 형성하기 위해 예시되지만, 프로세스(300)는 기판 상에 다른 구조들도 형성하기 위해 채용될 수도 있다.
프로세스(300)는, 도 4a에 도시된 바와 같이, 게이트 전극 구조(130) 및 게이트 스페이서들(133)이 반도체 핀(121) 상에 형성되는 단계(301)에서 시작한다. 도 4a에 예시된 실시예에서, 반도체 핀(121)은 반도체 기판(101)의 일부로부터 형성된다.
단계(302)에서, 이방성 식각 프로세스는 게이트 스페이서들(133)과 반도체 기판(101)의 벌크 반도체 부분 사이에 배치되는 반도체 핀(121)의 일부에 대해 수행된다. 결과적으로, 도 4b에 예시된 바와 같이, 반도체 핀(121)의 반도체 물질의 하나 이상의 측벽 표면(401)이 노출된다. 도시된 바와 같이, 측벽 표면(401)은 핀펫(100)의 기존 구조와 반도체 기판(101)의 벌크 반도체 부분 사이에 배치된다. 즉, 측벽 표면(401)은 게이트 스페이서들(133)과 반도체 기판(101) 사이에 배치된다. 결과적으로, 측벽 표면(401)은, 종래의 표면-법선 가시선 이온 주입 기법으로 접근불가능한 반도체 핀(121)의 영역에 있다.
단계(302)의 이방성 식각 프로세스는, 측벽 표면(401)이 임의의 적합한 목표 길이(401A)를 갖도록, 반도체 핀(121)으로부터 충분한 물질을 제거하도록 선택될 수 있다. 예를 들어, 일부 실시예들에서, 단계(302)의 이방성 식각 프로세스는, 측벽 표면(401)이 약 5 nm 내지 약 10 nm의 목표 길이(401A)를 갖도록 수행된다. 다른 실시예들에서, 측벽 표면(401)은 게이트 스페이서들(133)의 기하학적 구조, 고농도로 n-도핑된 영역들(201)의 n-도펀트들의 농도, 채널 영역(205)의 치수들, 및 다른 인자들에 따라, 10 nm 초과 또는 5 nm 미만의 목표 길이(401A)를 가질 수 있다. 단계(302)의 이방성 식각 프로세스는, 예를 들어, 프로세스 동안 핀펫(100)의 다른 부분들 및 게이트 스페이서들(133)이 마스킹되는 깊은 반응성-이온 식각(DRIE) 프로세스일 수 있다.
단계(303)에서, 도 4c에 예시된 바와 같이, 반도체 핀(121)의 물질에 하나 이상의 공동(402)을 형성하기 위해 측벽 표면(401)에 대해 등방성 식각 프로세스가 수행된다. 도시된 바와 같이, 각각의 공동(402)은 표면(403)을 갖는다. 게다가, 각각의 공동(402)은 핀펫(100)의 기존 구조(즉, 게이트 스페이서들(133) 중 하나)와 반도체 기판(101)의 벌크 반도체 부분 사이에 배치된다. 결과적으로, 공동들(402)의 부분들은 각각, 가시선 이온 주입 기법으로 접근불가능한 반도체 핀(121)의 영역에 있다.
단계(303)의 등방성 식각 프로세스는, 공동(402)이 임의의 적합한 목표 폭(402A)을 갖도록, 반도체 핀(121)으로부터 충분한 물질을 제거하도록 선택될 수 있다. 예를 들어, 일부 실시예들에서, 단계(303)의 등방성 식각 프로세스는, 공동(402)이 약 2 nm 내지 약 10 nm의 목표 폭(402A)을 갖도록 수행된다. 다른 실시예들에서, 측벽 표면(401)은, 게이트 스페이서들(133)의 기하학적 구조, 고농도로 n-도핑된 영역들(201)의 n-도펀트들의 농도 및 다른 인자들에 따라, 10 nm 초과 또는 2 nm 미만의 목표 폭(402A)을 가질 수 있다. 예를 들어, 일부 실시예들에서, 목표 폭(402A)은, 공동들(402)이 게이트 스페이서들(133)의 폭(133A)보다 작은 약 1 nm 이하의 목표 폭(402A)을 갖도록 선택될 수 있다.
단계(303)의 등방성 식각 프로세스는, 반도체 핀(121)의 반도체 물질에 대해 선택적인 임의의 적합한 식각 프로세스를 포함할 수 있다. 예를 들어, 반도체 핀(121)이 규소(Si)를 포함할 때, 단계(303)의 등방성 식각 프로세스는 HCl 기재의 화학 기상 식각(CVE) 프로세스, HCl- 및 GeH4-기재의 CVE 프로세스, 및/또는 Cl2-기재의 CVE 프로세스 중 하나 이상을 포함할 수 있다.
일부 실시예들에서, 공동들(402)의 표면들(403)에 대해 증착-전 세정 프로세스 또는 다른 표면 준비 프로세스가 수행되는 선택적인 단계(304)가 수행된다. 표면 준비 프로세스는 표면(403) 상의 자연 산화물을 제거하고, 그 외에, 단계(305)에서 수행되는 (SEG) 프로세스 이전에 표면(403)을 준비하기 위해 수행될 수 있다. 표면 준비 프로세스는 건식 식각 프로세스, 습식 식각 프로세스, 또는 둘 모두의 조합을 포함할 수 있다.
그러한 실시예들에서, 건식 식각 프로세스는, 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스 인코포레이티드(Applied Materials, Inc.)로부터 입수가능한, 원격 플라즈마 보조 건식 식각 프로세스, 예컨대, 시코니™(SiCoNi™) 식각 프로세스, 또는 종래의 플라즈마 식각을 포함할 수 있다. 시코니™ 식각 프로세스에서, 표면들(403)은 H2, NF3, 및/또는 NH3 플라즈마 종들, 예를 들어, 플라즈마 여기된 수소 및 불소 종들에 노출된다. 예를 들어, 일부 실시예들에서, 표면들(403)은 H2, NF3, 및 NH3 플라즈마에 대한 동시 노출을 겪을 수 있다. 단계(304)의 시코니™ 식각 프로세스는 시코니 사전세정 챔버에서 수행될 수 있으며, 이는, 어플라이드 머티어리얼스로부터 입수가능한 센추라(Centura)™, 듀얼(Dual) ACP, 프로듀서(Producer)™ GT, 및 엔두라(Endura) 플랫폼을 포함하는 다양한 다중 처리 플랫폼들 중 하나에 통합될 수 있다. 습식 식각 프로세스는, 표면(403)을 수소-종결로 남기는, 표면(403)의 HF 식각이 수행되는 불화수소(HF) 산 최종 프로세스, 즉, 소위 "HF 최종" 프로세스를 포함할 수 있다. 대안적으로, 임의의 다른 액체 기재의 에피택셜-전 사전-세정 프로세스가 단계(304)에 채용될 수 있다.
단계(305)에서, 도 4d에 예시된 바와 같이, 증착된 물질의 층(406)을 성장시키기 위해 표면들(403)에 대해 (SEG) 프로세스가 수행됨으로써, n-도핑된 연장부 영역들(202)을 형성한다. 구체적으로, 증착된 물질은 반도체 물질, 예컨대, 규소, 및 n-형 도펀트를 포함한다. 예를 들어, 일부 실시예들에서, 증착된 물질(406)은 Si:As를 포함하고, 여기서, 증착된 물질(406)의 비소의 농도는 핀펫(100)의 전기적 요건들에 기초하여 선택된다. Si:As가, 약 5x1021 원자들/㎤만큼 높은 비소의 전기적 활성 도펀트 농도로 (SEG)를 통해 증착될 수 있음에 주목한다. 그러나, n-도핑된 연장부 영역들(202)에 존재하는 그러한 높은 비소 농도들은, AsV(비소-빈자리) 착물들의 원치않는 형성, 및 채널 영역(205) 내로의 비소 확산으로 인해 비저항의 증가들을 초래할 수 있다. 게다가, AsPV(비소-인-빈자리) 착물들은, n-도핑된 연장부 영역들(202)에 형성되어, 채널 영역들(205) 내로의 인의 증가된 확산을 야기할 수 있다. 결과적으로, 일부 실시예들에서, 증착된 물질(406)은 약 5x1020 원자들/㎤ 이하의 비소의 전기적 활성 도펀트 농도를 포함한다.
일부 실시예들에서, 증착된 물질(406)은 약 2 nm 내지 약 10 nm의 증착 두께(406A)를 가질 수 있다. 다른 실시예들에서, 증착된 물질(406)은 핀펫(100)의 특정 구성들에 대해 10 nm보다 더 두꺼운 증착 두께(406A)를 가질 수 있다. 일부 실시예들에서, 증착 두께(406A)는, 도 4d에 도시된 바와 같이, 증착된 물질(406)이 공동(402)을 완전히 채우도록 선택된다. 다른 실시예들에서, 증착 두께(406A)는, 증착된 물질(406)이 공동(402)을 부분적으로 채우고, 공동(402)을 형성하는 반도체 핀(121)의 노출된 표면을 커버하도록 선택된다.
단계(305)의 적합한 SEG 프로세스는, 특정한 n-도핑된 반도체 물질의 선택적 성장을 용이하게 하도록 선택되는, 특정 프로세스 온도들 및 압력들, 프로세스 가스들, 및 가스 유동들을 포함할 수 있다. 특정한 n-도핑된 반도체 물질이 Si:As를 포함하는 실시예들에서, 단계(305)의 SEG 프로세스에서 사용되는 도핑 가스는 AsH3, As(SiH3)3, AsCl3, 또는 TBA를 포함할 수 있다. SEG 프로세스에 채용되는 다른 가스들은 디클로로실란(DCS), HCl, SiH4, Si2H6, 및/또는 Si4H10을 포함할 수 있다. 그러한 실시예들에서, 단계(305)의 SEG 프로세스는 낮은 H2 캐리어 가스 유동을 갖는 대기압 또는 높은 대기압-이하 챔버에서 수행될 수 있다. 예를 들어, 그러한 실시예들에서, SEG 프로세스를 수행하는 처리 챔버의 프로세스 압력은 약 20-700 T 정도일 수 있다. 그러한 실시예들에서, 높은 반응기 압력 및 낮은 희석(낮은 캐리어 가스 유동으로 인함)은 높은 비소 및 높은 디클로로실란(H2SiCl2 또는 DCS) 분압들을 산출할 수 있고, 이에 의해, SEG 프로세스 동안 표면(403)으로부터 과잉 비소 및 염소(Cl)의 제거를 돕는다. 결과적으로, 높은 막 성장 속도 및 연관된 높은 비소 혼입률이 실현되고, 양호한 결정 품질이 달성될 수 있다.
단계(305)의 SEG 프로세스는 임의의 적합한 처리 챔버, 예컨대, 어플라이드 머티어리얼스로부터 입수가능한 프로듀서™ GT, 센추라™ AP, 및 엔두라 플랫폼을 포함하는 다양한 다중 처리 플랫폼들 중 하나에 통합되는 처리 챔버에서 수행될 수 있다. 그러한 실시예들에서, 단계(304)의 시코니™ 식각 프로세스는 동일한 다중 처리 플랫폼의 다른 챔버에서 수행될 수 있다.
단계(306)에서, 도 4e에 예시된 바와 같이, 고농도로 n-도핑된 영역들(201)이 형성되는 제2 SEG 프로세스가 수행된다. 고농도로 n-도핑된 영역들(201)은 n-도핑된 연장부 영역들(202) 상에 형성된다. 고농도로 n-도핑된 영역들(201)은 임의의 적합한 반도체 물질로 형성될 수 있고, 도핑된 규소, 도핑된 규소 게르마늄, 도핑된 규소 탄소 등을 포함한다. 도펀트 또는 도펀트들은 임의의 적합한 n-도펀트, 예컨대, 인을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 고농도로 n-도핑된 영역들(201)은 인-도핑된 규소(Si:P)를 포함할 수 있다. 고농도로 n-도핑된 영역들(201)을 형성하기 위해, 임의의 적합한 SEG 프로세스가 채용될 수 있다. 고농도로 n-도핑된 영역들(201)의 두께 및 다른 막 특성들은 핀펫(100)의 전기적 요건들, 핀펫(100)의 크기, 및 다른 인자들에 기초하여 선택될 수 있다.
일부 실시예들에서, 제2 SEG 프로세스는 단계(305)의 SEG 프로세스와 동일한 프로세스 챔버에서 수행된다. 따라서, n-도핑된 연장부 영역들(202)은, 고농도로 n-도핑된 영역들(201)의 형성 동안에 효과적으로 예비 증착 단계인 것에서 형성될 수 있다. 결과적으로, 그러한 실시예들에서, n-도핑된 연장부 영역들(202)을 형성하기 위해 전용 프로세스 챔버가 필요하지 않고, (n-도핑된 연장부 영역들(202)의 SEG를 수행하기 위한) 제1 프로세스 챔버로부터 (고농도로 n-도핑된 영역들(201)의 SEG를 수행하기 위한) 제2 프로세스 챔버로 기판을 이송하기 위한 추가적인 시간이 회피된다. 추가적으로, 증착된 물질(406)은 그러한 실시예들에서 공기에 노출되지 않는다. 대안적으로, 일부 실시예들에서, 제2 SEG 프로세스는 단계(305)의 SEG 프로세스와 상이한 프로세스 챔버에서 수행되고, 이에 의해, 유해 도펀트들, 예컨대, 비소에 노출되는 프로세스 챔버들의 개수를 감소시킨다. 그러한 실시예들에서, 두 챔버들 모두가, 동일한 다중 처리 플랫폼에 통합됨으로써, 진공 파괴 및 증착된 물질(406)의 공기에 대한 노출을 회피할 수 있다.
단계(306) 후에, 핀펫(100)의 나머지 구성요소들은 종래의 제조 기법들을 사용하여 완료될 수 있다.
프로세스(300)의 구현은 정밀하게 정의된 위치에서, 즉, 종래의 이온 주입 기법들로 접근하기 어려운 반도체 핀(121)의 영역에서, n-도핑된 연장부 영역들(202)의 형성을 가능하게 한다. 추가적으로, n-도핑된 연장부 영역(202)이 형성되는 프로세스는, 핀펫의 제조에 이미 채용된 기존의 선택적 에피택셜 성장 단계에 통합됨으로써, 핀펫을 형성하기 위한 프로세스 흐름에 대한 중단들을 최소화하거나 제거할 수 있다. 게다가, 주입 손상, 즉, 무거운 질량 이온 주입, 예컨대, 규소 간섭들 또는 심지어 규소 비정질화로부터의 결함들이 회피될 뿐만 아니라, 그러한 결정 결함들과 높은 농도들의 비소 및/또는 인 사이의 임의의 유해한 상호작용들도 회피된다. 그러므로, 프로세스들에 영향을 미치는, 사후 주입 어닐링 또는 연관된 추가적인 열 예산이 필요하지 않다. 또한, 단계(305)의 SEG 프로세스가 단계(306)의 SEG 프로세스와 동일한 프로세스 챔버에서, 또는 동일한 다중 처리 플랫폼 상의 상이한 프로세스 챔버들에서 수행될 때, 추가적인 사전-세정 관련 물질 손실이 또한 회피되는데, 이는, n-도핑된 연장부 영역들(202) 및 고농도로 n-도핑된 영역들(201)의 증착 사이에서 진공 파괴가 발생하지 않기 때문이다.
관련 기술분야에서 잘 알려진 바와 같이, nMOS 핀펫의 채널 영역 내로의 인장 변형의 도입은 nMOS 핀펫에서의 전하 이동성을 증가시킬 수 있다. 게다가, 본원에 설명된 바와 같이, 반도체 핀(121)의 채널 영역(205)에 인접한 에피택셜 성장된 Si:As 물질의 형성은, 채널 영역(205)에 상당한 인장 변형을 도입할 수 있다. 예를 들어, 본 개시내용의 일부 실시예들에 따르면, n-도핑된 연장부 영역들(202)은, n-도핑된 연장부 영역들(202) 내에 목표 인장 변형을 생성하기에 충분한 비소 농도로 증착될 수 있다. 따라서, 증착된 물질(406)이, 에피택셜 성장된 Si:As를 포함하는 실시예들에서, 핀펫(100)의 n-도핑된 연장부 영역들(202)의 형성의 추가적인 이점은, 채널 영역(205)이, n-도핑된 연장부 영역들(202)의 형성에 의해 내부에 도입된 인장 변형의 결과로서, 개선된 전하 이동성을 가질 수 있다는 것이다.
일부 실시예들에서, 선택적인 탄소-함유 층이 공동들(402)에 형성된다. 그러한 실시예들에서, 탄소-함유 층은 n-도핑된 연장부 영역(202)과 고농도로 n-도핑된 영역(201) 사이의 라이너일 수 있다. 하나의 그러한 실시예가 도 5에 예시된다.
도 5는 본 개시내용의 다양한 실시예들에 따른, 공동들(402)의 형성 이후의 핀펫(100)의 개략적인 단면도이다. 도시된 바와 같이, 탄소-함유 층(501)은 증착된 물질(406)의 표면(407) 상에 증착된다. 탄소(C)의 존재는, 인의 확산을 감소시키면서 비소의 확산을 증진시킬 수 있다. 따라서, 일부 실시예들에서, 탄소-함유 층(501)은 약 0.5% 내지 약 1.0% 탄소를 포함한다. 그러한 실시예들에서, 탄소-함유 층(501)은, 예를 들어, 약 1x1020 원자들/㎤ 내지 약 5x1020 원자들/㎤의 인을 더 포함할 수 있다. 이러한 탄소-함유 층은 약 650 ℃ +/- 50 ℃의 프로세스 온도의 대기압 또는 대기압-근처의 SEG 챔버에서 성장될 수 있다. 따라서, 탄소-함유 층(501)이 Si:C:P를 포함하는 실시예들에서, Si:P(고농도로 n-도핑된 영역(201)), Si:C:P(탄소-함유 층(501)), 및 Si:As(n-도핑된 연장부 영역들(202))를 포함하는 3층 구조가 형성된다. 이러한 3층 구조는 채널 영역(205)으로부터 멀리, 그리고 고농도로 n-도핑된 영역(201)을 향한 비소의 확산을 야기할 수 있다.
일부 실시예들에서, n-도핑된 반도체 물질은 종래의 이온 주입 기법들을 통해 접근불가능한 나노와이어 구조의 영역들에서 나노와이어 구조의 일부로서 형성될 수 있다. 그러한 일 실시예의 형성은 도 6 및 도 7a-7e와 함께 아래에서 설명된다.
도 6은 본 개시내용의 다양한 실시예들에 따른, 나노와이어 구조(700)를 형성하기 위한 제조 프로세스(600)의 흐름도이다. 도 7a-7e는 본 개시내용의 실시예들에 따른, 프로세스(600)의 다양한 스테이지들에 대응하는, 나노와이어 구조(700)의 개략적인 단면도들이다. 프로세스(600)가 나노와이어 구조의 n-도핑된 영역을 형성하기 위해 도시되지만, 프로세스(600)는 기판 상에 또한 다른 구조들도 형성하기 위해 채용될 수 있다.
프로세스(600)는, 도 7a에 예시된 바와 같이, 교번하는 규소 층들(710) 및 규소-게르마늄(SiGe) 층들이 벌크 반도체 기판(701) 상에 형성되는 단계(601)에서 시작한다. 벌크 반도체 기판(701)은 규소, 규소 게르마늄, 또는 임의의 다른 적합한 벌크 결정질 반도체 물질로 형성될 수 있다. 규소 층들(710) 및 규소-게르마늄 층들(720)은 각각, SEG 프로세스를 통해 형성될 수 있고, 전형적으로, 결정질 반도체 물질을 포함한다.
단계(602)에서, 도 7b에 예시된 바와 같이, 규소 층들(710) 및 규소-게르마늄 층들(720)은 규소 층들(710) 상의 수직 측벽들(711) 및 규소-게르마늄 층들(720) 상의 수직 측벽들(721)을 노출시키기 위해 패터닝 및 식각된다. 일부 실시예들에서, 단계(602)는 DRIE 프로세스를 포함한다.
단계(603)에서, 도 7c에 도시된 바와 같이, 공동들(706)을 형성하기 위해 규소-게르마늄 층들(720)은 수직 측벽들(721)로부터 내측으로 선택적으로 식각된다. 일부 실시예들에서, 규소 층들(710) 위의 규소-게르마늄 층들(720)을 선택적으로 제거하기 위해 화학적 기상 식각(CVE) 프로세스가 사용된다. 예를 들어, 감압-화학 기상 증착 반응기에서 SiGe 대 Si의 가스상 염산 선택적 식각이, 브이 데스테파니스(V Destefanis) 등의 반도체 과학 테크놀로지(Semicond. Sci. Technol.) 23 (2008)의 "High pressure in situ HCl etching of Si1-xGex versus Si for advanced devices"에 설명된 바와 같이 입증되었다. 대안적으로, 에피(epi) 반응기에서 인-시튜로 수행되는, GeH4-증진된 Si 식각이 후속하는 엑스-시튜 HF-침지(dip)가 단계(603)에 채용될 수 있다. 하나의 그러한 프로세스는, 브이. 마흐카우트산(V. Machkaoutsan) 등의 ECS 트랜잭션스(ECS Transactions), 50(9) 339-348(2012)의 "High Efficiency Low Temperature Pre-epi Clean Method For Advanced Group IV Epi Processing"에서 설명된다.
단계(604)에서, 도 7d에 예시된 바와 같이, 그 다음, 저-k 물질(704)이 벌크 반도체 기판(701) 상에 등각 증착된다. 저-k 물질(704)은 공동들(706)의 적어도 일부를 채운다.
단계(605)에서, 도 7e에 예시된 바와 같이, 규소 층들(710) 상의 수직 측벽들(711) 및 규소-게르마늄 층들(720) 상의 채워진 공동들(706)을 노출시키기 위해, 저-k 물질(704)이 패터닝 및 식각된다. 일부 실시예들에서, 단계(605)는 DRIE 프로세스를 포함한다. 채워진 공동들(706)은 스페이서들(702)을 형성하고, 여기서, 각각의 스페이서(702)는 규소-게르마늄 층(720)의 에지 영역(705)에 형성된다.
단계(606)에서, 도 7f에 도시된 바와 같이, 규소 층들(710)의 부분들은, 공동들(706)을 형성하기 위해, 에지 영역들(705)로부터 선택적으로 제거된다. 규소는, CVE 프로세스, 예컨대, 스페이서들(702) 위의 규소에 대해 선택적인 CVE 프로세스를 통해 에지 영역들(705)로부터 제거될 수 있다. 일부 실시예들에서, CVE 프로세스는 HCl-기재의 CVE 프로세스, HCl- 및 GeH4-기재의 CVE 프로세스, 및/또는 Cl2-기재의 CVE 프로세스 중 하나 이상을 포함할 수 있다.
단계(607)에서, 도 7g에 예시된 바와 같이, SEG 프로세스를 통해 공동들(706)에서 n-도핑된 규소 물질(718)이 성장된다. 일부 실시예들에서, n 도펀트는 비소이고, n-도핑된 규소 물질은 Si:As를 포함한다. 그러한 실시예들에서, 단계(605)의 SEG 프로세스는, 위에서 설명된 프로세스(300)에서의 단계(305)의 SEG 프로세스와 실질적으로 유사할 수 있다.
대안적인 실시예들에서, 스페이서들(702)은, 그 다음에 저-k 물질(704)로 채워지는 규소-게르마늄 층들(720)의 부분들을 선택적으로 식각하는 것보다는, 규소-게르마늄 층들(720)의 부분들을 선택적으로 산화시키는 것에 의해 형성될 수 있다.
프로세스(600)의 구현은 n-도핑된 영역들, 즉, n-도핑된 규소 물질(708)로 채워진 공동들(706)을 포함하는 나노와이어 구조(700)의 형성을 가능하게 한다. 공동들(706)이 나노와이어 구조(700)의 기존 구조와 반도체 기판(701)의 벌크 반도체 부분 사이에 배치되기 때문에, 위에서 설명된 n-도핑된 영역들은 가시선 이온 주입 기법들로 접근불가능하다는 것을 주목한다. 결과적으로, 그러한 n-도핑된 영역들은 종래의 기법들을 통해 형성될 수 없다.
요약하면, 본 개시내용의 하나 이상의 실시예들은, 반도체 디바이스의 기존 구조와, n-도핑된 규소 함유 물질이 형성되는 반도체 기판의 벌크 반도체 부분 사이에 배치되는, n-도핑된 반도체 물질의 영역들을 형성하기 위한 시스템들 및 기법들을 제공한다. 반도체 디바이스가 핀펫 디바이스를 포함하는 실시예들에서, n-도핑된 반도체 물질은, n-도핑된 소스 또는 드레인 연장부가 배치되는 반도체 기판의 벌크 반도체 부분과 핀펫의 게이트 스페이서 사이에 배치되는 n-도핑된 소스 및/또는 드레인 연장부를 형성한다.
전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들은 그의 기본 범위로부터 벗어나지 않고 안출될 수 있으며, 그의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (15)

  1. 반도체 기판 상에 반도체 디바이스를 형성하는 방법으로서,
    반도체 물질의 표면을 노출시키기 위해 상기 반도체 물질에 이방성 식각 프로세스를 수행하는 단계 ― 상기 노출된 표면은 상기 반도체 물질이 형성되는 반도체 기판의 벌크 반도체 부분과 반도체 디바이스의 기존 구조 사이에 배치됨 ―;
    상기 반도체 기판의 상기 벌크 반도체 부분과 상기 기존 구조 사이에 배치되는 반도체 물질에 공동을 형성하기 위해 노출된 측벽에 등방성 식각 프로세스를 수행하는 단계; 및
    증착된 물질의 층을 선택적 에피택셜 성장(SEG) 프로세스를 통해 상기 공동의 표면 상에 형성하는 단계 ― 상기 증착된 물질은 규소 및 n-형 도펀트를 포함함 ― 를 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 공동의 표면에 대해 에피택셜-전 세정 프로세스를 수행하는 단계를 더 포함하고, 상기 에피택셜-전 세정 프로세스는 수소 및 불소 종들에 대한 상기 공동의 표면의 노출을 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  3. 제2항에 있어서,
    상기 공동의 표면의 노출은, 상기 공동의 표면을 H, NF3, 및 NH3 플라즈마 여기된 종들에 동시에 노출시킴으로써 상기 표면을 플라즈마 여기된 수소 및 불소 종들에 노출시키는 것을 더 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 등방성 식각 프로세스는 상기 반도체 물질에 대해 선택적인 식각 프로세스를 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  5. 제1항에 있어서,
    상기 증착된 물질의 층을 형성하는 단계는, 상기 증착된 물질로 상기 공동을 채우는 것을 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 증착된 물질의 층을 형성하는 단계 이전에, 상기 공동의 표면 상에 탄소-함유 물질을 증착시키는 단계를 더 포함하고, 상기 탄소-함유 물질은 규소-탄소-인(SiCP) 물질을 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    상기 반도체 물질에 상기 공동을 형성하기 위해 상기 노출된 측벽에 대해 등방성 식각 프로세스를 수행하는 단계는, 인-도핑된 벌크 반도체 물질을 포함하는 상기 반도체 물질의 일부가 노출될 때까지 반도체 물질을 제거하는 것을 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    상기 n-형 도펀트는 비소(As)를 포함하고, 상기 선택적 에피택셜 성장(SEG) 프로세스는 상기 공동의 표면을 AsCl3, TBA 또는 AsH3 중 적어도 하나 및 디클로로실란(DCS), HCl, SiH4, Si2H6, 또는 Si4H10 중 적어도 하나에 노출시키는 단계를 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  9. 제8항에 있어서,
    상기 증착된 물질의 층을 형성하는 단계는, 상기 증착된 물질 내에 목표 인장 변형을 생성하기에 충분한 비소 농도를 갖는 비소-도핑된 물질로 상기 공동을 채우는 것을 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  10. 제1항에 있어서,
    상기 이방성 식각 프로세스가 수행되지 않는 상기 반도체 물질의 일부 상에 선택적 에피택셜 성장(SEG) 프로세스를 통해 추가적인 증착된 물질의 층을 형성하는 단계를 더 포함하고, 상기 추가적인 증착된 물질은 규소(Si) 및 인(P)을 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  11. 제10항에 있어서,
    상기 추가적인 증착된 물질의 층은, 상기 공동의 표면 상에 형성된 상기 증착된 물질의 층을 공기에 노출시키지 않고 형성되는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  12. 핀펫(finFET) 디바이스로서,
    반도체 기판으로부터 형성된 벌크 반도체 영역;
    상기 벌크 반도체 영역 상에 배치되고 n-도핑된 소스 영역, n-도핑된 드레인 영역, 상기 n-도핑된 소스 영역 및 상기 n-도핑된 드레인 영역을 연결하는 채널 영역, 및 적어도 하나의 에피택셜 성장된 n-도핑된 소스-드레인 연장부 영역을 포함하는 반도체 핀; 및
    상기 반도체 핀의 일부 상에 형성되고, 게이트 전극 층, 상기 게이트 전극 층의 제1 측벽 상에 형성된 제1 게이트 스페이서, 및 상기 게이트 전극 층의 제2 측벽 상에 형성된 제2 게이트 스페이서를 포함하는 게이트 전극 구조를 포함하고,
    상기 적어도 하나의 n-도핑된 소스-드레인 연장부 영역은 상기 벌크 반도체 영역과 상기 제1 게이트 스페이서 또는 상기 제2 게이트 스페이서 중 하나 사이에 배치되는, 핀펫 디바이스.
  13. 제12항에 있어서,
    상기 적어도 하나의 에피택셜 성장된 n-도핑된 소스-드레인 연장부는:
    상기 벌크 반도체 영역과 상기 제1 게이트 스페이서 사이에 배치되는 제1 에피택셜 성장된 n-도핑된 소스-드레인 연장부; 및
    상기 벌크 반도체 영역과 상기 제2 게이트 스페이서 사이에 배치되는 제2 에피택셜 성장된 n-도핑된 소스-드레인 연장부를 포함하는, 핀펫 디바이스.
  14. 제12항에 있어서,
    상기 적어도 하나의 에피택셜 성장된 n-도핑된 소스 드레인 연장부 영역들과 접촉하고, 상기 적어도 하나의 에피택셜 성장된 n-도핑된 소스-드레인 연장부 영역과, 상기 n-도핑된 소스 영역 또는 상기 n-도핑된 드레인 영역 중 하나 사이에 배치되는 탄소-함유 반도체 층을 더 포함하는, 핀펫 디바이스.
  15. 나노와이어 구조로서,
    반도체 기판으로부터 형성된 벌크 반도체 영역;
    상기 반도체 기판 상에 형성되고 에피택셜 성장된 비소(As)-도핑된 부분을 포함하는 규소(Si) 층; 및
    상기 규소 층 상에 배치되고, 상기 에피택셜 성장된 비소-도핑된 부분과 접촉하는 내부 스페이서 구조를 포함하는 규소-게르마늄(Si-Ge) 층을 포함하고,
    상기 에피택셜 성장된 비소-도핑된 부분은 상기 내부 스페이서 구조와 상기 벌크 반도체 영역 사이에 배치되는, 나노와이어 구조.
KR1020187035381A 2016-05-11 2017-04-12 N-도핑된 선택적 에피택셜 성장을 사용하여 nmos 핀펫에 비-가시선 소스 드레인 연장부 형성 KR102113114B1 (ko)

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US201662335045P 2016-05-11 2016-05-11
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