CN114586177A - 用于晶体管的砷扩散轮廓工法 - Google Patents

用于晶体管的砷扩散轮廓工法 Download PDF

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Abstract

本公开案的实施方式关于用于形成源极/漏极延伸的方法。在一个实施方式中，一种用于形成nMOS装置的方法包括以下步骤：在半导体鳍片的第一部分上形成栅极电极与栅极隔件，移除半导体鳍片的第二部分以暴露侧壁及底部，在侧壁及底部上形成砷掺杂的硅(Si：As)层，及在Si：As层上形成源极/漏极区域。在沉积Si：As层及形成源极/漏极区域期间，砷掺杂物从Si：As层扩散至定位于栅极隔件下方的半导体鳍片的第三部分中，且第三部分变成掺杂的源极/漏极延伸区域。通过利用Si：As层，控制源极/漏极延伸区域的掺杂，导致减少的接触电阻同时减少掺杂物扩散至沟道区域中。

Description

用于晶体管的砷扩散轮廓工法
技术领域
本公开案的实施方式大致关于用于形成晶体管的方法，且更特定而言，关于用于形成源极/漏极延伸的方法。
背景技术
晶体管为多数集成电路的关键部件。因为晶体管的驱动电流及因而速度正比于晶体管的栅极宽度，所以更快的晶体管大致需要更大的栅极宽度。因此，在晶体管尺寸及速度之间具有权衡，且已发展“鳍片”场效晶体管(FinFET)以解决晶体管的冲突目标，而具有最大驱动电流及最小尺寸。FinFET的特征在于鳍片形状的沟道区域，大大增加晶体管的尺寸而不会显著增加晶体管的占据面积，且目前应用在许多集成电路中。然而，FinFET仍与一些缺点相关联。
举例而言，在n沟道金属氧化物半导体(nMOS)装置中，于较小的FinFET中从重的磷掺杂的硅(Si：P)区域至沟道中磷原子的强扩散为一个问题。因此，尽管磷原子更高的浓度允许非常低的接触电阻且可有益地减少FinFET的源极及漏极区域中的电阻率，却大大增加从源极/漏极延伸至沟道中磷原子扩散的风险，特别是具有较小尺寸的FinFET而言。
因此，需要改善的方法以形成晶体管。
发明内容
本公开案的实施方式大致关于用于形成晶体管的方法，且更特定而言，关于用于形成源极/漏极延伸的方法。在一个实施方式中，一种晶体管，包括栅极电极结构，设置于沟道区域之上；源极/漏极延伸区域，以砷掺杂，设置于邻接沟道区域；砷掺杂的硅层，设置于源极/漏极延伸区域上；及源极/漏极区域，设置于砷掺杂的硅层上。
在另一实施方式中，一种用于形成晶体管的方法，包括以下步骤：移除半导体鳍片的第一部分，以暴露侧壁及底部，且半导体鳍片的第二部分设置于栅极电极结构下方。方法进一步包括以下步骤：通过选择性外延沉积工艺，在侧壁及底部上形成砷掺杂的硅层；及当以砷掺杂半导体鳍片的第二部分的同时，在砷掺杂的硅层上形成源极/漏极区域。
在另一实施方式中，一种存储有多个指令的非瞬时计算机可读取存储媒体，多个指令包括控制处理系统的部件的指令，以实行以下工艺：移除半导体鳍片的第一部分，以暴露侧壁及底部，且半导体鳍片的第二部分设置于栅极电极结构下方。工艺进一步包括通过选择性外延沉积工艺，在侧壁及底部上形成砷掺杂的硅层；及当以砷掺杂半导体鳍片的第二部分的同时，在砷掺杂的硅层上形成源极/漏极区域。
附图说明
以此方式可详细理解本公开案以上所述的特征，以上简要概述的本公开案的更特定说明可通过参考实施方式而获得，某些实施方式图示于附图中。然而，应理解附图仅图示示例性实施方式，且因此不应考虑为本公开的范围的限制，且可认可其他均等效果的实施方式。
图1根据本公开案的实施方式，为FinFET的概要透视图。
图2根据本公开案的实施方式，为图1的FinFET的概要剖面视图。
图3根据本公开案的实施方式，为用于形成图1的FinFET的工艺的流程图。
图4A-4D为根据本公开案的实施方式，对应于图3的工艺的各种阶段的半导体装置的概要剖面视图。
图5为适合用于实行图3的工艺的示例多重腔室处理系统的概要顶部视图。
为了促进理解，已尽可能地使用相同的元件符号代表共通图中相同的元件。应考虑一个实施方式的元件及特征可有益地并入其他实施方式中而无须进一步说明。
具体实施方式
本公开案的实施方式关于用于形成源极/漏极延伸的方法。在一个实施方式中，一种用于形成nMOS装置的方法包括以下步骤：在半导体鳍片的第一部分之上形成栅极电极与栅极隔件，移除半导体鳍片的第二部分以暴露侧壁及底部，在侧壁及底部上形成砷掺杂的硅(Si：As)层，及在Si：As层上形成源极/漏极区域。在沉积Si：As层及形成源极/漏极区域期间，砷掺杂物从Si：As层扩散至定位于栅极隔件下方的半导体鳍片的第三部分中，且第三部分变成掺杂的源极/漏极延伸区域。通过利用Si：As层，控制源极/漏极延伸区域的掺杂，导致减少的接触电阻同时减少掺杂物扩散至沟道区域中。
图1为根据本公开案的实施方式，FinFET 100的概要透视图。FinFET 100包括半导体基板101，设置于半导体基板101上的绝缘区域102，从半导体基板101延伸的半导体鳍片121，及设置于绝缘区域102及半导体鳍片121上的栅极电极结构130。半导体鳍片121的顶部部分暴露且电气耦合至FinFET 100的源极接触(未显示)，半导体鳍片121的另一顶部部分暴露且电气耦合至FinFET 100的源极接触(未显示)，且半导体鳍片121的中心部分包括FinFET 100的沟道区域。栅极电极结构130供以作为FinFET 100的栅极。
半导体基板101可为块状硅(Si)基板、块状锗(Ge)基板、块状硅锗(SiGe)基板或类似物。绝缘区域102，或者称为浅沟槽隔离(STI)，可包括一或多种介电材料，例如二氧化硅(SiO2)、氮化硅(Si3N4)或上述材料的多重层。绝缘区域102可通过高密度等离子体(HDP)、可流动化学气相沉积(FCVD)或类似工艺而形成。
鳍片隔件(为了清楚而未显示)可设置于半导体鳍片121的侧壁上。半导体鳍片121可由半导体基板101形成，或由沉积于半导体基板101上不同的半导体材料形成。在后者情况中，不同的半导体材料可包括硅锗、III-V族化合物半导体材料或类似材料。
栅极电极结构130包括栅极电极层131、栅极介电层132、栅极隔件133及掩模层136。在一些实施方式中，栅极电极层131包括多晶硅层或以多晶硅层封顶的金属层。在其他实施方式中，栅极电极层131包括由以下选择的材料：金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)及氮化钼(MoNx))、金属碳化物(例如，碳化钽(TaC)及碳化铪(HfC))、金属氮化物碳化物(例如TaCN)、金属氧化物(例如，氧化钼(MoOx))、金属氮氧化物(例如，氮氧化钼(MoOxNy))、金属硅化物(例如，硅化镍)、及上述物质的结合。栅极电极层131亦可为以多晶硅层封顶的金属层。
栅极介电层132可包括氧化硅(SiOx)，而可通过半导体鳍片121的热氧化形成。在其他实施方式中，栅极介电层132通过沉积工艺形成。用于形成栅极介电层132的适合的材料包括氧化硅、氮化硅、氮氧化物、金属氧化物，例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx及上述结合及多重层。栅极隔件133形成于栅极电极层131的侧壁上，且如所显示，各个栅极隔件133包括氮化物部分134及/或氧化物部分135。在一些实施方式中，如所显示，掩模层136形成于栅极电极层131上，且可包括氮化硅。
图2为根据本公开案的实施方式，FinFET 100的概要剖面视图。图2中图示的剖面视图由图1中的区段A-A撷取。如图2中所显示，FinFET 100包括具有源极及漏极区域201的半导体鳍片121、Si：As层204、源极及漏极延伸区域202及沟道区域205。
源极及漏极区域201包括相对高浓度的掺杂物，例如n型掺杂物，举例而言，磷(P)或砷(As)。举例而言，在一些实施方式中，于源极及漏极区域201中的n型掺杂物的浓度可高达5E21原子/cm3。源极及漏极区域201可通过任何适合的方法产生。在一个实施方式中，源极及漏极区域201通过使用外延沉积工艺原位掺杂半导体层而形成。在另一实施方式中，源极及漏极区域通过首先沉积半导体层且接着掺杂沉积的半导体层而形成。
各个源极/漏极区域201设置于Si：As层204上。Si：As层204具有从约1nm至约10nm的范围的厚度。Si：As层204可通过任何适合的方法沉积，例如外延沉积工艺。源极及漏极延伸区域202以As掺杂。在一些实施方式中，源极及漏极延伸区域202形成具有厚度202A，厚度202A实质上与栅极隔件133的宽度133A相同。
由于与现代FinFET装置相关联的小几何尺寸，栅极隔件133的宽度133A可为仅数个纳米，所述宽度133A大约亦为沟道区域205与源极/漏极区域201之间的距离。传统上，未掺杂的源极及漏极延伸区域首先被移除，且掺杂的源极及漏极延伸区域形成于沟道区域的两侧上。在形成掺杂的源极及漏极延伸区域期间掺杂物可扩散至沟道区域中。或者，通过任何掺杂方法掺杂未掺杂的源极及漏极延伸区域亦可导致掺杂物扩散至沟道区域中。
为了形成掺杂的源极及漏极延伸区域202而不具有掺杂物扩散至沟道区域205中的风险，利用Si：As层204。在沉积Si：As层204及沉积源极及漏极区域201期间，As原子从Si：As层204扩散至源极及漏极延伸区域202。从Si：As层204扩散的As原子可通过控制在Si：As层204中过多点缺陷的量来控制。通过在较低温度下沉积Si：As层204，例如从约摄氏500度至约摄氏700度，及高的沉积率，例如每分钟约50埃至每分钟约500埃，如此沉积的Si：As层204富含点缺陷。在沉积源极及漏极区域201期间，归因于在Si：As层204中的点缺陷通量，例如从约摄氏500度至约摄氏700度的沉积温度增加As原子扩散至源极及漏极延伸区域202中。接近源极及漏极区域201沉积的终点，在Si：As层204中的过多点缺陷移动至介于Si：As层204及源极/漏极延伸区域202之间的界面，而阻止As原子从Si：As层204扩散至源极/漏极延伸区域202。因此，在Si：As层204中过多点缺陷的量控制As原子的扩散深度。换句话说，在沉积源极及漏极区域201期间，在Si：As层204、源极及漏极区域201及对腔室环境暴露的表面耗尽过多点缺陷，而阻止As原子从Si：As层204进一步扩散至源极及漏极延伸层202。在一些实施方式中，从Si：As层204至源极及漏极延伸层202的As原子的扩散可通过在沉积源极及漏极区域201之前于Si：As层204上实行热处理工艺来控制。热处理工艺可为尖峰退火工艺。
图3为根据本公开案的实施方式，用于形成nMOS FinFET的工艺300的流程图。图4A-4D为根据本公开案的实施方式，对应于工艺300的各种阶段的半导体装置的概要剖面视图。尽管工艺300图示用于形成n型掺杂的源极/漏极延伸区域，亦可实施工艺300以在基板上形成其他结构。工艺300于操作302处开始，如图4A中所显示，其中在半导体鳍片121上形成栅极电极结构130与栅极隔件133。栅极电极结构130与栅极隔件133设置于半导体鳍片121的第一部分402上，且暴露半导体鳍片的第二部分404。半导体鳍片121的第一部分402包括设置于栅极电极结构130下方的沟道区域205，及设置于栅极隔件133下方的第三部分406。
于操作304处，如图4B中所显示，实行蚀刻工艺以移除半导体鳍片121的第二部分404。蚀刻工艺可为各向异性蚀刻工艺。各向异性蚀刻工艺可为，举例而言，深反应离子蚀刻(DRIE)工艺，期间掩模栅极电极结构130与栅极隔件133。蚀刻工艺暴露半导体鳍片的第三部分406的侧壁401及底部403。底部403可为半导体基板101的表面。
在操作306处，如图4C中所显示，于侧壁401及底部403上沉积Si：As层204。Si：As层204可具有从约1nm至约10nm的范围的厚度。Si：As层204可通过外延沉积工艺来沉积，例如选择性外延沉积工艺。举例而言，Si：As层204沉积于以半导体材料制成的侧壁401及底部403上，例如Si，且Si：As层204不沉积于以介电材料制成的栅极隔件133及掩模层136上。沉积工艺可在从约1Torr至约600Torr的范围的腔室压力下实行，例如从约10Torr至约20Torr，且在从约摄氏500度至约摄氏700度的范围的沉积温度(基板的温度)，例如从约摄氏600度至约摄氏625度。含硅前驱物及含砷前驱物流至处理腔室中。含硅前驱物可为硅烷、乙硅烷、二氯硅烷(DCS)、三氯硅烷(TCS)或任何适合的含硅前驱物。含硅前驱物可包括二或更多含硅气体。含硅前驱物可具有从约1sccm至约1000sccm的范围的流率，例如1sccm至约500sccm，或10sccm至约1000sccm。含砷前驱物可为砷化氢、第三丁基胂(TBA)或任何适合的含砷前驱物。含砷前驱物可包括二或更多含砷气体。含砷前驱物可具有从约0.1sccm至约100sccm的范围的流率。在一些实施方式中，例如氮气或氢气的载气可与含硅前驱物及含砷前驱物一起流动。在一些实施方式中，蚀刻剂可与含硅前驱物及含砷前驱物一起流动，以便实行选择性回蚀，以改善Si：As沉积的选择性。蚀刻剂的范例为盐酸。
在Si：As层204中过多点缺陷的量可通过改变处理条件而控制，例如前驱物的部分压力、前驱物的比例、处理温度及/或层厚度。Si：As层204中过多点缺陷的量可控制As原子扩散至半导体鳍片121的第三部分406中。在沉积Si：As层204期间，As原子扩散至半导体鳍片121的第三部分406中。
在操作308处，如图4D中所显示，于Si：As层204上形成源极及漏极区域201。源极及漏极区域201可为掺杂的半导体材料，例如磷掺杂的硅。源极及漏极区域201可通过任何适合的方法形成，例如外延沉积工艺。在沉积源极及漏极区域201期间，于Si：As层204中的As原子持续扩散至半导体鳍片121的第三部分406中，且如图4D中所显示，半导体鳍片121的掺杂的第三部分406变成源极及漏极延伸区域202。源极及漏极延伸区域202相较于源极及漏极区域201具有较小的掺杂物浓度。举例而言，各个源极/漏极延伸区域202具有从约1E17原子/cm3至约2E20原子/cm3之范围的掺杂物浓度。在源极及漏极区域201中的掺杂物可与在源极及漏极延伸区域202中的掺杂物相同或不同。在一个实施方式中，在源极及漏极区域201中的掺杂物为磷，且在源极及漏极延伸区域202中的掺杂物为砷。
可适合根据此处所提供的教示修改的处理系统的范例包括
Figure BDA0003491801590000071
Figure BDA0003491801590000072
或
Figure BDA0003491801590000073
集成处理系统，或从位于美国加州圣克拉拉市的应用材料公司商业上可取得的其他适合的处理系统。应考虑其他处理系统(包括来自其他制造商的处理系统)可适以从此处所述的方案获益。图5根据本公开案的实施方式，图示可使用以完成图3中图标的方法300的范例多重腔室处理系统500的概要顶部视图。如图5中所显示，多个处理腔室502耦合至第一传送腔室504。第一传送腔室504亦耦合至第一对直通腔室506。第一传送腔室504具有中心设置的传送机械手臂(未显示)，用于在直通腔室506及处理腔室502之间传送基板。直通腔室506耦合至第二传送腔室510，而第二传送腔室510耦合至处理腔室514及处理腔室516。第二传送腔室510具有中心设置的传送机械手臂(未显示)，用于在一组装载锁定腔室512及处理腔室514或处理腔室516之间传送基板。工厂界面520通过装载锁定腔室512连接至第二传送腔室510。工厂界面520在装载锁定腔室512的相对侧上耦合至一或多个晶片盒530。晶片盒530通常为前开式统一晶片盒(FOUP)而可从无尘室存取。
在操作期间，基板首先传送至处理腔室514，在所述处理腔室514中可实行操作302。基板接着传送至处理腔室516，在所述处理腔室516中可实行操作304。下一步，基板传送至一或多个处理腔室502，在所述处理腔室502中可实行操作306及308。因为所有操作302、304、306及308在相同的处理系统500内实行，所以随着基板传送至各种腔室并未打断真空，而减少污染的机率且改善沉积外延膜的质量。
在一些实施方式中，操作304在并非处理系统500的部分的蚀刻腔室中实行。
系统控制器580耦合至处理系统500用于控制处理系统500或控制处理系统500的部件。举例而言，系统控制器580可通过使用直接控制处理系统500的腔室502、504、506、510、512、514、516，或通过控制与腔室502、504、506、510、512、514、516相关联的控制器来控制处理系统500的操作。在操作中，系统控制器580能够从分别的腔室收集资料及回馈，以协调处理系统500的性能。
系统控制器580大致包括中央处理单元(CPU)582、存储器584及支持电路586。CPU582可为任何形式的通用处理器之一，而可在工业设定中使用。存储器584、非瞬时计算机可读取媒体或机器可读取存储装置可通过CPU 582存取，且可为一或多个存储器，例如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘或任何其他形式的数字存储，不论本端或远程。支持电路586耦合至CPU 582且可包含快取、时钟电路、输入/输出子系统、电源供应器及类似物。系统控制器580经配置成实行存储于存储器584中的方法300。在本公开案中公开的各种实施方式通过执行存储于存储器584(或特定处理腔室的存储器中)中的计算机指令码而可大致在CPU 582的控制下实施，作为例如计算机程序产品或软件例程。亦即，计算机程序产品实体安装在存储器584(或非瞬时计算机可读取媒体或机器可读取存储装置)上。当计算机脚本通过CPU 582执行时，CPU 582控制腔室以根据各种实施方式实行操作。
通过在源极及漏极区域以及源极及漏极延伸区域之间利用Si：As层，控制源极及漏极延伸区域的掺杂。结果，As原子不会扩散至沟道区域中。再者，省略例如源极及漏极延伸凹陷及源极及漏极延伸重新成长的工艺。
尽管以上针对本公开案的实施方式，可设计本公开案的其他及进一步实施方式而不会悖离本公开案的基本范围，且本公开案的范围通过以下权利要求来决定。

Claims (20)

1.一种晶体管，包含：
栅极电极结构，设置于沟道区域之上；
源极/漏极延伸区域，以砷掺杂，设置于邻接所述沟道区域；
砷掺杂的硅层，设置于所述源极/漏极延伸区域上；及
源极/漏极区域，设置于所述砷掺杂的硅层上。
2.如权利要求1所述的晶体管，其中所述栅极电极结构包含栅极电极层、栅极介电层与栅极隔件。
3.如权利要求2所述的晶体管，其中所述栅极隔件设置于所述源极/漏极延伸区域之上。
4.如权利要求3所述的晶体管，其中所述源极/漏极延伸区域包含具有第一掺杂物浓度的第一掺杂的半导体材料。
5.如权利要求4所述的晶体管，其中所述源极/漏极区域包含具有第二掺杂物浓度的第二掺杂的半导体材料，所述第二掺杂物浓度大于所述第一掺杂物浓度。
6.如权利要求5所述的晶体管，其中在所述第一掺杂的半导体材料中的掺杂物与在所述第二掺杂的半导体材料中的掺杂物为相同的。
7.如权利要求5所述的晶体管，其中在所述第一掺杂的半导体材料中的掺杂物不同于在所述第二掺杂的半导体材料中的掺杂物。
8.一种用于形成晶体管的方法，包含以下步骤：
移除半导体鳍片的第一部分，以暴露侧壁及底部，所述半导体鳍片的第二部分设置于栅极电极结构下方；
通过外延沉积工艺，在所述侧壁及所述底部上形成砷掺杂的硅层；及
当以砷掺杂所述半导体鳍片的所述第二部分的同时，在所述砷掺杂的硅层上形成源极/漏极区域。
9.如权利要求8所述的方法，其中移除所述半导体鳍片的所述第一部分的步骤通过各向异性蚀刻工艺实行。
10.如权利要求8所述的方法，其中在所述外延沉积工艺期间腔室压力为从约1Torr至约600Torr的范围。
11.如权利要求10所述的方法，其中在所述外延沉积工艺期间的沉积温度为从约摄氏500度至约摄氏700度的范围。
12.如权利要求11所述的方法，所述方法进一步包含以下步骤：在所述外延沉积工艺期间，将含硅前驱物及含砷前驱物流至处理腔室中。
13.如权利要求12所述的方法，所述方法进一步包含以下步骤：在所述外延沉积工艺期间，将蚀刻剂流至所述处理腔室中，以达成选择性外延沉积工艺。
14.如权利要求8所述的方法，所述方法进一步包含以下步骤：在形成所述砷掺杂的硅层期间及/或在形成所述源极/漏极区域期间，掺杂所述半导体鳍片的所述第二部分。
15.如权利要求14所述的方法，其中所述第二部分具有从约1E17原子/cm3至约2E20原子/cm3的范围的掺杂物浓度。
16.一种存储有多个指令的非瞬时计算机可读取存储媒体，所述指令包括控制处理系统的部件的指令，以实行以下工艺：
移除半导体鳍片的第一部分，以暴露侧壁及底部，所述半导体鳍片的第二部分设置于栅极电极结构下方；
通过外延沉积工艺，在所述侧壁及所述底部上形成砷掺杂的硅层；及
当以砷掺杂所述半导体鳍片的所述第二部分的同时，在所述砷掺杂的硅层上形成源极/漏极区域。
17.如权利要求16所述的非瞬时计算机可读取存储媒体，其中移除所述半导体鳍片的所述第一部分的步骤通过各向异性蚀刻工艺实行。
18.如权利要求16所述的非瞬时计算机可读取存储媒体，其中在所述外延沉积工艺期间腔室压力为从约1Torr至约600Torr的范围。
19.如权利要求18所述的非瞬时计算机可读取存储媒体，其中在所述外延沉积工艺期间沉积温度为从约摄氏500度至约摄氏700度的范围。
20.如权利要求19所述的非瞬时计算机可读取存储媒体，所述非瞬时计算机可读取存储媒体进一步包含在形成所述砷掺杂的硅层期间及/或在形成所述源极/漏极区域期间，掺杂所述半导体鳍片的所述第二部分。
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