CN103972059B - 用于在沟槽中形成半导体区的方法 - Google Patents
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Abstract
本发明公开了一种方法，包括对半导体衬底位于相对的隔离区之间的部分进行凹槽化以形成凹槽。在凹槽化步骤之后，半导体衬底的部分包括顶面。顶面包括平整表面以及具有（111）表面平面的倾斜表面。倾斜表面包括连接至平整表面的底部边缘，以及连接至隔离区中的一个的顶部边缘。该方法还包括进行外延以在凹槽中生长半导体材料，其中半导体材料自平整表面和所述倾斜表面生长，并对半导体材料进行退火。本发明还公开了一种用于在沟槽中形成半导体区的方法。
Description
本申请为以下共同转让的美国专利申请的部分继续申请：2013年2月1日递交的、名称为“Methods for Forming Semiconductor Regions in Trenches”、No.13/757,615的专利申请，在此通过引用并入本文中。
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种用于在沟槽中形成半导体区的方法。
背景技术
金属氧化物半导体（MOS）晶体管的速度与MOS晶体管的驱动电流紧密相关，该驱动电流与电荷的迁移率更为紧密相关。例如，当NMOS晶体管的沟道区中的电子迁移率高时，NMOS晶体管具有高驱动电流，而当PMOS晶体管的沟道区中的空穴迁移率高时，PMOS晶体管具有高驱动电流。因而，锗、硅锗以及组III和组V元素的化合物半导体材料（在下文中称为III-V化合物半导体）是用于形成高电子迁移率和/或空穴迁移率的较好的候选。
在集成电路形成工艺中使用硅、硅锗以及III-V化合物半导体的现存的问题是这些半导体材料的薄膜的形成困难。当前，没有合适的块生长方法。因此，通常通过在诸如硅或碳化硅衬底的衬底上外延生长薄膜来共同形成锗、硅锗以及III-V化合物半导体。然而，现有可用的衬底材料不具有与III-V化合物半导体的晶格常数和热膨胀系数紧密匹配的晶格常数和热膨胀系数。例如，硅的晶格常数是大约，锗的晶格常数是大约而GaAs（其为常用的III-V化合物半导体）的晶格常数为因此，从其他衬底生长的所得到的含锗半导体和III-V化合物半导体存在较高缺陷密度。因此，开发了多种方法以减少所生长的半导体的缺陷密度。一种已知方法是在浅沟槽隔离区中形成凹槽、然后在凹槽中生长锗、硅锗、或者III-V化合物半导体。尽管使用该方法形成的半导体相比于从均厚硅晶圆生长出的半导体通常具有较低的缺陷密度，但缺陷密度仍然经常较高。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括：
对半导体衬底位于相对的隔离区之间的部分进行凹槽化以形成凹槽，其中，在所述凹槽化的步骤之后，所述半导体衬底的所述部分包括顶面，所述顶面包括：
平整表面；以及
具有（111）表面平面的倾斜表面，其中所述倾斜表面包括连接至所述平整表面的底部边缘以及连接至其中一个所述隔离区的顶部边缘；
进行外延以在所述凹槽中生长半导体材料，其中所述半导体材料自所述平整表面和所述倾斜表面生长；以及
对所述半导体材料进行退火。
在可选实施例中，所述顶部边缘位于所述凹槽的第一深度处，所述底部边缘位于所述凹槽的第二深度处，并且所述第一深度和所述第二深度具有小于约0.6的比率。
在可选实施例中，所述方法还包括进行平坦化以使所述半导体材料的顶面与所述隔离区的顶面齐平，其中在所述平坦化之后进行所述退火。
在可选实施例中，使用氮气（N2）作为处理气体进行所述退火。
在可选实施例中，以大约800°C至大约900°C之间的温度进行所述退火。
在可选实施例中，对所述半导体衬底的所述部分进行凹槽化的步骤包括使用包括四甲基氢氧化铵（TMAH）的蚀刻溶液来对所述半导体衬底的所述部分进行蚀刻，其中所述TMAH的浓度在大约5%至大约95%之间。
在可选实施例中，所述方法还包括：进行平坦化以使所述半导体材料的顶面与所述隔离区的顶面齐平；以及，在所述平坦化之后，对所述隔离区进行凹槽化。
在可选实施例中，在对所述隔离区进行凹槽化的步骤之后，所述隔离区的剩余部分的顶面高于所述倾斜表面的所述顶部边缘。
根据本发明的另一方面，还提供了一种方法，包括：
对半导体衬底位于相对的隔离区之间的部分进行凹槽化以形成凹槽，其中，在所述凹槽化的步骤之后，所述半导体衬底的所述部分包括顶面，所述顶面包括：
平整表面；以及
具有连接至所述平整表面的（111）表面平面的倾斜表面；
进行外延以在所述凹槽中生长半导体材料，其中所述半导体材料自所述平整表面和所述倾斜表面生长；
进行平坦化以使所述半导体材料的顶面与所述隔离区的顶面齐平；以及
对所述半导体材料进行退火，其中用氮气（N2）作为退火的处理气体，在大约800°C至大约900°C之间的温度下进行所述退火。
在可选实施例中，所述倾斜表面包括：连接至所述平整表面的底部边缘；以及，顶部边缘，所述顶部边缘位于所述凹槽的第一深度处，所述底部边缘位于所述凹槽的第二深度处，并且所述第一深度和所述第二深度具有小于大约0.6的比率。
在可选实施例中，对所述半导体衬底的所述部分进行凹槽化的步骤包括使用包括四甲基氢氧化铵（TMAH）的蚀刻溶液来对所述半导体衬底的所述部分进行蚀刻，其中所述TMAH的浓度在大约5%至大约95%之间。
在可选实施例中，在所述平坦化之后，对所述隔离区进行凹槽化。
在可选实施例中，在对所述隔离区进行凹槽化的步骤之后，所述半导体材料的高于所述隔离区的剩余部分的顶面的部分形成半导体鳍，所述方法还包括：在所述半导体鳍的侧壁和顶面上形成栅极电介质；在所述栅极电介质上形成栅电极；以及，在所述栅电极的相对侧上形成源极区和漏极区。
在可选实施例中，在对所述隔离区进行凹槽化的步骤之后，所述隔离区的剩余部分的顶面高于所述倾斜表面的顶部边缘。
根据本发明的又一方面，还提供了一种方法，包括：
对半导体衬底位于相对的隔离区之间的部分进行凹槽化以形成凹槽，其中，在所述凹槽化的步骤之后，所述半导体衬底的所述部分包括顶面，所述顶面包括：
平整表面；以及
具有（111）表面平面的倾斜表面，所述倾斜表面包括连接至所述平整表面的底部边缘、以及顶部边缘，其中所述顶部边缘位于所述凹槽的第一深度处，并且所述底部边缘位于所述凹槽的第二深度处，所述第一深度和所述第二深度具有小于大约0.6的比率；
进行外延以在所述凹槽中生长半导体材料，其中所述半导体材料自所述平整表面和所述倾斜表面生长；
进行平坦化以使所述半导体材料的顶面与所述隔离区的顶面齐平；以及
在平坦化之后，对所述半导体材料进行退火，其中，用氮气（N2）作为所述退火的处理气体，以大约800°C至大约900°C之间的温度进行所述退火。
在可选实施例中，对所述半导体衬底的所述部分进行凹槽化的步骤包括使用包括四甲基氢氧化铵（TMAH）的蚀刻溶液来对所述半导体衬底的所述部分进行蚀刻，其中所述TMAH的浓度低于大约30%。
在可选实施例中，所述方法还包括：在所述平坦化之后，对所述隔离区进行凹槽化。
在可选实施例中，在对所述隔离区进行凹槽化的步骤之后，所述隔离区的剩余部分的顶面高于所述倾斜表面的顶部边缘。
在可选实施例中，在对所述隔离区进行凹槽化的步骤之后，所述半导体材料的比所述隔离区的剩余部分的顶面高的至少一部分形成半导体鳍，所述方法还包括：在所述半导体鳍的侧壁和顶面上形成栅极电介质；在所述栅极电介质上形成栅电极；以及，在所述栅电极的相对侧上形成源极区和漏极区。
附图说明
为更完整的理解本发明实施例及其优点，现将结合附图所进行的以下描述作为参考，其中：
图1至图9是根据一些示例性实施例的鳍式场效应晶体管（FinFET）的制造过程的中间阶段的横截面图。
图10示出了外延区的缺陷密度与凹槽的深度的比率的函数，其中外延区生长凹槽中。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
提供一种通过在沟槽中外延再生长以形成半导体材料的方法。根据一些实施例来说明形成半导体鳍以及在半导体鳍上形成相应的FinFET的中间阶段。然后根据一些实施例来讨论再生长方法的变形例。在通篇多个示图以及示例性实施例中，相同的附图标记用于指代相同的元件。
图1至图8示出了根据示例性实施例的形成半导体鳍和鳍式场效应晶体管（FinFET）的中间阶段的横截面图。参考图1，提供了作为半导体晶圆100的一部分的衬底10。衬底10可为硅衬底，尽管其也可由诸如锗、SiC、SiGe、GaAs、蓝宝石等的其他材料形成。衬底10可具有（001）顶面，其又称为（100）表面。诸如浅沟槽隔离（Shallow Trench Isolation，STI）区的隔离区形成在衬底中。因此，衬底10包括位于STI区14之间的部分10A，以及STI区14下面的部分10B。STI区14的形成工艺可包括蚀刻衬底10以形成凹槽（被STI区14所占有）；用介电材料来填充凹槽；进行平坦化（诸如化学汽相沉积（CMP））以去除多余的介电材料。介电材料的剩余部分形成STI区14。在一些实施例中，STI区14包括氧化硅。
衬底10的部分10A位于STI区14之间，并且部分10A的侧壁与STI区14相接触。在一些实施例中，部分10A包括不含锗的硅区。可选地，部分10A包括硅锗、纯锗、或包括组III和组V元素的化合物半导体（在下文中是指III-V化合物半导体）。在图1中，尽管部分10A的顶面示出为与STI区14的顶面齐平，但是由于去除了硬掩模（未示出，可为氮化硅）和焊盘氧化物（未示出），部分10A的顶面也可低于STI区14的顶面。所绘制的虚线15用于示意性地示例说明部分10A的相应顶面。
接下来，如图2中所示，蚀刻部分10A的顶部以形成沟槽16。在一些实施例中，通过诸如湿蚀刻的各向同性蚀刻来进行蚀刻，例如，使用氨（NH3）、四甲基氢氧化铵（TMAH），氢氧化钾（KOH）溶液等，作为蚀刻剂。作为蚀刻工艺的结果，倾斜面18A形成为部分10A的顶面的一部分。在一些实施例中，倾斜面18A是在（111）表面平面上的（111）表面。部分10A还包括连接至（111）表面18A的底部边缘18D的平整表面18B，其中边缘18D也是平整表面18B的端部边缘。在一些实施例中，衬底10具有（001）顶面平面，因而平整表面18B也具有（001）表面平面。因而，也形成于表面18A和18B之间的倾斜表面18A的倾斜角α为大约54.7度。
在蚀刻步骤中，可调整工艺条件，以使（111）表面18A具有大的面积。表面18A的高度H1可大于约20nm，其中高度H1是从表面18A的顶部边缘18C至底部边缘18D测量得到的。在一些实施例中，为了增大（111）表面18A的面积，调整蚀刻溶液的浓度（或百分比）。例如，当使用TMAH时，蚀刻溶液中的TMAH的浓度可低于大约30重量百分比。当使用氨时，蚀刻溶液中的氨的浓度可为大约5重量百分比至大约95重量百分比之间。可选地或同时地，为了增大（111）表面18A的面积，调整蚀刻溶液的温度。在一些实施例中，蚀刻溶液的浓度为大约28°C至大约100°C之间。包括蚀刻溶液中的化学物质的类型、蚀刻溶液中化学物质的浓度以及温度的多种因素结合影响（111）表面18A的面积，并且为产生大面积的（111）表面18A，一个因素的变化可能需要调整其他因素。
在一些实施例中，在蚀刻的开始阶段，部分10A的中间区被向下蚀刻，因此形成平整表面18B。随着蚀刻工艺的进行，平整表面18B降低，并且（111）表面18A在尺寸上增长。然而，（111）表面18A的顶部边缘18C在蚀刻工艺的开始阶段可以不被降低。顶部边缘18C可为（111）表面18A与STI区14的接合点。随着进一步蚀刻部分10A，顶部边缘18C可开始被降低，并且最后所得到的结构在图3中示出。
图3示出了部分10A的继续蚀刻，以使表面18A的顶部边缘18C随着蚀刻工艺的进行而被降低。在整个说明书中，顶部边缘18C的深度被称作深度D1，顶部边缘18C的深度从STI区14的顶面14A至顶部边缘18C测量得到。平整表面18B的深度被称作深度D2，平整表面18B的深度自STI区14的顶面14A开始测量得到。在继续蚀刻过程中，（111）表面18A的面积可继续增长，或者可保持大致不变。
图4A和4B分别示出了图2和图3中示出的结构的俯视图和横截面图。图2和图3中的横截面图可从图4A中的剖面线2/3-2/3得到。图4B中的横截面图可从图4A中的剖面线4B-4B得到。在一些实施例中，如图4A中所示，沟槽16包括长边16A和比长边16A短的短边16B。沟槽16的短边16B可沿着衬底10的<1-10>方向和<-110>方向延伸，并与<1-10>方向和<-110>方向相平行，其中<-110>方向是与<1-10>方向相反的方向。沟槽16的长边16A沿着<110>方向和衬底的<-1-10>方向延伸，并与<110>方向和衬底的<-1-10>方向相平行。在一些实施例中，如图4B所示，在与短边16B平行的平面上，（111）表面18A相互结合，因而沟槽16具有V形底部。作为对比，如图2和图3所示，在与长边16A平行的平面上，两个（111）表面18A相互之间被平整表面18B分离。
参考图5，进行外延，并在沟槽16（图3）中再生长半导体区20。因此衬底部分10A的顶面18A和18B成为衬底部分10A和半导体区20的界面。在一些实施例中，半导体区20从图2中的结构再生长，其中，当平整表面18B被降低时，（111）表面18A的顶部边缘18C不被降低。相应的结构与图5中示出的结构相似，除了半导体区20的底部是在虚线22示出的位置处。在可选实施例中，在图3中示出的结构上进行半导体区20的再生长，其中（111）表面18A的顶部边缘18C被降低。图5中示出了所得到的结构。
在一些实施例中，半导体区20包括硅锗，其中锗的原子百分比大于零，并等于或者小于100%。当锗原子百分比为100%时，半导体区20由纯锗形成。在半导体区20包括硅锗的实施例中，上面部分可具有比下面部分更大的锗百分比。在可选实施例中，半导体区20包括从InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP以及它们的组合中选出的III-V化合物半导体材料。半导体区20可为同质区，其底部和顶部由同种材料形成并且具有相同的元素组成成分。半导体区20还可为异质区，其底部和顶部包括不同的材料或具有不同的组成成分。例如，相比于下面部分，半导体区20的上面部分可与衬底10之间具有更大晶格失配。
由于衬底10和半导体区20具有不同的晶格常数，衬底10和半导体区20之间的界面会产生失配，该失配以23图示性地示出。堆叠错误25（也为失配的部分）也随着半导体区20的生长而生长。堆叠错误（stacking faults）25可以半导体区20的<111>方向生长。堆叠错误25在沟槽16（图3）中生长，并可进一步生长进入沟槽16之上的半导体区20的部分中。
外延继续进行直至半导体区20的顶面20A高于STI区14的顶面14A。然后进行平坦化以去除半导体区20的多余部分，该多余部分在STI区14的顶面14A上方。平坦化可包括化学汽相沉积（CMP）。在所得到的结构中，半导体区20的顶面20A与STI区14的顶面14A齐平。半导体区20的顶面20A可为（001）表面。图6中还标示了顶部边缘18C的深度D1和平整表面18B的深度D2。在这些实施例中，深度D1是自半导体区20的顶面20A测量得到的（顶部边缘18C）深度，并且深度D2是自半导体区20的顶面20A测量的（平整表面18B）深度。
再次参考图6，对晶圆100进行退火（由箭头27表示）以消除或者至少减少半导体区20中的堆叠错误25。图7示出所得到的结构，其中堆叠错误25（图6）至少被减少，并且可基本消除。剩余的失配，如23所示，因此被限制在靠近衬底10和半导体区20之间的界面的区域，并且不会延伸至半导体区20的上区域。
在一些实施例中，退火在充满包括氮气（N2）的处理气体的环境下进行，然而也可以添加诸如氢气（H2）的另外的气体。处理气体的压力可在大约30托至大约760托之间。在一些实施例中，退火的温度为大约800°C至大约900°C之间。实验结果表明在退火温度的范围内，消除堆叠错误的效果最大化。当退火温度在该范围之外时，该效果至少被减少。
此外，实验结果还表明减少堆叠错误的效果与沟槽16（图3）的轮廓有关，包括例如D1/D2比率以及（111）表面18A的面积。当D1/D2比率为约0.6或者更小并且（111）表面18A的面积较大时，退火可导致缺陷密度的显著减小。相反地，当D1/D2比率大于0.6（例如，大于约0.65）和/或（111）表面18A的面积较小时，即使使用相同的退火条件，退火对减小堆叠错误几乎没有影响。因此，调整沟槽16的轮廓并与退火结合可获得减少堆叠错误的最好结果。
还进行另外的实验以在半导体区20生长之后对其进行退火。在这些实验中，在进行（图6中所示的）CMP之前进行退火。该实现表明尽管退火能够导致减小堆叠错误，但是半导体区20中的锗原子会堆积，从而导致不均匀的锗分布。
然后，可在半导体区20上形成场效应晶体管（FET）。例如，图8和图9示出了根据一些实施例的场效应晶体管（FET）26的形成过程的横截面图。参考图8，例如通过蚀刻步骤使STI区14凹槽化。因此，半导体区20的顶部高于STI区14的顶面14A。半导体条区20的该部分形成半导体鳍24，半导体鳍24可用于形成FinFET26，如图9所示。在一些实施例中，STI区14的顶面14A高于平整表面18B，并可高于顶部边缘18C。
参考图9，形成栅极电介质30和栅电极32。也形成FinFET26的其他部件，其他部件包括源极区34、漏极区36、源极和漏极硅化物区38、源极和漏极接触插塞40以及层间电介质（ILD）42。栅极电介质30可由诸如氧化硅、氮化硅、氮氧化物、它们的多层以及它们的组合的介电材料形成。栅极电介质30还可包括高k介电材料。示例性高k材料可具有大于约4.0，甚至大于约7.0的k值。栅电极32可由掺杂多晶硅、金属、金属氮化物、金属硅化物等形成。所示出的栅极电介质30和栅电极32具有后栅极结构，其中栅极电介质30和栅电极32在ILD42形成之后形成。因此，栅极电介质30包括栅电极32和ILD42之间的垂直部分。在可选实施例中，FinFET26的栅极电介质和栅电极还具有前栅极结构。
如图9中所得到的FinFET26还可包括半导体区20和下层衬底部分10A。此外，深度D1和D2被标示出，其中顶面18A和18B（亦为界面）以及深度D1和D2的细节是与图3至图5中所示出的基本相同，在此不再赘述。
FinFET26的性能，诸如驱动电流离子以及漏电流，与再生长的半导体区20（图5-9）的特性有关。优选尽可能地减少半导体区20中的位错和堆叠错误。在样本硅晶圆上进行的实验结果显示出半导体区20的缺陷密度与（111）表面18A的面积有关，并且增加（111）表面18A的面积导致半导体区20中的缺陷密度减少，反之亦然。当不形成（111）表面18A时，也即意味着D1等于D2，缺陷密度非常大。（111）表面18A面积的增大还意味着D1/D2比率增大。图10示出了缺陷（堆叠错误）密度作为D1/D2比率的函数。如图10所示，当D1/D2比率小于约0.5时，缺陷密度高，并且当D1/D2比率为约0.5时缺陷密度开始明显下降。当D1/D2比率为约0.6或更大时，缺陷密度下降至非常低的水平，并且开始稳定。图10还示出了当D1/D2比率接近约0.7时，缺陷密度稳定在低水平。从沟槽中再生长的半导体区的二次电子显微镜（SEM）图像揭示了当D1/D2比率为大约0.6或更大时，缺陷被限制为靠近界面18B，并基本不会随着半导体区20的进一步生长而生长。因此，根据这些实施例，如图3所示，将D1/D2比率控制得小于大约0.6以具有缺陷密度。另外，（111）表面18A的高度H1可大于约20nm以维持低缺陷密度。此外，通过在半导体区20上进行氮退火，已经较低的缺陷可被进一步减小，并且可基本消除堆叠错误。
根据一些实施例，一种方法包括对半导体衬底的位于相对的隔离区之间的部分进行凹槽化以形成凹槽。在凹槽化的步骤之后，半导体衬底的部分包括顶面。顶面包括平整表面，倾斜表面具有（111）表面平面。倾斜表面具有连接至平整表面的底部边缘，以及连接至隔离区之一的顶部边缘。该方法还包括进行外延以在凹槽中生长半导体材料，其中半导体材料自平整表面以及倾斜表面生长，以及对半导体材料进行退火。
根据其他实施例，一种方法包括对半导体衬底的位于相对的隔离区之间的部分进行凹槽化以形成凹槽。在凹槽化的步骤之后，半导体衬底的部分具有顶面，其包括平整表面以及具有连接至平整表面的（111）表面平面的倾斜表面。进行外延以在凹槽中生长半导体材料，其中半导体材料自平整表面和倾斜表面生长。进行平坦化以使半导体材料的顶面与隔离区的顶面齐平。对半导体材料进行退火。用氮气（N2）作为退火的处理气体，在大约800°C至大约900°C之间的温度进行退火。
根据另外的其它实施例，一种方法包括对半导体衬底的位于相对的隔离区之间的部分进行凹槽化以形成凹槽。在凹槽化的步骤之后，半导体衬底的部分具有顶面，其包括平整表面以及具有（111）表面平面的倾斜表面。倾斜表面具有连接至平整表面的底部边缘。倾斜表面还具有顶部边缘，其中该顶部边缘具有位于凹槽的第一深度处，并且底部边缘位于凹槽的第二深度处。第一深度和第二深度具有小于大约0.6的比率。进行外延以在凹槽中生长半导体材料，其中半导体材料自平整表面以及倾斜表面生长。进行平坦化以使半导体材料的顶面与隔离区的顶面齐平。在平坦化之后，对半导体材料进行退火。用氮气（N2）作为退火的处理气体，在大约800°C至大约900°C之间的温度进行退火，。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该将这样的工艺、机器、制造、材料组分、装置、方法或步骤包括在范围内。此外，各权利要求构成独立的实施例，并且多个权利要求和实施例的组合包括在公开的范围内。
Claims (12)
1.一种用于在沟槽中形成半导体区的方法，包括：
对半导体衬底位于相对的隔离区之间的部分进行凹槽化以形成凹槽，其中，在所述凹槽化的步骤之后，所述半导体衬底的所述部分包括顶面，所述顶面包括：
平整表面；以及
具有(111)表面平面的倾斜表面，其中所述倾斜表面包括连接至所述平整表面的底部边缘以及连接至其中一个所述隔离区的顶部边缘；
进行外延以在所述凹槽中生长半导体材料，其中所述半导体材料自所述平整表面和所述倾斜表面生长；
进行平坦化以使所述半导体材料的顶面与所述隔离区的顶面齐平；
在所述平坦化之后，对所述半导体材料进行退火；以及
在所述退火之后，对所述隔离区进行凹槽化，在对所述隔离区进行凹槽化的步骤之后，所述隔离区的剩余部分的顶面高于所述倾斜表面的所述顶部边缘。
2.根据权利要求1所述的方法，其中，所述顶部边缘位于所述凹槽的第一深度处，所述底部边缘位于所述凹槽的第二深度处，并且所述第一深度和所述第二深度具有小于0.6的比率。
3.根据权利要求1所述的方法，其中，使用氮气(N2)作为处理气体进行所述退火。
4.根据权利要求1所述的方法，其中，以800℃至900℃之间的温度进行所述退火。
5.根据权利要求1所述的方法，其中，对所述半导体衬底的所述部分进行凹槽化的步骤包括使用包括四甲基氢氧化铵(TMAH)的蚀刻溶液来对所述半导体衬底的所述部分进行蚀刻，其中所述四甲基氢氧化铵的浓度在5％至95％之间。
6.一种用于在沟槽中形成半导体区的方法，包括：
对半导体衬底位于相对的隔离区之间的部分进行凹槽化以形成凹槽，其中，在所述凹槽化的步骤之后，所述半导体衬底的所述部分包括顶面，所述顶面包括：
平整表面；以及
具有连接至所述平整表面的(111)表面平面的倾斜表面；
进行外延以在所述凹槽中生长半导体材料，其中所述半导体材料自所述平整表面和所述倾斜表面生长；
进行平坦化以使所述半导体材料的顶面与所述隔离区的顶面齐平；以及
对所述半导体材料进行退火，其中用氮气(N2)作为退火的处理气体，在800℃至900℃之间的温度下进行所述退火；
在所述退火之后，对所述隔离区进行凹槽化，在对所述隔离区进行凹槽化的步骤之后，所述隔离区的剩余部分的顶面高于所述倾斜表面的顶部边缘。
7.根据权利要求6所述的方法，其中，所述倾斜表面包括：
连接至所述平整表面的底部边缘，以及所述顶部边缘位于所述凹槽的第一深度处，所述底部边缘位于所述凹槽的第二深度处，并且所述第一深度和所述第二深度具有小于0.6的比率。
8.根据权利要求6所述的方法，其中，对所述半导体衬底的所述部分进行凹槽化的步骤包括使用包括四甲基氢氧化铵(TMAH)的蚀刻溶液来对所述半导体衬底的所述部分进行蚀刻，其中所述四甲基氢氧化铵的浓度在5％至95％之间。
9.根据权利要求6所述的方法，其中，在对所述隔离区进行凹槽化的步骤之后，所述半导体材料的高于所述隔离区的剩余部分的顶面的部分形成半导体鳍，所述方法还包括：
在所述半导体鳍的侧壁和顶面上形成栅极电介质；
在所述栅极电介质上形成栅电极；以及
在所述栅电极的相对侧上形成源极区和漏极区。
10.一种用于在沟槽中形成半导体区的方法，包括：
对半导体衬底位于相对的隔离区之间的部分进行凹槽化以形成凹槽，其中，在所述凹槽化的步骤之后，所述半导体衬底的所述部分包括顶面，所述顶面包括：
平整表面；以及
具有(111)表面平面的倾斜表面，所述倾斜表面包括连接至所述平整表面的底部边缘、以及顶部边缘，其中所述顶部边缘位于所述凹槽的第一深度处，并且所述底部边缘位于所述凹槽的第二深度处，所述第一深度和所述第二深度具有小于0.6的比率；
进行外延以在所述凹槽中生长半导体材料，其中所述半导体材料自所述平整表面和所述倾斜表面生长；
进行平坦化以使所述半导体材料的顶面与所述隔离区的顶面齐平；以及
在平坦化之后，对所述半导体材料进行退火，其中，用氮气(N2)作为所述退火的处理气体，以800℃至900℃之间的温度进行所述退火；
在所述退火之后，对所述隔离区进行凹槽化，在对所述隔离区进行凹槽化的步骤之后，所述隔离区的剩余部分的顶面高于所述倾斜表面的顶部边缘。
11.根据权利要求10所述的方法，其中，对所述半导体衬底的所述部分进行凹槽化的步骤包括使用包括四甲基氢氧化铵(TMAH)的蚀刻溶液来对所述半导体衬底的所述部分进行蚀刻，其中所述四甲基氢氧化铵的浓度低于30％。
12.根据权利要求10所述的方法，其中，在对所述隔离区进行凹槽化的步骤之后，所述半导体材料的比所述隔离区的剩余部分的顶面高的至少一部分形成半导体鳍，所述方法还包括：
在所述半导体鳍的侧壁和顶面上形成栅极电介质；
在所述栅极电介质上形成栅电极；以及
在所述栅电极的相对侧上形成源极区和漏极区。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |