CN1881586A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件，其具有形成于硅衬底上用以限定器件区的STI结构的器件隔离区，其中该器件隔离区包含形成于该硅衬底中的器件隔离槽，以及填充该器件隔离槽的器件隔离绝缘膜。至少该器件隔离绝缘膜的表面部分由抗HF膜形成。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请基于在2005年6月14日申请的日本优先权申请No.2005-173695，在此通过参考援引其全部内容。
技术领域
本发明一般涉及一种半导体器件，更特别涉及一种具有STI结构的半导体器件及其制造方法。
背景技术
随着器件小型化技术的进展，现在能够制造栅极长度小于100nm的超微细/超高速半导体器件。在这种超微细/超高速半导体器件中，通常使用STI(浅槽隔离)结构作为器件隔离结构。
利用这种超微细/超高速晶体管，应该注意与传统半导体器件情况下相比，在栅极正下方的沟道区的面积小得多，因此，电子或空穴穿过沟道区的迁移率严重受施加于沟道区的应力影响。因而，迄今为止人们已经做出多种尝试，通过优化施加于其沟道区的应力，改进半导体器件的运行速度。
参考文献
专利参考文献1日本特许公开6-97274政府公报
发明内容
在硅衬底上形成半导体集成电路器件的情况下，通常实施为首先形成STI结构，并在由该STI结构限定的器件区中形成构成该半导体集成电路器件的半导体器件。
通常，在半导体集成电路器件中包括不同工作电压的晶体管，因此具有不同膜厚的栅绝缘膜，从而通常在技术实施上首先形成具有最大膜厚的栅氧化膜的高压晶体管。因此，在半导体集成电路器件的制造工艺的较后阶段中形成具有最小膜厚的栅绝缘膜的超微细/超高速晶体管。
因此，利用这种半导体集成电路器件的制造工艺，需要反复地执行如下步骤：通过HF处理从用于较低电压器件的器件区中去除为较高电压晶体管形成的厚栅绝缘膜，并随后形成具有较小膜厚的新的栅绝缘膜。因此，通过HF蚀刻剂，对形成STI结构的器件隔离绝缘膜的表面反复应用蚀刻工艺，直至形成超微细/超高速晶体管的工艺开始。因而，可能出现图1A所示的结构，其中可以看到由于反复蚀刻已经导致STI结构的沉降。
参照图1A，应该注意通过在硅衬底1中形成器件隔离槽，并随后利用对这样形成的器件隔离槽的表面应用热氧化处理的插入步骤，通过CVD氧化膜2填充该槽，由此形成STI结构。因此，STI结构在硅衬底1上限定器件区1A，并且在如此限定的器件区1A上形成半导体器件，其包含栅绝缘膜、栅极、以及源极和漏极区。
此外，利用特征为短栅极长度的现代超高速MOS晶体管，存在通过使用没有电荷、阱等的高质量绝缘膜形成栅绝缘膜的需要。为了形成高质量的栅绝缘膜，在形成该栅绝缘膜之前，需要在氢气氛中执行热退火工艺，用于从其上将形成栅绝缘膜的器件区的表面去除原有的氧化膜，但是应该注意，用于从器件区的表面去除原有的氧化膜所执行的这种氢气氛中的热处理工艺也会导致消除由氧化膜引起的Si原子在器件区表面上的钉扎效应，并且在去除原有的氧化膜之后，Si原子有可能沿器件区的表面自由运动。
因此，当已经导致限定器件区1A的STI结构2中的沉降时，便会产生如下问题：如图1B所示，器件区1A的肩部被圆化，并且器件区的表面被重组而形成弯曲的、凸起的表面。当在这种弯曲凸起的器件区1A上形成MOS晶体管时，栅极宽度偏离设计值，并产生例如器件特性偏差的问题，例如ON电流Ion偏差。此外，因为这种弯曲表面为不同于Si(100)面的表面，所以在如此形成于非(100)面上的栅绝缘膜的膜质量会有问题。此外，与STI结构的沉降相关联，可能导致泄漏电流沿器件隔离槽流动。
此外，利用最近的超微细/超高速MOS晶体管，特别如前述，正在尝试通过将应力施加至沟道区而改进其运行速度，但是器件区的这种弯曲表面的外观产生严重问题，尤其是在如下所述具有受到应力的沟道的高速p沟道MOS晶体管的情况下。
图2示出按照本发明的相关技术具有这种受到应力的沟道的高速p沟道MOS晶体管的示例，而图3示出图2的MOS晶体管的原理。
参照图2，在由STI区11I于硅衬底11上限定的器件区11A中形成p沟道MOS晶体管，并且该晶体管包含经由栅绝缘膜12形成的多晶硅栅极13P。此外，在硅衬底11中多晶硅栅极13P的各侧边形成p型源延伸区11aP和漏延伸区11bP。
此外，多晶硅栅极13P的侧壁表面被CVD氧化膜的侧壁氧化膜13Ox覆盖，其中，将会注意到侧壁氧化膜13Ox覆盖其中形成源延伸区11aP和漏延伸区11bP的硅衬底11的表面部分。
此外，在各侧壁氧化膜13Ox上形成SiN的侧壁绝缘膜13WN，而在硅衬底11中，在侧壁绝缘膜13WN的各外侧形成p型源区11SP和漏区11DP。此外，形成p型源缓冲区11SPb和漏缓冲区11DPb，以包含源区11SP和漏区11DP。
在图2的p沟道MOS晶体管中，应该注意在源区11SP和漏区11DP分别形成槽，其中形成p型SiGe外延层14A以填充该源区11SP的槽。同样地，p型SiGe外延层14B填充该漏区11DP中形成的槽。此外，在图2的结构中，在多晶硅栅极13P上形成p型SiGe多晶区14C。
接着，将参照示出图2的简化结构的图3说明图2的p型MOS晶体管的原理。
参照图3，对应于硅衬底11上的沟道区经由栅绝缘膜12形成栅极3，并在硅衬底11中栅极3的各侧边形成p型扩散区11aP和11bP，以在其间限定沟道区。此外，在栅极3的侧壁表面上，经由所形成的CVD氧化膜的侧壁氧化膜13Ox形成SiN侧壁绝缘膜13WN，从而也连续地覆盖一部分硅衬底1的表面。
扩散区11aP和11bP起到MOS晶体管的源和漏延伸区的作用，因此，通过栅极3正下方的沟道区将空穴从扩散区11aP迁移至扩展区11bP，其中通过施加于栅极3的栅电压控制空穴的流动。
在图3的结构中，在硅衬底11中侧壁绝缘膜13WN的更外侧，相对于硅衬底11外延形成SiGe混合结晶层11A和11b，并在SiGe混合结晶层11A和11B中延续扩散区11aP和11bP分别形成源区11SP和漏区11DP(图3未示出)。
在图3所示的MOS晶体管结构中，SiGe混合结晶层11A和11B具有比硅衬底11更大的晶格常数，因此，在SiGe混合结晶层11A和11B中产生由箭头a所示的压应力，由此导致SiGe混合结晶层11A和11B通常在硅衬底11的垂直方向变形，如图3中箭头b所示。
由于相对于硅衬底11外延形成SiGe混合结晶层11A和11B，所以由箭头b所示的SiGe混合结晶层11A和11B中的这种应变引起由箭头c所示的硅衬底的沟道区中的相应张应变，而这种应变c引发箭头d所示的沟道区中的单轴压应力。
在图3的MOS晶体管中，应该注意由于施加于沟道区的这种单轴压应力，所以构成沟道区的Si晶体的对称性被局部修改，而这种对称性的变化导致价带中轻空穴和重空穴的退化态的取消。由此，导致沟道区中空穴迁移率的增加，并从而改进晶体管的运行速度。应该注意由沟道区中局部引发的应力导致的空穴迁移率的这种增加和相关联的运行速度的改进，在使用栅极长度为100nm或更小的超微细半导体器件的情况下尤其明显出现。
为利用这种受到应力的MOS晶体管增加施加于沟道的应力，SiGe混合结晶层11A和11B必须具有较大的体积。因此，在图2的示例中，导致SiGe混合结晶层11A和11B生长超过硅衬底11的表面，更准确地说超过衬底11与栅绝缘膜12之间的表面。与此相关，形成SiGe外延层14A和14B的侧壁表面以限定对应于衬底表面，尤其是(111)晶体表面的小斜面。
因此，当利用这种受到应力的MOS晶体管导致前述STI结构的沉降时，器件的状态从图4A所示的理想状态改变为图4B的状态，导致作为压应力源的SiGe外延层14A的有效体积减小如图4B中虚线所示的量。此处，应该注意图4A和4B表示图2的p沟道MOS晶体管的一部分。
此处，应该注意图4B未示出参照图1B说明的使用在氢气氛中的热处理导致的器件区表面中形成弯曲的效应。因此，当考虑器件区的弯曲表面的效应时，前述由于形成小面导致压应力源的体积下降问题变得严重。与具有大面积器件区的大MOS晶体管相比，在具有小面积器件区的小MOS晶体管中该小面效应尤为突出，如图5所示。
在第一方面中，本发明提供一种半导体器件，其具有形成于硅衬底上用以限定器件区的STI结构的器件隔离区，所述器件隔离区包含：
器件隔离槽，其形成于所述硅衬底中；以及
器件隔离绝缘膜，其填充所述器件隔离槽，
至少所述器件隔离绝缘膜的表面部分由抗HF膜形成。
在另一方面中，本发明提供一种半导体器件制造方法，包含如下步骤：
在将SiN图案用作掩模的同时，在硅衬底中形成器件隔离槽；以及
沉积抗HF膜以填充至少所述器件隔离槽的上部，并从而覆盖所述SiN图案；以及
去除所述SiN图案和所述SiN图案上的所述抗HF，
所述抗HF膜是在将二叔丁基氨基硅烷用作原材料的同时通过低压CVD工艺而形成的。
按照本发明，通过在STI结构的器件隔离区中形成这种抗HF膜，以使该抗HF膜至少形成于器件隔离绝缘膜的表面部分，即便在对硅衬底反复进行HF处理时，也可防止该STI结构的沉降。因而，可成功避免与该STI结构的沉降相关联的问题，例如发生泄漏电流。此外，使用这种结构，器件区周边部分的Si原子由形成STI结构的绝缘膜保持。因此，即便在形成栅绝缘膜之前在氢气氛中执行热处理，也可成功抑制器件区中的弯曲表面的形成。因而，能够将半导体器件的栅极宽度保持在设定值，并且进一步能够形成高质量的栅绝缘膜。尤其地，与造成STI结构沉降的情况相比，在这种结构应用于包含作为源区和漏区中的压应力源的p型SiGe混合结晶区的p沟道MOS晶体管的情况下，能够减少限定该SiGe混合结晶区的小面的面积。因此，能够保证SiGe混合结晶区的足够的体积，并可在沟道区中产生较大的压应力。
此外，按照本发明，在将二叔丁基氨基硅烷用作原材料的同时，通过低压CVD工艺形成SiOCN膜或SiCN以膜作为抗HF膜，能够在该抗HF膜中实现非常大的抗HF性。通过在至少STI结构的上部形成这种抗HF膜，即使在将HF处理反复应用于硅衬底的情况下，也可抑制该STI结构的沉降。
从结合附图理解以下的详细说明中，本发明的其它目的和进一步特征将会变得明显。
附图说明
图1A和图1B为说明按照本发明相关技术STI结构的沉降问题和器件区表面的弯曲的相关问题的示意图；
图2为示出按照本发明相关技术的p沟道MOS晶体管的结构的示意图；
图3为说明图2的MOS晶体管的原理的示意图；
图4A和图4B为说明在具有STI结构的沉降的图2的MOS晶体管中产生问题的示意图；
图5为说明具有STI结构的沉降的图2的MOS晶体管中产生问题的另一示意图；
图6A-图6G为示出按照本发明第一实施例的半导体器件的制造方法的示意图；
图7为示出本发明第一实施例所使用的SiOCN膜的抗HF性的示意图；
图8A和图8B为示出本实施例的第一修改的示意图；
图9为示出按照本发明第一实施例的半导体器件的结构的示意图；
图10A-图10G为说明按照本发明第二实施例的半导体器件的制造方法的示意图；
图11为示出按照本发明第二实施例的半导体器件的结构的示意图；
图12A-图12D为示出按照本发明第三实施例的半导体器件的制造方法的示意图；
图13A和图13B为示出按照本发明第四实施例的半导体器件的制造方法的示意图；
图14A和图14B为示出按照本发明第五实施例的半导体器件的制造方法的示意图。
具体实施方式
第一实施例
图6A-图6G示出按照本发明第一实施例的半导体器件的制造方法。
参照图6A，在衬底温度为775℃的条件下，通过热解CVD工艺经由厚度约为10nm的牺牲氧化膜21在硅衬底20上形成厚度为105nm的SiN膜。进一步，图案化该SiN膜以形成SiN图案，并且在将由此被图案化的SiN图案22用作掩模的同时，在硅衬底20中形成器件隔离槽20B，以使该器件隔离槽20B限定器件区20A。
接着，在图6B的步骤中，在器件隔离槽20的侧壁表面和底表面上形成热氧化膜21A，然后使用CVD氧化膜21B填充器件隔离槽20B。
更具体地说，在器件隔离槽20的侧壁表面和底表面上形成厚度约为3nm的热氧化膜21A，并通过高密度等离子体CVD工艺在图6A的结构上沉积CVD氧化膜21B，以填充器件隔离槽20B。然后，通过CMP工艺去除位于SiN图案22上的一部分CVD氧化膜21B，以便获得CVD氧化膜21B的表面水平与SiN膜22的表面水平一致的结构。
接着，在图6C的步骤中，通过HF蚀刻剂进行湿蚀刻工艺部分去除CVD氧化膜21B例如厚度为80-120nm，并在图6D的步骤中形成SiOCN膜或SiCN膜23作为抗HF膜，以覆盖图6C的结构。更具体地说，在将二叔丁基氨基硅烷(BTBAS)用作原材料的同时，通过低压CVD工艺形成一定厚度的抗HF膜23，以使槽20B上的该抗HF膜23的表面水平通常与硅衬底的表面水平一致。
应该注意该二叔丁基氨基硅烷的化学式可表示为
               SiH2[NH(C4H9)]2                        (1)
并导致在低压CVD工艺中与O2或N2O的如下反应：
SiH2[NH(C4H9)]2+O2或                   (2)
并且作为反应的结果获得SiOCN膜。应该注意如此形成的SiOCN膜包含浓度水平超过掺杂剂浓度水平的C。举例说来，作为如此获得的SiOCN膜的化学分析的结果确认为该膜中Si、O、N和C的比率为2∶2∶2∶1。
此外，通过在前述反应中使用氨取代O2或N2O，能够获得化学式表示如下的SiCN膜：
  (2)。
图7为示出如此获得的SiOCN膜的抗HF性与热氧化膜的对比。在图中，垂直轴代表SiOCN膜的蚀刻速度而水平轴代表热氧化膜的蚀刻速度。
参照图7，以O代表的试样对应于在衬底温度530℃、处理压力20Pa的条件下形成的SiOCN膜，而■代表的试样对应于在衬底温度530℃、压力200Pa的条件下形成的SiOCN膜。可以看到上述条件下形成的SiOCN膜具有相比热氧化膜大得多的蚀刻速度，由此被认为不适合于抗HF膜23。
与此相反，图7以▲所示的试样对应于在衬底温度530℃、处理压力100Pa的条件下形成SiOCN膜，其中可以看到该试样具有1.670的较大折射率，并看出其具有的蚀刻速度约为热氧化膜的蚀刻速度的60％。这意味着图7以▲代表的SiOCN膜可成功用于抗蚀膜23。
再参照图6D，因此本实施例使用在100Pa或更低的处理压力下执行反应(2)所形成的SiOCN膜作为抗HF膜23，并且如此形成的SiOCN膜23覆盖器件隔离槽中CVD氧化膜21B的上部。替代地，可使用反应(3)所形成的SiCN膜作为抗HF膜23。
此外，在图6D的步骤之后，通过高密度等离子体CVD工艺在图6D的结构上沉积CVD二氧化硅膜，并通过CMP工艺抛光去除如此沉积的CVD二氧化硅膜，直至暴露抗HF膜23，由此对应于器件隔离槽20B的在抗HF膜23上形成二氧化硅图案24，如图6E所示。
接着，在图6F的步骤中，在将二氧化硅膜图案24用作掩模的同时，通过焦磷酸处理去除抗HF膜23和SiN图案22。此外，通过HF的湿蚀刻处理去除二氧化硅图案24，获得无STI结构的沉降的器件隔离结构，如图6G所示。
应该注意用用于抗HF膜23的SiOCN膜或SiCN膜可溶于焦磷酸，该焦磷酸的蚀刻速度等于或略小于SiN的蚀刻速度。因此，在图6F的焦磷酸处理中不会发生如下情况：在去除SiN图案22时去除器件隔离槽20B中的抗HF膜23，而暴露填充器件隔离槽20B的二氧化硅膜21B。
在SiOCN膜或SiCN膜的蚀刻速度远小于SiN的情况下，在焦磷酸处理时，出现焦磷酸处理之后一部分抗HF膜23突起的情况，如图8A和8B所示，其中应该注意图8A和图8B分别对应于图6F和图6G。在这种情况下，形成小突起23a。
图9示出在器件区20A中形成具有SiGe压应力源14A和14B的p沟道MOS晶体管的情况，其中通过在器件隔离绝缘膜的上部具有这种抗HF膜23的器件隔离区20在硅衬底20上限定该器件区20A。在图中，由相同的标号指定上述那些部分，并省略对其说明。
按照本实施例，在构成器件隔离区20的STI结构中不发生沉降，因此，即使在形成栅绝缘膜12之前通过在氢气氛中利用热退火工艺处理硅衬底20的表面的情况下，也不发生参照图1B所述的在器件区20A的边缘部分的圆化。因此，不会发生参照图4B说明的SiGe压应力源14A和14B的有效体积的下降。
此外，由于在本实施例中不发生STI结构的沉降，因此消除了器件区表面的弯曲，并且能够容易地获得对器件区中栅极宽度的控制。此外，能够在这种(100)表面取向的器件区上形成高质量的栅绝缘膜。此外，可抑制沿器件隔离区的泄漏电流的发生。应该注意前述特征决不限于图9的特定半导体器件。
第二实施例
图10A-图10G示出按照本发明第二实施例的半导体器件的制造方法，其中由相同标号指定为与上述部分相对应的那些部分并省略其说明。
参照图10A，与图6A类似，在将SiN图案用作掩模的同时，利用本实施例在硅衬底20上形成器件隔离槽20B，以限定器件区20A，并且在图10B的步骤中，形成厚度约为3nm的热氧化膜21A以覆盖器件区20A的侧壁表面和底表面。
在本实施例中，应该注意在图10B的步骤中，在将二叔丁基氨基硅烷用作原材料的同时，通过执行低压CVD工艺，在如此形成的该结构上形成其中积累张应力的SiCN膜21C，以使例如约20nm厚的SiCN膜21C覆盖器件隔离槽20B的侧壁表面和底表面。此外，在其上沉积CVD氧化膜21B，以填充器件隔离槽20B。此外，在图10B的步骤中，通过CMP工艺抛光去除沉积在SiN图案22上的CVD氧化膜21B，直至暴露SiN图案22。
在图10B的步骤后，在图10C-图10G的步骤中执行类似于图6B-图6G的处理步骤，并获得器件隔离槽20B的上部覆盖有SiOCN或SiCN抗HF膜23的结构。
在本实施例中，应该注意作为图10B的处理结果，在器件隔离槽20B的侧壁表面和底表面上形成其中积累张应力的SiCN膜21C，其中该SiCN膜21C的作用是减少由通过高密度等离子体CVD工艺形成的CVD氧化膜21B施加于器件区20A的压应力。因此，通过在该器件区20A中形成n沟道MOS晶体管，能够减少由隔离槽20B中的CVD氧化膜21B施加于沟道区的压应力导致的其运行速度的下降。
图11示出在图10G的器件区20A中形成的n沟道MOS晶体管的结构，其中应该注意在图11中省略示出热氧化膜21A。
参照图11，该n沟道MOS晶体管包括经由栅绝缘膜42对应于沟道区形成的n+型多晶硅栅极43，其中对应于多晶硅栅极43的各侧边在硅衬底20的器件区20A中形成n型源延伸区41a和漏延伸区41b。
在多晶硅栅极44的侧壁表面上，分别形成侧壁绝缘膜43A和43B，并在侧壁绝缘膜43A和43B的各外侧于硅衬底20中形成n+型源区41c和漏区41d。此外，在源区41c、漏区41d以及多晶硅栅极43上形成硅化物层44。
此外，在图11的结构中，在硅衬底20上形成其中积累张应力的SiN膜45作为应力源，以覆盖栅极43以及侧壁绝缘膜43A和43B，其中SiN膜45从向上的方向为栅极43的硅衬底20的表面加压。因此，硅衬底20承受类似于平面(in-plane)张应力施加于接近沟道区的区域的状态的变形，并且沟道区中的电子迁移率显著提高。
使用这种结构，需要对沟道区施加平面张应力，而通过高密度等离子体CVD工艺形成并填充器件隔离槽20B的CVD氧化膜21B在减小平面张应力的方向对硅衬底20施加压应力。通过在器件隔离槽的表面上形成积累张应力的SiCN膜21C，能够消除这种压应力的效应。
第三实施例
图12A-图12D示出按照本发明第三实施例的半导体器件的制造方法，其中由相同标号指定上述附图的那些部分并省略其说明。
参照图12A，通过器件隔离槽在硅衬底20上形成大量微器件区20A，其中利用通过高密度等离子体CVD工艺沉积的CVD氧化膜在器件隔离槽下部部分填充每个器件隔离槽。此外，在将二叔丁基氨基硅烷用作原材料的同时，通过在100Pa或更低的压力下执行低压CVD工艺在其上形成SiOCN抗HF膜23，以使该抗HF膜23覆盖器件区20A中的SiN图案22并填充器件隔离槽20B的上部。
此外，在图12A的步骤中，在抗HF膜23上形成CVD氧化膜24，以填充形成于该抗HF膜23中的凹陷。
接着，在图12B的步骤中，通过使用二氧化铈(CeO2)研磨剂的CMP工艺抛光去除CVD氧化膜24，直至暴露抗HF膜23。在图12B的步骤中，应该注意由于应用CMP工艺，所以形成被平坦化的表面。
接着，在图12C的步骤中，通过将二氧化硅(SiO2)作为研磨剂的CMP工艺抛光图12的结构，直至暴露SiN图案22，并在图12D的步骤中通过焦磷酸处理溶解该SiN图案22。此外，通过HF处理去除形成于器件区20A上的硅衬底20与SiN图案22之间的热氧化膜21，并且获得图12D所示的衬底，其具有在硅衬底20上紧密排列器件区20A的结构。此处，应该注意图12D对应于SiOCN膜23相比SiN膜22具有更大的抗焦磷酸处理性的情况，因此，SiOCN膜23形成围绕器件区20A向上突出的图案。
使用这种结构，不发生器件隔离区的沉降，因此即使当在形成栅绝缘膜的准备中在氢气氛中应用热退火工艺时，也不会导致器件区的弯曲表面的问题。此外，利用本实施例也能在器件隔离槽的表面上形成参照图10A-图10G的实施例说明的SiCN张应力膜21C。
第四实施例
图13A和图13B示出按照本发明第四实施例的半导体器件的制造方法，其中由相同标号指定对应于上述部分的那些部分并省略其说明。
参照图13A和图13B，形成于硅衬底20上的器件隔离槽20B不仅包括大面积的槽，也包括小面积的槽，其中图13A的例子示出紧密排列小面积的器件隔离槽以限定小面积的器件区20A的情况。
在图13A的情况下，SiOCH或SiCN的抗HF膜23从器件隔离槽底部至顶部均匀填充所有大面积的器件隔离槽和小面积的器件隔离槽，并在器件隔离槽中未形成CVD二氧化硅膜。
在图13B的步骤中，通过CMP工艺去除硅衬底20上的抗HF膜23，直至暴露硅衬底20与SiN图案22之间的热氧化膜21A。然后通过HF处理去除如此暴露的热氧化膜21A。
利用这种方法，也能形成在器件区中无沉降的硅衬底。
第五实施例
图14A和图14B示出按照本发明第五实施例的半导体器件制造方法，其中由相同标号指定对应于上述部分的那些部分并省略其说明。
参照图14A和图14B，形成于硅衬底20上的器件隔离槽20B不仅包括大面积的槽，也包括小面积的槽，其中图14A的例子示出紧密排列小面积的器件隔离槽以限定小面积的器件区20A的情况。
在图14A的情况下，SiOCH或SiCN的抗HF膜23从器件隔离槽底部至顶部均匀填充小面积的器件隔离槽，并在器件隔离槽中未形成CVD二氧化硅膜。另一方面，在大面积的器件隔离槽中，形成与该槽的形状一致的抗HF膜23，因此，在该槽中形成空隙。
因此，在图14A的步骤中，通过高密度等离子体CVD工艺在抗HF膜23上沉积CVD膜24，以填充该空隙，并且在图14B的步骤中，通过CMP工艺连续去除CVD氧化膜24、抗HF膜以及SiN图案22，直至暴露硅衬底20与SiN图案22之间的热氧化膜21A。然后通过HF处理去除该热氧化膜21A，能获得具有器件隔离结构中无沉降的平坦化表面的硅衬底。
此外，尽管上述说明以超微细和超高速晶体管为例，其中通过施加应力在器件区中形成的半导体器件中实现运行速度的增加，但本分明并不限于该特定半导体器件，因此，本发明也可用于制造半导体集成电路器件，其中高压晶体管、中压晶体管以及低压晶体管集成在同一硅衬底上。
此外，本发明不限于所述实施例，而可以在不偏离本发明的范围的情况下做出各种变化和修改。

Claims (15)

1.一种半导体器件，其具有形成于硅衬底上用以限定器件区的STI结构的器件隔离区，所述器件隔离区包含：
器件隔离槽，其形成于所述硅衬底中；以及
器件隔离绝缘膜，其填充所述器件隔离槽，
至少所述器件隔离绝缘膜的表面部分由抗HF膜形成。
2.如权利要求1所述的半导体器件，其中所述器件隔离绝缘膜包含所述抗HF膜和在所述抗HF膜下方的二氧化硅膜。
3.如权利要求1所述的半导体器件，其中所述抗HF膜从所述器件隔离槽的底部至其顶部填充该器件隔离槽。
4.如权利要求1所述的半导体器件，其中所述抗HF膜包含折射率为1.670或更高的SiOCN膜。
5.如权利要求1所述的半导体器件，其中所述抗HF膜表现出与通过热解CVD工艺形成的SiN膜相当或更强的抗焦磷酸处理性。
6.如权利要求1所述的半导体器件，其中在所述器件区中形成p沟道MOS晶体管，所述p沟道MOS晶体管在其源区和漏区中包含与所述硅衬底呈外延关系的p型SiGe区。
7.如权利要求1所述的半导体器件，其中沿所述器件隔离槽的表面形成其中积累张应力的SiOCN或SiOC膜的张应力膜。
8.如权利要求7所述的半导体器件，其中在所述器件区中形成n沟道MOS晶体管，所述n沟道MOS晶体管包括其中积累张应力的应力膜，以使所述应力膜覆盖所述n沟道MOS晶体管的栅极。
9.一种半导体器件制造方法，包含如下步骤：
在将SiN图案用作掩模的同时，在硅衬底中形成器件隔离槽；
沉积抗HF膜以填充至少所述器件隔离槽的上部，并从而覆盖所述SiN图案；以及
去除所述SiN图案和所述SiN图案上的所述抗HF，
所述抗HF膜是在将二叔丁基氨基硅烷用作原材料的同时通过低压CVD工艺而形成的。
10.如权利要求9的方法，其中所述低压CVD工艺通过使二叔丁基氨基硅烷与O2或N2O反应而形成作为所述抗HF膜的SiOCN膜。
11.如权利要求10的方法，其中在100Pa或更低的处理压力下执行所述低压CVD工艺。
12.如权利要求9的方法，其中所述低压CVD工艺通过使二叔丁基氨基硅烷与氨反应而形成作为所述抗HF膜的SiCN膜。
13.如权利要求9的方法，其中执行所述低压CVD工艺以使所述抗HF膜从所述器件隔离槽的底部至其顶部填充该器件隔离槽。
14.如权利要求9的方法，在形成所述器件隔离槽的所述步骤之后但在沉积所述抗HF膜之前，还包括利用二氧化硅膜填充除所述器件隔离槽的顶部之外的所述器件隔离槽的底部的步骤，
执行沉积所述抗HF膜的所述步骤，以使所述抗HF膜覆盖所述器件隔离槽中的所述二氧化硅膜，并使所述抗HF膜填充所述器件隔离槽的所述顶部，
在将对应于所述器件隔离槽的在所述抗HF膜上形成的二氧化硅图案用作掩模的同时，通过湿蚀刻工艺执行去除所述SiN图案和所述抗HF膜的所述步骤。
15.如权利要求14的方法，其中在形成所述器件隔离槽的所述步骤之后但在沉积所述抗HF膜的所述步骤之前，在所述器件隔离槽的所述底部填充所述二氧化硅膜的所述步骤包含沉积二氧化硅膜的步骤，以从所述底部至所述顶部填充所述器件隔离槽，并去除填充所述器件隔离槽的所述顶部的一部分所述二氧化硅膜。
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