CN1770406A - 半导体装置的制造方法 - Google Patents
半导体装置的制造方法 Download PDFInfo
- Publication number
- CN1770406A CN1770406A CNA2005100799015A CN200510079901A CN1770406A CN 1770406 A CN1770406 A CN 1770406A CN A2005100799015 A CNA2005100799015 A CN A2005100799015A CN 200510079901 A CN200510079901 A CN 200510079901A CN 1770406 A CN1770406 A CN 1770406A
- Authority
- CN
- China
- Prior art keywords
- annealing
- semiconductor
- semiconductor device
- manufacture method
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 164
- 238000000034 method Methods 0.000 title claims abstract description 118
- 238000000137 annealing Methods 0.000 title claims abstract description 101
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 27
- 239000010703 silicon Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 title claims description 23
- 238000002955 isolation Methods 0.000 title abstract 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title description 23
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 7
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 6
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 239000001272 nitrous oxide Substances 0.000 claims description 3
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 239000000376 reactant Substances 0.000 claims description 2
- -1 steam Chemical compound 0.000 claims description 2
- 230000007812 deficiency Effects 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
本发明揭示一种半导体装置的制造方法，其是应用于使用块硅以外的半导体基底。蚀刻上述半导体基底，以在上述半导体基底中的一主动区旁，形成一隔离沟槽。在上述主动区形成一半导体元件之前，对已蚀刻的上述半导体基底进行退火。本发明所述的半导体装置的制造方法，通过至少一次的热处理程序，对主动区旁具有一隔离沟槽的半导体装置而言，其效能能够有所提升。上述退火处理能够减少隔离沟槽内的缺陷与粗糙度，而能够提升半导体装置的效能。
Description
技术领域
本发明是有关于一种半导体装置的制造方法，特别是关于一种可提升效能的半导体装置的制造方法。
背景技术
随着半导体科技的进展，块硅(bulk silicon；传统批次硅元件)以外的半导体基底的使用逐渐增加。常见的基底包含硅-锗合金半导体基底、化合物半导体基底(包括砷化镓半导体基底)、与绝缘层上覆硅(silicon on insulator；SOI)半导体基底。当使用上述半导体基底制造半导体装置时，其内的半导体元件的效能都能有所提升，达到令人满意的电性品质。
虽然如此，使用上述半导体基底制造半导体装置时，仍会发生一些缺陷，而对半导体装置的效能与良率造成不良影响，因此需要解决上述缺陷的方法。
发明内容
有鉴于此，本发明的主要目的是提供一种半导体装置的制造方法，其是使用非块硅的基底来制造半导体装置，可减少制程中所发生的缺陷。
为达成本发明的上述目的，本发明是提供一种半导体装置的制造方法，包含：提供非块硅(bulk silicon)的一半导体基底；蚀刻上述半导体基底，以在上述半导体基底中的一主动区旁，形成一隔离沟槽；以及在上述主动区形成一半导体元件之前，对已蚀刻的上述半导体基底进行退火。
本发明所述的半导体装置的制造方法，更包含在该隔离沟槽内形成一隔离区之前，对已蚀刻的该半导体基底进行退火。
本发明所述的半导体装置的制造方法，该退火处理为炉内退火(furnace thermal annealing)或快速热退火。
本发明所述的半导体装置的制造方法，该退火处理是在氮气、氧气或混合的反应性气体的气氛下进行。
本发明所述的半导体装置的制造方法，在制造该半导体装置的单一制程步骤中，重复地循环进行该退火处理。
本发明所述的半导体装置的制造方法，该非块硅的半导体基底是择自：硅-锗合金半导体材料、化合物半导体材料或绝缘层上覆半导体。
本发明是又提供一种半导体装置的制造方法，包含：提供一绝缘层上覆半导体(semiconductor on insulator)的半导体基底；蚀刻上述半导体基底，以在上述半导体基底中的一主动区旁，形成一隔离沟槽；以及在上述主动区形成一半导体元件之前，对已蚀刻的上述半导体基底进行退火。
本发明是又提供一种半导体装置的制造方法，包含：在一主动层放置一掩膜层；图形化上述掩膜层以曝露部分上述主动层；蚀刻已曝露的上述主动层；以及对已曝露的上述主动层进行退火。
本发明所述的半导体装置的制造方法，该主动层是择自一绝缘层上覆硅的晶圆、硅、硅锗、砷化镓或上述的组合。
本发明所述的半导体装置的制造方法，已曝露的该主动层的退火温度为400～1500℃。
本发明所述的半导体装置的制造方法，已曝露的该主动层的退火气氛包含氮、氧、水蒸气、一氧化氮、一氧化二氮或上述的组合。
本发明所述的半导体装置的制造方法，通过该退火步骤形成厚度为20～300的一氧化物层。
本发明所述的半导体装置的制造方法，通过至少一次的热处理程序，对主动区旁具有一隔离沟槽的半导体装置而言，其效能能够有所提升。上述退火处理能够减少隔离沟槽内的缺陷与粗糙度(特别是隔离沟槽的侧壁与角落)，而能够提升半导体装置的效能。
附图说明
图1为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的步骤；
图2为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的步骤；
图3为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的步骤；
图4为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的步骤；
图5为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的步骤；
图6为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的步骤；
图7为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的步骤；
图8为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的步骤。
具体实施方式
为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
本发明是应用在使用块硅材以外的半导体基底(以下简称之为非块硅的半导体基底)，对蚀刻后的半导体基底进行退火处理，而达成本发明的上述目的。上述蚀刻后的半导体基底具有一隔离沟槽，形成于一主动区旁。在上述主动区形成一半导体元件之前，对已蚀刻的上述半导体基底进行退火。
图1至图8为一剖面图，是显示本发明较佳实施例的半导体装置的制造方法的流程。
图1是显示一非块硅材的半导体基底10。半导体基底10可包含多种的半导体材料，而非仅有单一的块硅半导体材料(亦包含具有一硅外延层于其上的块硅半导体材料)。上述非块硅的半导体材料可包含、但不限于：(1)硅-锗合金半导体材料；(2)砷化镓(与其它化合物半导体)材料；(3)绝缘层上覆半导体(例如绝缘层上覆硅(silicon on insulator；SOI)的半导体材料、绝缘层上覆硅锗的半导体材料、或绝缘层上覆化合物半导体的半导体材料)。
图1更显示半导体基底10为绝缘层上覆半导体的基底。然而，本发明并不受限于此。更具体而言，上述绝缘层上覆半导体的基底为SOI半导体基底，通常包含：(1)一块基底(bulk substrate)11；(2)一毯覆性的埋入介电层12；与(3)一毯覆性的半导体表层13。虽然块基底11可包含任意的多种基底，但通常为块硅的半导体基底。另外，虽然毯覆性的埋入介电层12包含任意的多种介电材料，例如但不限于氧化硅介电材料、氮化硅介电材料、与氮氧化硅介电材料，但通常为氧化硅介电材料，其厚度通常为200～200000。毯覆性的半导体表层13可为半导体材料，包含但不限于硅半导体材料、硅-锗合金半导体材料、与化合物半导体材料，而最常为硅半导体材料，而使半导体基底10为SOI半导体基底。毯覆性的半导体表层13的厚度通常为50～50000。
图1亦显示：(1)形成于毯覆性的半导体表层13上的一毯覆性的垫介电层14；(2)形成于毯覆性的垫介电层14上的一毯覆性的氮化硅层16；与(3)形成于毯覆性的氮化硅层16上的图形化光致抗蚀剂层(photoresist layers)18a、18b、与18c。
当毯覆性的半导体表层13为硅半导体材料时，毯覆性的垫介电层14通常为氧化硅材料。毯覆性的垫介电层14的厚度通常为30～500，且其形成方法通常为热氧化法。毯覆性的垫介电层14的厚度亦可能落于上述范围之外，并且亦可使用其它的形成方法。毯覆性的氮化硅层16为氮化硅材料，且其厚度通常为100～2000，而其形成方法为化学气相沉积法。毯覆性的氮化硅层16的厚度亦可能落于上述范围之外，并且亦可使用其它的形成方法。
各图形化光致抗蚀剂层18a、18b、与18c的厚度为1000～20000，可使用的材料包含但不限于正型光致抗蚀剂材料或负型光致抗蚀剂材料。
请参考图2，以毯覆性的埋入介电层12为蚀刻终止层，并以图形化光致抗蚀剂层18a、18b、与18c为蚀刻掩膜，依序图形化下列各层：毯覆性的氮化硅层16、毯覆性的垫介电层14、与毯覆性的半导体表层13；然后，依序将图形化光致抗蚀剂层18a至18c、图形化的氮化硅层16、与图形化的垫介电层14自图形化的半导体表层13a、13b、与13c上移除后，结果如图2所示。图形化的半导体表层13a、13b、与13c用于在定义后续步骤中所用的隔离沟槽17a与17b。毯覆性的埋入介电层12则用以定义隔离沟槽17a与17b中的底面。
对图2所示的半导体装置施以第一退火处理20后，其结果如图3所示。通过第一退火处理20，则形成经一次退火处理的基底11’、经一次退火处理的毯覆性埋入介电层12’、与经一次退火处理的图形化半导体表层13a’、13b’、与13c’。
第一退火处理20可在以下的气氛之下进行，例如惰性气氛(例如氩与氦)、氮化气氛(例如氮)、氧化气氛(例如氧与臭氧)、多重反应性气体的气氛(例如水蒸气、一氧化氮、一氧化二氮、氨、联氨)、与上述的组合。第一退火处理20可使用数种退火方法，例如、但不限于：炉内退火、快速热退火、瞬间退火(spike annealing)、激光退火、与同步光照退火(coherent light irradiationannealing)。上述退火方法可提供的退火温度为400～1500℃、退火时间为1秒至1小时；但炉内退火则例外，其可提供的退火温度为400～1300℃、退火时间为1分钟至24小时。上述退火方法可在次大气压(约10torr)、平常气压、与超大气压(约10个大气压)下进行。第一退火处理20的温度可以不固定，而以一系列的温度循环变化的方式进行。
如图4所示，形成一顺应性的衬垫介电层22于图3所示的经一次退火的基底上。顺应性的衬垫介电层22通常为氧化硅材料，其形成方法例如为退火，但其方法非本发明的必要步骤。顺应性的衬垫介电层22的厚度通常为20～300。
对图4所示的半导体装置施以第二退火处理24后，其结果如图5所示。通过第二退火处理24，则形成经二次退火处理的基底11”、经二次退火处理的毯覆性埋入介电层12”、经二次退火处理的图形化半导体表层13a”、13b”、与13c”、与经一次退火处理的顺应性衬垫介电层22’。
第二退火处理24的所有施行条件，均等效或类似于前述第一退火处理20，在此便予以省略。
分别于隔离沟槽17a、17b内形成一隔离区26a、26b，其结果如图6所示。隔离区26a、26b除了分别形成于隔离沟槽17a、17b内，亦分别形成于图形化的经一次退火处理的顺应性衬垫介电层22a’、22b’上。上述隔离区的形成与衬垫介电层的图形化，通常是使用平坦化的方法，例如化学机械研磨。
对图6所示的半导体装置施以第三退火处理28后，其结果如图7所示。通过第三退火处理28，则形成经三次退火处理的基底11、经三次退火处理的毯覆性埋入介电层12、经三次退火处理的图形化半导体表层13a、13b、与13c、经二次退火处理的图形化顺应性衬垫介电层22a”、22b”、与经一次退火处理的隔离区26a’、26b’。
第三退火处理28的所有施行条件，均等效或类似于前述第一退火处理20与第二退火处理24，在此便予以省略。
在图7的经三次退火处理的图形化半导体表层13b的主动区内形成一场效应晶体管，其结果如图8所示。上述场效应晶体管包含：(1)形成于经三次退火处理的图形化半导体表层13b上的栅介电层30b；(2)形成于栅介电层30b上的栅极32；与(3)形成于经三次退火处理的图形化半导体表层13b内、且因栅极32而相互分离的源极/漏极34b与34c。图8亦显示经三次退火处理的图形化半导体表层13a与13c的上分别形成有栅介电层30a与30c，而源极/漏极34a与34d亦可以分别形成于经三次退火处理的图形化半导体表层13a与13c之内。
图8是显示本发明较佳实施例的半导体装置。本发明的半导体装置是使用非块硅的半导体基底。而后在该半导体基底中的一主动区旁形成一隔离沟槽，而成为已蚀刻的半导体基底。在形成上述隔离沟槽之后、在上述主动区形成一半导体装置之前，对上述已蚀刻的半导体基底进行退火处理。本发明较佳实施例已绘示其制程中三次不同的退火处理(形成隔离沟槽之后、于上述隔离沟槽形成衬垫介电层之后、以及于上述隔离沟槽形成隔离区之后)。本发明并不限于实施上述所有的退火处理步骤，亦可以仅实施上述三者其中之一、其中之二、或三者全部实施；较好为仅实施第一退火处理与第二退火处理，而省略第三退火处理，其原因是对隔离沟槽的侧壁与底面作退火处理，可避免在其内形成隔离区时发生阻碍。通过本发明的至少一次的热处理程序，对主动区旁具有一隔离沟槽的半导体装置而言，其效能能够有所提升。上述退火处理能够减少隔离沟槽内的缺陷与粗糙度(特别是隔离沟槽的侧壁与角落)，而能够提升半导体装置的效能。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
10：非块硅的半导体基底
11：块基底
11’：经一次退火处理的基底
11”：经二次退火处理的基底
11：经三次退火处理的基底
12：毯覆性的埋入介电层
12’：经一次退火处理的毯覆性埋入介电层
12”：经二次退火处理的毯覆性埋入介电层
12：经三次退火处理的毯覆性埋入介电层
13：毯覆性的半导体表层
13a：图形化的半导体表层
13a’：经一次退火处理的图形化半导体表层
13a”：经二次退火处理的图形化半导体表层
13a：经三次退火处理的图形化半导体表层
13b：图形化的半导体表层
13b’：经一次退火处理的图形化半导体表层
13b”：经二次退火处理的图形化半导体表层
13b：经三次退火处理的图形化半导体表层
13c：图形化的半导体表层
13c’：经一次退火处理的图形化半导体表层
13c”：经二次退火处理的图形化半导体表层
13c：经三次退火处理的图形化半导体表层
14：毯覆性的垫介电层
16：毯覆性的氮化硅层
17a：隔离沟槽
17b：隔离沟槽
18a：图形化光致抗蚀剂层
18b：图形化光致抗蚀剂层
18c：图形化光致抗蚀剂层
20：第一退火处理
22：顺应性的衬垫介电层
22’：经一次退火处理的顺应性衬垫介电层
22a’：图形化的经一次退火处理的顺应性衬垫介电层
22b’：图形化的经一次退火处理的顺应性衬垫介电层
24：第二退火处理
26a：隔离区
26a’：经一次退火处理的隔离区
26b：隔离区
26b’：经一次退火处理的隔离区
28：第三退火处理
30a：栅介电层
30b：栅介电层
30c：栅介电层
32：栅极
34a：源极/漏极
34b：源极/漏极
34c：源极/漏极
34d：源极/漏极
Claims (11)
1、一种半导体装置的制造方法，所述半导体装置的制造方法包含：
提供非块硅的一半导体基底；
蚀刻该半导体基底，以在该半导体基底中的一主动区旁，形成一隔离沟槽；以及
在该主动区形成一半导体元件之前，对已蚀刻的该半导体基底进行退火。
2、根据权利要求1所述的半导体装置的制造方法，其特征在于：更包含在该隔离沟槽内形成一隔离区之前，对已蚀刻的该半导体基底进行退火。
3、根据权利要求1所述的半导体装置的制造方法，其特征在于：该退火处理为炉内退火或快速热退火。
4、根据权利要求1所述的半导体装置的制造方法，其特征在于：该退火处理是在氮气、氧气或混合的反应性气体的气氛下进行。
5、根据权利要求1所述的半导体装置的制造方法，其特征在于：在制造该半导体装置的单一制程步骤中，重复地循环进行该退火处理。
6、根据权利要求1所述的半导体装置的制造方法，其特征在于：该非块硅的半导体基底是择自：硅-锗合金半导体材料、化合物半导体材料或绝缘层上覆半导体。
7、一种半导体装置的制造方法，所述半导体装置的制造方法包含：
在一主动层放置一掩膜层；
图形化该掩膜层以曝露部分该主动层；
蚀刻已曝露的该主动层；以及
对已曝露的该主动层进行退火。
8、根据权利要求7所述的半导体装置的制造方法，其特征在于：该主动层是择自一绝缘层上覆硅的晶圆、硅、硅锗、砷化镓或上述的组合。
9、根据权利要求7所述的半导体装置的制造方法，其特征在于：已曝露的该主动层的退火温度为400～1500℃。
10、根据权利要求7所述的半导体装置的制造方法，其特征在于：已曝露的该主动层的退火气氛包含氮、氧、水蒸气、一氧化氮、一氧化二氮或上述的组合。
11、根据权利要求7所述的半导体装置的制造方法，其特征在于：通过该退火步骤形成厚度为20～300的一氧化物层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/982,456 US20060094171A1 (en) | 2004-11-04 | 2004-11-04 | Isolation trench thermal annealing method for non-bulk silicon semiconductor substrate |
| US10/982,456 | 2004-11-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1770406A true CN1770406A (zh) | 2006-05-10 |
Family
ID=36262548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100799015A Pending CN1770406A (zh) | 2004-11-04 | 2005-06-27 | 半导体装置的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20060094171A1 (zh) |
| CN (1) | CN1770406A (zh) |
| TW (1) | TWI265573B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101459066B (zh) * | 2007-12-13 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 |
| CN109346562A (zh) * | 2018-08-30 | 2019-02-15 | 华灿光电（浙江）有限公司 | 一种发光二极管外延片的制备方法及发光二极管外延片 |
| WO2020107544A1 (zh) * | 2018-11-30 | 2020-06-04 | 中国电子科技集团公司第十三研究所 | 一种氧化镓器件隔离区的制备方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4427489B2 (ja) * | 2005-06-13 | 2010-03-10 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985735A (en) * | 1995-09-29 | 1999-11-16 | Intel Corporation | Trench isolation process using nitrogen preconditioning to reduce crystal defects |
| US6833280B1 (en) * | 1998-03-13 | 2004-12-21 | Micron Technology, Inc. | Process for fabricating films of uniform properties on semiconductor devices |
| JP2001230315A (ja) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6657276B1 (en) * | 2001-12-10 | 2003-12-02 | Advanced Micro Devices, Inc. | Shallow trench isolation (STI) region with high-K liner and method of formation |
| WO2003060992A1 (fr) * | 2002-01-09 | 2003-07-24 | Matsushita Electric Industrial Co., Ltd. | Appareil a semi-conducteurs et procede de fabrication |
| JP2004260073A (ja) * | 2003-02-27 | 2004-09-16 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6887798B2 (en) * | 2003-05-30 | 2005-05-03 | International Business Machines Corporation | STI stress modification by nitrogen plasma treatment for improving performance in small width devices |
| JP2005150403A (ja) * | 2003-11-14 | 2005-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7462549B2 (en) * | 2004-01-12 | 2008-12-09 | Advanced Micro Devices, Inc. | Shallow trench isolation process and structure with minimized strained silicon consumption |
-
2004
- 2004-11-04 US US10/982,456 patent/US20060094171A1/en not_active Abandoned
-
2005
- 2005-05-25 TW TW094117029A patent/TWI265573B/zh active
- 2005-06-27 CN CNA2005100799015A patent/CN1770406A/zh active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101459066B (zh) * | 2007-12-13 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 |
| US8039402B2 (en) | 2007-12-13 | 2011-10-18 | Semiconductor Manufacturing International (Shanghai) Corporation | Methods for forming a gate and a shallow trench isolation region and for planarizating an etched surface of silicon substrate |
| US8367554B2 (en) | 2007-12-13 | 2013-02-05 | Semiconductor Manufacturing International (Shanghai) Corporation | Methods for forming a gate and a shallow trench isolation region and for planarizing an etched surface of silicon substrate |
| US8377827B2 (en) | 2007-12-13 | 2013-02-19 | Semiconductor Manufacturing International (Shanghai) Corporation | Methods for forming a gate and a shallow trench isolation region and for planarizing an etched surface of silicon substrate |
| CN109346562A (zh) * | 2018-08-30 | 2019-02-15 | 华灿光电（浙江）有限公司 | 一种发光二极管外延片的制备方法及发光二极管外延片 |
| WO2020107544A1 (zh) * | 2018-11-30 | 2020-06-04 | 中国电子科技集团公司第十三研究所 | 一种氧化镓器件隔离区的制备方法 |
| US11244821B2 (en) | 2018-11-30 | 2022-02-08 | The 13Th Research Institute Of China Electronics Technology Group Corporation | Method for preparing isolation area of gallium oxide device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060094171A1 (en) | 2006-05-04 |
| TW200616089A (en) | 2006-05-16 |
| TWI265573B (en) | 2006-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1293637C (zh) | 具有应变沟道的互补式金属氧化物半导体及其制作方法 | |
| US8318605B2 (en) | Plasma treatment method for preventing defects in doped silicon oxide surfaces during exposure to atmosphere | |
| CN100347832C (zh) | 电子器件材料的制造方法 | |
| CN1291450C (zh) | 半导体制造方法及设备 | |
| US7605022B2 (en) | Methods of manufacturing a three-dimensional semiconductor device and semiconductor devices fabricated thereby | |
| CN100345280C (zh) | 具有晶格不相称区的变形沟道晶体管结构及其制造方法 | |
| CN1881586A (zh) | 半导体器件及其制造方法 | |
| CN1619817A (zh) | 具有不同栅极介质的半导体器件及其制造方法 | |
| CN1641854A (zh) | 制造半导体器件的方法 | |
| CN1485891A (zh) | 半导体存储器件及其制造方法 | |
| CN101055832A (zh) | 半导体装置的制造方法 | |
| CN1670965A (zh) | 源极及漏极中聚含掺质金属的晶体管 | |
| CN1599067A (zh) | 薄膜半导体器件、其制造工艺以及液晶显示器 | |
| JP2011101007A (ja) | 集積半導体基板構造の製造方法 | |
| CN1828833A (zh) | 半导体结构和制造半导体结构的方法 | |
| JP2007311540A (ja) | 半導体装置の製造方法 | |
| US7737531B2 (en) | Wafer including a reinforcing flange formed upright at a periphery and method for manufacturing the same | |
| CN1389905A (zh) | 半导体膜、半导体器件和它们的生产方法 | |
| CN1505155A (zh) | 半导体器件及其制造方法 | |
| CN1297256A (zh) | 半导体装置及其制造方法 | |
| CN1905209A (zh) | 半导体器件及其制造方法 | |
| CN1770406A (zh) | 半导体装置的制造方法 | |
| CN1255865C (zh) | 半导体装置的制造方法 | |
| CN1630028A (zh) | 制造半导体器件的方法和装置 | |
| CN1551356A (zh) | Cmos组件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |