CN1551356A - Cmos组件及其制造方法 - Google Patents
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Abstract
本发明提供一种CMOS组件及其制造方法，其结构包括将闸极电极设于基底上，将源极/汲极设于闸极电极两侧的基底中，将应力缓冲衬层顺应性地配置于闸极电极两侧且部分延伸至基底表面，并将应力层设于闸极电极、应力缓冲衬层和源极/汲极上，且与应力缓冲衬层接触，藉以提高闸极电极下方基底中的通道区的应力。
Description
技术领域
本发明涉及一种CMOS组件及其制造方法，特别涉及一种利用局部机械应力控制(local mechanical-stress control，简称LMC)来增加CMOS组件的效能的方法及其结构。
背景技术
在目前的半导体组件中，是使用硅整体(Si bulk)做为基底，并藉由缩小组件尺寸来达到高速操作和低耗电量的目的。然而，目前组件尺寸的缩小已接近物理的极限和成本的极限。因此，需要发展其它不同于缩小尺寸的方法的技术，来达到高速操作和低耗电量的目的。
因此，有人提出在晶体管的通道区利用应力控制的方式，来克服组件缩小化的极限。此方法为藉由使用应力改变硅晶格间距，来增加电子和电洞的迁移率。
常见的方法为使用置于Si-Ge层(处于拉伸应力)上拉伸张力的硅层(tensile-strained Si layer)做为NMOS晶体管的通道层，以及使用压缩张力的硅锗层(compressive-strained Si-Ge layer)(处于压缩应力)做为PMOS晶体管的通道层。藉由使用拉伸张力的硅层和压缩张力的Si-Ge层做为MOS晶体管的通道层，会增加表面电子和电洞的迁移率，而同时达到高速操作及低能量耗损的目的。
然而，此技术存在一些问题，当同时形成拉伸张力的Si层(n通道层)和压缩张力的Si-Ge层(p通道层)做为CMOS的通道层时，制程会变得很复杂，而且要选择性形成NMOS信道层和PMOS信道层是相当困难的。而且，当藉由高温热处理形成Si-Ge层时，会发生差排(dislocation)或发生Ge的分离(segregation)，而使闸极崩溃电压的特性恶化。
另外，近来有研究利用做为接触窗蚀刻停止层的氮化硅层产生应力，来影响晶体管趋动电流，此技术称为局部机械应力控制。藉由增加外加的压缩应力，可以改善PMOS晶体管的迁移率；藉由减少外加的压缩应力，可以改善NMOS晶体管的迁移率。
虽然上述利用氮化硅层产生应力来提高晶体管效能的方法较使用Si-Ge缓冲层的方法简单，但其能改善的效果有限。
发明内容
有鉴于此，本发明的目的是提供一种CMOS组件结构及其制造方法，利用局部机械应力控制的技术，进一步提高晶体管的效能。
根据本发明的目的所提供的一种CMOS组件，其结构包括将闸极电极设于基底上，将源极/汲极设于闸极电极两侧的基底中，将应力缓冲衬层顺应性地配置于闸极电极两侧且部分延伸至基底表面，并将应力层设于闸极电极、应力缓冲衬层和源极/汲极上，且与应力缓冲衬层接触，藉以提高闸极电极下方基底中的通道区的应力。
具体地说，本发明所提供的CMOS组件，其结构包括：
一基底；
一闸极电极，设在该基底上；
一源极/汲极，设在该闸极电极两侧的该基底中；
一应力缓冲衬层，顺应性地配置在该闸极电极两侧且部分延伸至该基底表面；以及
一应力层，设在该闸极电极、该应力缓冲衬层和该源极/汲极上，且与该应力缓冲衬层接触，藉以提高该闸极电极下方该基底中的一通道区的应力。
其中，若上述的应力层具拉伸应力，覆盖于应力层下方的闸极电极和源极/汲极构成的晶体管为PMOS晶体管和NMOS晶体管。若上述的应力层具压缩应力，覆盖于应力层下方的闸极电极和源极/汲极构成的晶体管为PMOS晶体管。
此外，本发明还提供了另一种CMOS组件，其结构包括将闸极电极设于设置有至少一隔离组件的基底上，此浅沟槽隔离组件中包括一第一应力层，将源极/汲极设于闸极电极两侧的基底中并接触上述隔离组件，将应力缓冲衬层顺应性地配置于闸极电极两侧且部分延伸至基底表面，并将第二应力层设于闸极电极、应力缓冲衬层和源极/汲极上，且与应力缓冲衬层接触，藉由上述第一应力层与第二应力层以提高闸极电极下方基底中的通道区的应力。
其中，若上述第二应力层具拉伸应力而第一应力层具拉伸应力时，覆盖于第二应力层下方的闸极电极和源极/汲极构成的晶体管为PMOS晶体管和NMOS晶体管。若上述第二应力层具压缩应力而第一应力层具压缩或拉伸应力时，覆盖于第二应力层下方的闸极电极和源极/汲极构成的晶体管为PMOS晶体管。
本发明同时还提供所述一种CMOS组件的制造方法，其方法如下所述。首先于基底的主动区形成闸极电极，并于闸极电极两侧的基底中的主动区形成一淡掺杂区。接着，顺应性地形成应力缓冲衬层于闸极电极两侧且部分延伸至基底表面，以及于闸极电极两侧应力缓冲层上形成一间隙壁。接着于闸极电极两侧未被闸极电极和间隙壁覆盖的基底中的主动区形成一浓掺杂区，其中上述的淡掺杂区和浓掺杂区构成一源极/汲极区。待形成源极/汲极区后，接着移除间隙壁，并于闸极电极、应力缓冲衬层和源极/汲极上覆盖一应力层，且与应力缓冲衬层接触，藉以提高闸极电极下方基底中的一通道区的应力。
再者，本发明还提供了所述另一种CMOS组件的制造方法，其方法如下所述。首先于基底的主动区形成闸极电极，其中上述主动区是由形成于基底内的至少一隔离组件所定义出，而此隔离组件中含有一第一应力层。接着于闸极电极两侧的基底中的主动区形成一淡掺杂区并接触上述隔离组件。接着，顺应性地形成应力缓冲衬层于闸极电极两侧且部分延伸至基底表面，以及于闸极电极两侧应力缓冲层上形成一间隙壁。接着于闸极电极两侧未被闸极电极和间隙壁覆盖的基底中的主动区形成一浓掺杂区，其中上述的淡掺杂区和浓掺杂区构成一源极/汲极区。待形成源极/汲极区后，接着移除间隙壁，并于闸极电极、应力缓冲衬层和源极/汲极上覆盖一第二应力层，且与应力缓冲衬层接触，藉由上述第一应力层以及第二应力层以提高闸极电极下方基底中的一通道区的应力。
在上述制程中，在移除间隙壁之前，更可包括进行一自动对准硅化物制程，以于源极/汲极的表面形成一金属硅化物。
另外，也可在移除该间隙壁之后，进行一自动对准硅化物制程，以于源极/汲极的表面形成一金属硅化物。
上述的应力缓冲衬层的厚度优选小于500埃，材质可为氧化硅。
上述的应力层的材质可为氮化硅(SiN)、氮氧化硅(SiON)、或氮化硅(SiN)和氮氧化硅(SiON)的迭层。其形成方法包括电浆增强型化学气相沉积法(PECVD)、快速热制程化学气相沉积法(RTCVD)、原子层级化学气相沉积法(ALCVD)、或低压化学气相沉积法(LPCVD)。
在上述的CMOS组件的制造方法中，更可包括以下步骤：在应力层或第二应力层上形成一内层介电层；以应力层或第二应力层为蚀刻停止层，于内层介电层中蚀刻出一接触窗开口；以及移除接触窗开口中的应力层或第二应力层。
综上所述，利用本发明所提供的结构及方法，可将机械应力集中在通道区，藉以形成具有高速操作及低能量耗损的特性的晶体管。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1A至图1E是绘示本发明一种CMOS组件的制造方法的示意图。
图2A至图2G是绘示本发明另一种CMOS组件的制造方法的示意图。
具体实施方式
根据研究结果显示，对P通道型晶体管而言，当增加通道区的压缩应力或拉伸应力时，会通加电洞载子的迁移率。对N通道型晶体管而言，当降低通道区的压缩应力时，也即增加通道区的拉伸应力时，会通加电子载子的迁移率。为了增加载子在通道区的迁移率，因此本发明提供一种可以有效增加通道区的应力的CMOS组件的结构及其制造方法。
结构：
本发明提供一种CMOS组件的结构，如图1D所示。在此结构，闸极电极104是设于基底100上，且源极/汲极S/D是设于闸极电极104两侧的基底100中。其中，闸极电极104的材质可为多晶硅、金属、硅锗、或含锗的多晶硅。
另外，在闸极电极104和基底100设置一闸极介电层102，其材质可为氧化硅。
应力缓冲衬层110是顺应性地配置在闸极电极104两侧且部分延伸至基底100表面。应力缓冲衬层110的厚度控制在500埃以下，其材质可为氧化硅。
接着，将应力层118设在闸极电极104、应力缓冲衬层110和源极/汲极S/D上，且与闸极电极104和应力缓冲衬层110接触，藉以提高闸极电极104下方基底100中的通道区114的应力。其中，应力层118的材质为氮化硅(SiN)、氮氧化硅(SiON)、或氮化硅(SiN)和氮氧化硅(SiON)的迭层。
若此应力层118具拉伸应力，覆盖在应力层118下方的闸极电极104和源极/汲极S/D构成的晶体管则为PMOS晶体管和NMOS晶体管。
若此应力层118具压缩应力，覆盖在应力层118下方的闸极电极104和源极/汲极S/D构成的晶体管则为PMOS晶体管。
另外，在应力层118和源极/汲极S/D之间，设置一金属硅化物层116，藉以降低源极/汲极S/D的片电阻，其也表现出适当的压缩应力，可提升PMOS晶体管效能。通常，在应力层118和闸极电极104之间，也会设置相同材质的金属硅化物层116。
此外，也可采用离子布植程序(未绘示)以植入如氩(Ar)离子或氧(O)离子于应力层118中，其操作时机为应力层118形成之后，且在完成离子布植后接着施行一介于350℃～700℃的回火程序，以增加应力层118的压缩应力，藉此而适度调整通道区114中的整体应力。
再者，本发明还提供了另一种CMOS组件的结构，如图2F所示。在此结构，闸极电极210设置于由两浅沟槽隔离组件STI’所定义出的主动区AA内基底200上，且源极/汲极S/D设于闸极电极210两侧的基底200中并贴附于邻近的浅沟槽隔离组件STI’。其中，于浅沟槽隔离组件STI’内设置有顺应性的第一应力层205。
另外，闸极电极210的材质可为多晶硅、金属、硅锗、或含锗的多晶硅，而在闸极电极210和基底200设置一闸极介电层208，其材质可为氧化硅。
应力缓冲衬层214顺应性地配置于闸极电极210两侧且部分延伸至基底200表面。应力缓冲衬层214的厚度控制在500埃以下，其材质可为氧化硅。
接着，将第二应力层224设于闸极电极210、应力缓冲衬层214和源极/汲极S/D上，且与闸极电极210和应力缓冲衬层214接触，藉由设置于浅沟槽隔离组件STI’内的第一应力层205以及设置于闸极电极表面的第二应力层224的影响以提高闸极电极210下方基底200中通道区220应力。其中，第一应力层205以及第二应力层224的材质可为氮化硅(SiN)、氮氧化硅(SiON)、或氮化硅(SiN)和氮氧化硅(SiON)的迭层。
若此第二应力层224具拉伸应力而第一应力层205具拉伸应力时，覆盖于第二应力层224下方的闸极电极210和源极/汲极S/D构成的晶体管则为PMOS晶体管或NMOS晶体管。
若此第二应力层224具压缩应力而第一应力层205具拉伸或压缩应力时，覆盖于第二应力层224下方的闸极电极210和源极/汲极S/D构成的晶体管则为PMOS晶体管。
另外，在第二应力层224和源极/汲极S/D之间，可设置一金属硅化物层222，藉以降低源极/汲极S/D的片电阻，其也可表现出适当的压缩应力而提升PMOS晶体管的效能。通常，在第二应力层224和闸极电极210之间，也会设置相同材质的金属硅化物层222。
此外，也可采用离子布植程序(未绘示)以植入如氩(Ar)离子或氧(O)离子于第一应力层205及第二应力层224中，其操作时机为所述应力层形成之后，且于完成离子布植后接着施行一介于350℃～700℃的回火程序，以增加此些应力层的压缩应力，藉此而适度调整通道区220中的整体应力。
制造方法：
第一实施例：
图1A至图1E是绘示本发明一种CMOS组件的制造方法的示意图。
首先请参照图1A，提供一基底100，基底100具有主动区AA。其中此主动区AA是藉由在基底100中形成隔离组件结构，例如浅沟槽隔离组件STI，而定义出。
接着，对于主动区形成晶体管，此晶体管可为PMOS晶体管和NMOS晶体管。如图所示，在基底100上形成一闸极介电层102和闸极电极104，其中闸极介电层102的材质可为氧化硅，闸极电极104的材质可为多晶硅、金属、硅锗或含锗的多晶硅。其中闸极介电层102和闸极电极104的形成方法，例如是在基底100上依序沉积一层介电层和导电层，并在导电层上形成一图案化罩幕层(未绘示)，之后，以图案化罩幕层为罩幕，依序对导电层及介电层进行非等向性蚀刻，以形成如图所示的闸极介电层102和闸极电极104，再将图案化罩幕层移除。
之后，在闸极电极104两侧的基底100中的主动区AA形成淡掺杂区106，其形成方法是以离子植入法将掺质植入未被闸极电极104和浅沟槽隔离组件STI覆盖的基底100中。
接着请参照图1B，顺应性地形成一应力缓冲衬层108在闸极电极104两侧且部分延伸至基底100表面。上述的应力缓冲衬层108的厚度小于500埃，其材质可为氧化硅。应力缓冲衬层108除了用以做为应力缓冲的作用外，还可用以保护闸极电极104的侧壁以及靠近通道区114的区域。之后，在闸极电极104两侧应力缓冲层108上形成一间隙壁110。上述的间隙壁110的材质可为氮化硅或氧化硅/氮化硅的迭层。其中，应力缓冲衬层108和间隙壁110的形成方法，例如是依序在基底100、闸极电极104与门极介电层102露出的表面上顺应性形成一薄层绝缘层和另一较厚的绝缘层；然后，利用非等向性蚀刻，以形成一间隙壁110及应力缓冲衬层108。
接着，在闸极电极104两侧未被闸极电极104和间隙壁110覆盖的基底100中的主动区AA形成浓掺杂区112，其形成方法是以离子植入法将掺质植入未被闸极电极104、间隙壁110和浅沟槽隔离组件STI覆盖的基底100中。其中淡掺杂区106和浓掺杂区112是构成晶体管的源极/汲极区S/D。
接着请参照图1C，利用湿蚀刻或干蚀刻移除间隙壁110，以露出应力缓冲衬层108。
其中在移除间隙壁110之前，更包括进行一自动对准硅化物制程，以在源极/汲极S/D的表面形成一金属硅化物层116；或者是在移除间隙壁110之后，进行一自动对准硅化物制程，以在源极/汲极S/D的表面形成一金属硅化物层116，如图1C所示。在上述的自动对准硅化物制程中，若闸极电极104的材质为多晶硅、硅锗或含锗的多晶硅，则其表面也会形成金属硅化物层116，如图所示。
接着请参照图1D，在移除间隙壁110且完成自动对准硅化物制程之后，在闸极电极104、应力缓冲衬层108和源极/汲极S/D上覆盖一应力层118，且与闸极电极104和应力缓冲衬层108接触，藉以提高闸极电极104下方基底中100的通道区114的应力。
上述的应力层118可为压缩应力层或者是拉伸应力层，其材质可为氮化硅(SiN)、氮氧化硅(SiON)、或氮化硅(SiN)和氮氧化硅(SiON)的迭层，其厚度约为300～700埃()之间，其形成方法可为电浆增强型化学气相沉积法(PECVD)、快速热制程化学气相沉积法(RTCVD)、原子层级化学气相沉积法(ALCVD)、低压化学气相沉积法(LPCVD)。
当应力层118为使用氮化硅(SiN)/氮氧化硅(SiON)迭层的拉伸应力层时，位于上层的拉伸应力较下层优选地来得大。此时，位于迭层上层的材质优选为氮氧化硅或一含硅量较高的氮化硅层(silicon-rich nitride)，而位于迭层下层的材质则优选地为氮化硅或含氮量较高的氮化硅层(nitrogen-rich nitride)。
藉由控制形成的条件，可调整所形成的膜层的应力大小，根据研究，可控制应力的因素有温度、压力或制程气体比例，若为电浆沉积法，则可控制应力的因素还包括电浆电力(plasma power)。
以电浆增强型化学气相沉积法形成材质为氮化硅且为压缩应力的应力层118为例，所需的温度大致介于300℃和500℃之间，所需的压力大致介于1.0托尔(torr)和1.5托尔之间，所需的电浆电力大致介于1000瓦(W)和2000瓦之间，其制程气体可为NH3∶SiH4，比例大致为4～10。
以快速热制程化学气相沉积法形成材质为氮化硅且为拉伸应力的应力层118为例，所需的温度大致介于300℃和800℃之间，所需的压力大致介于150托尔和300托尔之间，其制程气体可为NH3∶SiH4，比例大致为50～400；或者其制程气体可为二氯硅烷(dichlorosilane，SiH2Cl2，简称DCS)∶NH3，比例大致为0.1～1。
以低压化学气相沉积法形成材质为氮化硅且为压缩应力的应力层118为例，所需的温度大致介于400℃和750℃之间，所需的压力大致介于0.1托尔(torr)和50托尔之间，其制程气体可为二氯硅烷与NH3，比例大致为1～300。
若应力层118具拉伸应力，覆盖在应力层118下方的闸极电极104和源极/汲极S/D构成的晶体管可为PMOS晶体管和NMOS晶体管。在此情况下，与传统未移除间隙壁的结构相较，本发明的CMOS组件的通道区114的压缩应力会降低约93～128MPa，藉此提高电子和电洞载子在通道区的迁移率。
若应力层118具压缩应力，覆盖在应力层118下方的闸极电极104和源极/汲极S/D构成的晶体管为PMOS晶体管。在此情况下，与传统未移除间隙壁的结构相较，本发明的CMOS组件的通道区114的压缩应力会增加约93～128MPa，藉此提高电洞载子在通道区的迁移率。
此外，也可采用离子布植程序(未绘示)以植入如氩(Ar)离子或氧(O)离子于应力层118中，其操作时机为应力层118形成之后，且于完成离子布植后接着施行一介于350℃～700℃的回火程序，以增加应力层118的压缩应力，藉此而适度调整通道区114中的整体应力。
此外，上述的应力层118也可做为后续接触窗制程的蚀刻停止层。
接着进行后续的制程，例如是内联机制程。如图1E所示，在应力层118上形成内层介电层120，其材质例如为氧化硅、硼磷硅玻璃(BPSG)、或其它类似此性质的，并在该内层介电层120经平坦化后，藉由微影蚀刻制程，在内层介电层120和应力层118中形成接触窗开口122。在接触窗的蚀刻步骤中，上述的应力层118是做为蚀刻停止层，待蚀刻至露出接触窗开口122中的应力层118后，再转换蚀刻条件，移除接触窗开口122中的应力层118，直至暴露出待联机的组件区。
第二实施例：
图2A至图2G绘示了本发明另一实施例的CMOS组件的制造方法的示意图。
首先请参照图2A，提供一基底200，该基底200具有主动区AA，此主动区AA是藉由在基底200中形成两沟槽202而定义出。接着在沟槽202内分别形成一衬层204以平滑化沟槽202的表面。衬层204例如为由热氧化法所形成的氧化硅层。接着在沟槽202内及基底200上顺应地形成第一应力层205并覆盖于沟槽202内的衬层204上。在此，第一应力层205可参照前述第一实施例中的应力层118的制造方法而形成。然后全面性地沉积一绝缘材料206于基底200上并填入沟槽202内。
接着请参照图2B，藉由如化学机械研磨程序的一平坦化步骤(未图示)的施行将高于基底200表面的绝缘材料206移除，进而在沟槽202内留下一绝缘层206a。然后藉由一蚀刻步骤(未图示)的施行以除去主动区AA内基底表面的部分第一应力层，最后在沟槽内留下顺应于沟槽表面的一第一应力层205，并于沟槽202内则形成了定义不同主动区用的浅沟槽隔离组件STI’。
请参照图2C，接着在主动区AA内形成晶体管，此晶体管可为PMOS晶体管或NMOS晶体管。如图所示，在基底200上形成一闸极介电层208和闸极电极210，其中闸极介电层208的材质可为氧化硅，闸极电极210的材质可为多晶硅、金属、硅锗或含锗的多晶硅。其中闸极介电层208和闸极电极210的形成方法，例如可以是在基底200上依序沉积一层介电层和导电层，并在导电层上形成一图案化罩幕层(未绘示)，之后，以图案化罩幕层为罩幕，依序对导电层及介电层进行非等向性蚀刻，以形成如图所示的闸极介电层208和闸极电极210，再将图案化罩幕层移除。
之后，在闸极电极210两侧的基底200中的主动区AA形成淡掺杂区212，其形成方法是以离子植入法将掺质植入未被闸极电极210和浅沟槽隔离组件STI’覆盖的基底200中。
接着请参照图2D，顺应性地形成一应力缓冲衬层214于闸极电极210两侧且部分延伸至基底200表面。上述的应力缓冲衬层214的厚度小于500埃，其材质可为氧化硅。应力缓冲衬层214除了用以做为应力缓冲的作用外，还可用以保护闸极电极210的侧壁以及靠近通道区220的区域。之后，于闸极电极210两侧应力缓冲层214上形成一间隙壁216。上述的间隙壁216的材质可为氮化硅或氧化硅/氮化硅的迭层。其中，应力缓冲衬层214和间隙壁216的形成方法，例如可以是依序在基底200、闸极电极210与闸极介电层208露出的表面上顺应性形成一薄层绝缘层和另一较厚的绝缘层；然后，利用非等向性蚀刻，以形成一间隙壁216及应力缓冲衬层214。
接着，在闸极电极210两侧未被闸极电极210和间隙壁216覆盖的基底200中的主动区AA形成浓掺杂区218，其形成方法是以离子植入法将掺质植入未被闸极电极210、间隙壁216和浅沟槽隔离组件STI’覆盖的基底200中。其中淡掺杂区212和浓掺杂区218构成晶体管的源极/汲极区S/D。
接着请参照图2E，利用湿蚀刻或干蚀刻移除间隙壁216，以露出应力缓冲衬层214。
其中在移除间隙壁216之前，更可包括进行一自动对准硅化物制程，以于源极/汲极S/D的表面形成一金属硅化物层222；或者是在移除间隙壁216之后，进行一自动对准硅化物制程，以于源极/汲极S/D的表面形成一金属硅化物层222，如图2E所示。在上述的自动对准硅化物制程中，若闸极电极210的材质为多晶硅、硅锗或含锗的多晶硅，则其表面也会形成金属硅化物层222，如图所示。在此，形成于源极/汲极S/D的表面处的金属硅化物层222对于通道区220也可表现出一压缩应力。
接着请参照图2F，在移除间隙壁216且完成自动对准硅化物制程之后，在闸极电极210、应力缓冲衬层214和源极/汲极S/D上覆盖一第二应力层224，且与闸极电极210和应力缓冲衬层214接触，藉以提高闸极电极210下方基底中200的通道区220的应力。
此外，也可采用离子布植程序(未绘示)以植入如氩(Ar)离子或氧(O)离子于第一应力层205及第二应力层224中，其操作时机为所述应力层形成之后，且于完成离子布植后接着施行一介于350℃～700℃的回火程序，以增加第一和第二应力层的压缩应力，藉此而适度调整通道区220中的整体应力。
此外，上述的第二应力层224也可做为后续接触窗制程的蚀刻停止层。
接着进行后续的制程，例如是内联机制程。如图2G所示，于第二应力层224上形成内层介电层226，其材质例如为氧化硅、硼磷硅玻璃(BPSG)、或其它类似此性质的物质，并于该内层介电层226经平坦化后，藉由微影蚀刻制程，在内层介电层226和第二应力层224中形成接触窗开口228。在接触窗的蚀刻步骤中，上述的第二应力层224做为蚀刻停止层，待蚀刻至露出接触窗开口228中的第二应力层224后，再转换蚀刻条件，移除接触窗开口228中的第二应力层224，直至暴露出待联机的组件区。
上述的第一应力层205与第二应力层224可为压缩应力层或者是拉伸应力层，其材质可为氮化硅(SiN)、氮氧化硅(SiON)、或氮化硅(SiN)和氮氧化硅(SiON)的迭层，其厚度分别约为20～300埃()及300～700埃()之间，其形成方法可为电浆增强型化学气相沉积法(PECVD)、快速热制程化学气相沉积法(RTCVD)、快速热制程化学气相沉积法(RTCVD)、原子层级化学气相沉积法(ALCVD)、低压化学气相沉积法(LPCVD)。当应力层(第一应力层205或第二应力层224)为使用氮化硅(SiN)/氮氧化硅(SiON)迭层的一拉伸应力层时，位于上层的拉伸应力较下层优选地来得大。此时，位于迭层下层的材质优选为氮氧化硅或含硅量较高的氮化硅层(silicon-rich nitride)，而位于迭层上层的材质则优选地为氮化硅或含氮量较高的氮化硅层(nitrogen-rich nitride)。
藉由控制形成的条件，可调整所形成的膜层的应力大小，根据研究，可控制应力的因素有温度、压力或制程气体比例，若为电浆沉积法，则可控制应力的因素还包括电浆电力(plasma power)。
以电浆增强型化学气相沉积法形成材质为氮化硅且为压缩应力的第二应力层224为例，所需的温度大致介于300℃和500℃之间，所需的压力大致介于1.0托尔(torr)和1.5托尔之间，所需的电浆电力大致介于1000瓦(W)和2000瓦之间，其制程气体可为NH3∶SiH4，比例大致为4～10。
以快速热制程化学气相沉积法形成材质为氮化硅且为拉伸应力的第二应力层224为例，所需的温度大致介于300℃和800℃之间，所需的压力大致介于150托尔和300托尔之间，其制程气体可为NH3∶SiH4，比例大致为50～400；或者其制程气体可为二氯硅烷(dichlorosilane，SiH2Cl2，简称DCS)∶NH3，比例大致为0.1～1。
以低压化学气相沉积法形成材质为氮化硅且为压缩应力的第二应力层224为例，所需的温度大致介于400℃和750℃之间，所需的压力大致介于0.1托尔(torr)和50托尔之间，其制程气体可为DCS∶NH3，比例大致为1～300。
若第二应力层224具拉伸应力而第一应力层205具拉伸应力时，覆盖于第二应力层224下方的闸极电极210和源极/汲极S/D构成的晶体管可为PMOS晶体管和NMOS晶体管。在此情况下，与传统未移除间隙壁的结构相较，本发明的CMOS组件的通道区220的压缩应力会降低约100～900MPa，藉此提高电子和电洞载子于通道区的迁移率。
若第二应力层224具压缩应力而第一应力层206a具拉伸或压缩应力时，覆盖于第二应力层224下方的闸极电极210和源极/汲极S/D构成的晶体管为PMOS晶体管。在此情况下，与传统未移除间隙壁的结构相较，本发明的CMOS组件的通道区220的压缩应力会增加约100～900MPa，藉此提高电洞载子于通道区的迁移率。
综上所述，利用本发明所提供的结构及方法，可将机械应力集中在通道区，藉以形成具有高速操作及低能量耗损的特性的晶体管。
在制造晶体管的过程中，在沉积应力层之前，藉由增加一道移除间隙壁的过程，可使沉积的应力层的应力有效地集中在晶体管的通道区。因此，该方法可适用于任何藉由局部机械应力控制来提高晶体管的效能的制程。另外，就上述的应力层的制造而言，可根据P信道和N信道的不同的需求，分别制造符合其需求的具有压缩应力和拉伸应力的应力层。
因此，应力层的形成方法，并不限定于上述的方法，其它可以藉由局部机械应力控制来提高晶体管的效能的制程均可适用于本发明。
虽然本发明已以优选实施例揭露如上，然其并非用以限制本发明，任何熟习此项技艺的人，在不脱离本发明的精神和范围内，当可做更动与润饰，因此本发明的保护范围当以权利要求所界定的范围为准。
Claims (48)
1.一种CMOS组件，其特征在于包括：
一基底；
一闸极电极，设在该基底上；
一源极/汲极，设在该闸极电极两侧的该基底中；
一应力缓冲衬层，顺应性地配置在该闸极电极两侧且部分延伸至该基底表面；以及
一应力层，设在该闸极电极、该应力缓冲衬层和该源极/汲极上，且与该应力缓冲衬层接触，藉以提高该闸极电极下方该基底中的一通道区的应力。
2.如权利要求1所述的CMOS组件，其特征在于其中该应力缓冲衬层的厚度小于500埃。
3.如权利要求1所述的CMOS组件，其特征在于其中该应力缓冲衬层的材质为氧化硅。
4.如权利要求1所述的CMOS组件，其特征在于其中该应力层的材质为氮化硅、氮氧化硅或氮化硅和氮氧化硅的迭层。
5.如权利要求1所述的CMOS组件，其特征在于其中该应力层具拉伸应力，覆盖于该应力层下方的该闸极电极和该源极/汲极构成的晶体管为PMOS晶体管和NMOS晶体管。
6.如权利要求1所述的CMOS组件，其特征在于其中该应力层具压缩应力，覆盖于该应力层下方的该闸极电极和该源极/汲极构成的晶体管为PMOS晶体管。
7.如权利要求1所述的CMOS组件，其特征在于其中更包括一金属硅化物层，设置在该应力层和该源极/汲极之间，以及该应力层和该闸极电极之间。
8.一种CMOS组件的制造方法，其特征在于包括：
提供一基底，该基底具有一主动区；
在该主动区形成一闸极电极；
在该闸极电极两侧的该基底中的该主动区形成一淡掺杂区；
顺应性地形成一应力缓冲衬层在该闸极电极两侧且部分延伸至该基底表面；
在该闸极电极两侧该应力缓冲层上形成一间隙壁；
在该闸极电极两侧未被该闸极电极和该间隙壁覆盖的该基底中的该主动区形成一浓掺杂区，其中该淡掺杂区和该浓掺杂区是构成一源极/汲极区；
移除该间隙壁；以及
在该闸极电极、该应力缓冲衬层和该源极/汲极上覆盖一应力层，且与该应力缓冲衬层接触，藉以提高该闸极电极下方该基底中的一通道区的应力。
9.如权利要求8所述的CMOS组件的制造方法，其特征在于其中该应力缓冲衬层的厚度小于500埃。
10.如权利要求8所述的CMOS组件的制造方法，其特征在于其中该应力缓冲衬层的材质为氧化硅。
11.如权利要求8所述的CMOS组件的制造方法，其特征在于其中该应力层的材质是择自由氮化硅、氮氧化硅、以及氮化硅和氮氧化硅的迭层所组成的族群中。
12.如权利要求11所述的CMOS组件的制造方法，其特征在于其中该应力层的形成方法为电浆增强型化学气相沉积法、快速热制程化学气相沉积法、原子层级化学气相沉积法或低压化学气相沉积法。
13.如权利要求8所述的CMOS组件的制造方法，其特征在于其中该应力层具拉伸应力，覆盖在该应力层下方的该闸极电极和该源极/汲极构成的晶体管为PMOS晶体管和NMOS晶体管。
14.如权利要求8所述的CMOS组件的制造方法，其特征在于其中该应力层具压缩应力，覆盖在该应力层下方的该闸极电极和该源极/汲极构成的晶体管为PMOS晶体管。
15.如权利要求8所述的CMOS组件的制造方法，其特征在于其中该间隙壁的材质为氮化硅，而移除该间隙壁的方法为湿蚀刻或干蚀刻。
16.如权利要求8所述的CMOS组件的制造方法，其特征在于其中更包括以下步骤：
在该应力层上形成一内层介电层；
以该应力层为蚀刻停止层，在该内层介电层中蚀刻出一接触窗开口；以及
移除该接触窗开口中的该应力层。
17.一种CMOS组件，其特征在于包括：
一基底，设置有至少一隔离组件，且该隔离组件中包括一第一应力层；
一闸极电极，设在该基底上；
一源极/汲极，设在该闸极电极两侧的该基底中并接触所述隔离组件；
一应力缓冲衬层，顺应性地配置在该闸极电极两侧且部分延伸至该基底表面；以及
一第二应力层，设在该闸极电极、该应力缓冲衬层和该源极/汲极上，且与该应力缓冲衬层接触，藉由第二应力层以及第一应力层以提高该闸极电极下方该基底中的一通道区的应力。
18.如权利要求17所述的CMOS组件，其特征在于其中该应力缓冲衬层的厚度小于500埃。
19.如权利要求17所述的CMOS组件，其特征在于其中该应力缓冲衬层的材质为氧化硅。
20.如权利要求17所述的CMOS组件，其特征在于其中该第一应力层的材质为氮化硅、氮氧化硅或氮化硅和氮氧化硅的迭层。
21.如权利要求17所述的CMOS组件，其特征在于其中该第二应力层的材质为氮化硅、氮氧化硅或氮化硅和氮氧化硅的迭层。
22.如权利要求21所述的CMOS组件，其特征在于其中该氮化硅和氮氧化硅的迭层为一拉伸应力层，且该迭层的上层比其下层具有较高的拉伸应力。
23.如权利要求21所述的CMOS组件，其特征在于其中该下层材质为富硅的氮化硅或氮氧化硅，而该上层材质为氮化硅或富氮的氮化硅。
24.如权利要求17所述的CMOS组件，其特征在于其中该第二应力层具拉伸应力且该第一应力层具拉伸应力，覆盖于第二应力层下方的该闸极电极和该源极/汲极构成的晶体管为PMOS晶体管和NMOS晶体管。
25.如权利要求17所述的CMOS组件，其特征在于其中该第二应力层具压缩应力且该第一应力层具拉伸或压缩应力，覆盖于该第二应力层下方的该闸极电极和该源极/汲极构成的晶体管为PMOS晶体管。
26.如权利要求17所述的CMOS组件，其特征在于其中更包括一金属硅化物层，设置在该第二应力层和该源极/汲极之间，以及该第二应力层和该闸极电极之间。
27.如权利要求25所述的CMOS组件，其特征在于其中更包括一金属硅化物层，设置在该第二应力层和该源极/汲极之间，以及该第二应力层和该闸极电极之间，提供该PMOS晶体管一压缩应力。
28.一种CMOS组件的制造方法，其特征在于包括：
提供一基底；
在该基底内形成至少一隔离组件以定义出一主动区，其中该隔离组件中含有一第一应力层；
在该主动区形成一闸极电极；
在该主动区内的该闸极电极两侧的基底中形成一淡掺杂区并接触该隔离组件；
顺应性地形成一应力缓冲衬层于该闸极电极两侧且部分延伸至该基底表面；
在该闸极电极两侧该应力缓冲层上形成一间隙壁；
在该闸极电极两侧未被该闸极电极和该间隙壁覆盖的该基底中的该主动区形成一浓掺杂区，其中该淡掺杂区和该浓掺杂区构成一源极/汲极区；
移除该间隙壁；以及
在该闸极电极、该应力缓冲衬层和该源极/汲极上覆盖一第二应力层，且与该应力缓冲衬层接触，进而藉由该第二应力层与该第一应力层以提高该闸极电极下方该基底中的一通道区的应力。
29.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该隔离组件为浅沟槽隔离组件，而该第一应力层顺应性地形成于该浅沟槽隔离组件中。
30.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该应力缓冲衬层的厚度小于500埃。
31.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该应力缓冲衬层的材质为氧化硅。
32.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该第一应力层的材质是择自由氮化硅、氮氧化硅、以及氮化硅和氮氧化硅的迭层所组成的族群中。
33.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该第二应力层的材质是择自由氮化硅、氮氧化硅、以及氮化硅和氮氧化硅的迭层所组成的族群中。
34.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该第一应力层的形成方法为电浆增强型化学气相沉积法、快速热制程化学气相沉积法、原子层级化学气相沉积法或低压化学气相沉积法。
35.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该第二应力层的形成方法为电浆增强型化学气相沉积法、快速热制程化学气相沉积法、原子层级化学气相沉积法或低压化学气相沉积法。
36.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该第二应力层具拉伸应力而该第一应力层具拉伸应力，覆盖在该第二应力层下方的该闸极电极和该源极/汲极构成的晶体管为PMOS晶体管和NMOS晶体管。
37.权利要求28所述的CMOS组件的制造方法，其特征在于其中该第二应力层具压缩应力而该第一应力层具拉伸或压缩应力，覆盖在该第二应力层下方的该闸极电极和该源极/汲极构成的晶体管为PMOS晶体管。
38.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该闸极电极的材质是择自由多晶硅、金属、硅锗和含锗的多晶硅所组成的族群中。
39.如权利要求28所述的CMOS组件的制造方法，其特征在于其中该间隙壁的材质为氮化硅。
40.如权利要求28所述的CMOS组件的制造方法，其特征在于其中移除该间隙壁的方法为湿蚀刻。
41.如权利要求28所述的CMOS组件的制造方法，其特征在于其中移除该间隙壁的方法为干蚀刻。
42.如权利要求28所述的CMOS组件的制造方法，其特征在于其中在移除该间隙壁之前，更包括进行一自动对准硅化物制程，以在该源极/汲极的表面形成一金属硅化物。
43.如权利要求28所述的CMOS组件的制造方法，其特征在于其中在移除该间隙壁之后，更包括进行一自动对准硅化物制程，以在该源极/汲极的表面形成一金属硅化物。
44.如权利要求37所述的CMOS组件的制造方法，其特征在于其中在移除该间隙壁之前，更包括进行一自动对准硅化物制程，以在该源极/汲极的表面形成一金属硅化物，其中该金属硅化物提供了该PMOS晶体管一压缩应力。
45.如权利要求37所述的CMOS组件的制造方法，其特征在于其中在移除该间隙壁之后，更包括进行一自动对准硅化物制程，以在该源极/汲极的表面形成一金属硅化物，其中该金属硅化物提供了该PMOS晶体管一压缩应力。
46.如权利要求28所述的CMOS组件的制造方法，其特征在于其中更包括以下步骤：
在该应力层上形成一内层介电层；
以该应力层为蚀刻停止层，在该内层介电层中蚀刻出一接触窗开口；以及
移除该接触窗开口中的该应力层。
47.如权利要求28所述的CMOS组件的制造方法，其特征在于其中更包括该第二应力层所施行的一离子布植程序，以调整该通道区的整体应力。
48.如权利要求47所述的CMOS组件的制造方法，其特征在于其中该离子布植程序采用的掺质为氩离子或氧离子。
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