CN100437973C - 接触窗的形成方法 - Google Patents

Abstract

一种接触窗的形成方法，此方法为提供已形成有至少二金属氧化物半导体晶体管的衬底，且相邻金属氧化物半导体晶体管之间具有一间隙。然后，于衬底上方形成第一应力层，覆盖金属氧化物半导体晶体管与衬底。其中，第一应力层的形成步骤为，先于衬底上方形成应力材料层，以覆盖金属氧化物半导体晶体管，且填入间隙中，而形成于间隙内的应力材料层中具有隙缝。接着，进行回蚀刻工艺，移除间隙内的部分应力材料层。之后，于第一应力层上依序形成第二应力层与介电层。随后，移除间隙内的部分介电层、部分第一应力层与部分第二应力层，以形成接触窗开口。接着，于接触窗开口中填入导体层。

Description

接触窗的形成方法

技术领域

本发明涉及一种集成电路元件，尤其涉及一种接触窗的形成方法以及半导体元件。

背景技术

在集成电路元件的发展过程中，藉由缩小元件的尺寸可达到高速操作和低耗电量的目的。然而，由于目前缩小元件尺寸的技术遭受到工艺技术瓶颈、成本昂贵等因素的限制，所以需发展其他不同于缩小元件的技术，以改善元件的驱动电流。因此，有人提出在晶体管的沟道区利用应力(stress)控制的方式，来克服元件缩小化的极限。此方法为藉由使用应力改变硅(Si)晶格的间距，以增加电子和空穴的迁移率(mobility)，进而提高元件的效能。

目前一种利用应力控制方式增加元件效能的方法，是利用作为接触窗蚀刻终止层(contact etch stop layer)的氮化硅层来产生应力，提高元件的驱动电流(drive current)，以达到增加元件效能的目的。然而，上述方法于工艺中仍然存在有一些问题无法解决，进而影响到元件的效能。

图1A至图1E为依照现有技术绘示的接触窗形成方法的流程剖面示意图。

首先，请参照图1A，于衬底100上形成多个金属氧化物半导体晶体管102，且相邻的二金属氧化物半导体晶体管102之间具有一间隙104。

然后，请参照图1B，在衬底100上方形成一层氮化硅层106作为应力层，此氮化硅层106覆盖住整个衬底100与金属氧化物半导体晶体管102。因为，氮化硅层106的厚度与其应力值有关，亦即是氮化硅层106的厚度较厚，则其应力值较大。所以，在形成膜层厚度较厚的氮化硅层以增加元件效能时，通常会在间隙104内的氮化硅层106中产生隙缝(seam)108的问题，而其会严重影响到后续工艺的可靠度。特别是，当元件的集成度提高时，间隙104越窄，则氮化硅层106中越容易产生隙缝或孔洞(void)的问题。

然后，请参照图1C，在氮化硅层106上形成一层介电层110。由于，氮化硅层106中具有隙缝108，因此介电层110无法完全覆盖氮化硅层106，而使得隙缝108中仅部分填入了介电层110。如图2的穿透式电子显微镜照片所示，由图2中的标号200可发现氮化硅层106的隙缝108中并无法完全被介电层110所填满。

随后，请参照图1D，进行一蚀刻工艺，以于介电层110与氮化硅层106中形成接触窗开口114。由于，氮化硅层106中存在有隙缝108的问题，因此于进行蚀刻介电层110与氮化硅层106后，会在接触窗开口114底部造成残留物(residue)112，如图3的穿透式电子显微镜照片中的标号300所示。

之后，请参照图1E，在接触窗开口114中填入金属材料层，以形成接触窗116。然而，接触窗开口114底部的残留物112会使得所形成的接触窗116的阻值提高，甚至会造成接触窗116与金属氧化物半导体晶体管102间产生短路，而严重影响元件的可靠度与效能。

因此，如何在利用氮化硅层产生应力以增加元件效能的同时，能够避免因工艺中氮化硅层所产生的膜层缺陷而影响工艺可靠度与元件效能，已成为目前半导体工艺的当务之急。

发明内容

有鉴于此，本发明的目的是提供一种接触窗的形成方法，能够避免因膜层中的缺陷问题，造成接触窗开口底部产生残留物，而影响元件效能。

本发明的另一目的是提供一种半导体元件，其应力层厚度较厚，且不会产生隙缝，以提高元件效能。

本发明提出一种接触窗的形成方法，此方法为提供一衬底，衬底上已形成有至少二金属氧化物半导体晶体管，且二金属氧化物半导体晶体管之间具有一间隙。然后，于衬底上方形成第一应力层，以覆盖二金属氧化物半导体晶体管与衬底。其中，第一应力层的形成步骤为，先于衬底上方形成应力材料层，覆盖二金属氧化物半导体晶体管，且填入间隙中，而形成于间隙内的应力材料层中具有隙缝。接着，进行一回蚀刻工艺，以移除间隙内的部分应力材料层，以扩大隙缝的宽度。之后，于第一应力层上形成第二应力层。然后，于第二应力层上形成介电层。随后，移除间隙内的部分介电层、部分第一应力层与部分第二应力层，直至暴露出部分衬底表面，以形成接触窗开口。接着，于接触窗开口中填入导体层，以形成接触窗。

依照本发明的实施例所述，上述在形成第二应力层之前包括至少重复一次第一应力层的形成步骤。

依照本发明的实施例所述，上述的应力材料层的材质例如是氮化硅，其形成方法例如是等离子体增强化学气相沉积法(PECVD)。第二应力层的材质例如是氮化硅，其形成方法例如是等离子体增强化学气相沉积法。

依照本发明的实施例所述，上述的第一应力层与第二应力层的应力总和例如是介于1～50GPa之间。优选的是，第一应力层与第二应力层的应力总和例如是介于1～10GPa之间。

依照本发明的实施例所述，上述的第一应力层与第二应力层的厚度总和例如是介于150～1500埃之间。

依照本发明的实施例所述，上述的回蚀刻工艺例如是干式回蚀刻工艺或湿式回蚀刻工艺。

依照本发明的实施例所述，上述的介电层的材质例如是氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃或未掺杂硅玻璃/磷硅玻璃。

本发明是利用多重步骤形成应力层，其多重步骤为先进行至少一次的第一应力层形成步骤，然后再沉积第二应力层，以形成应力层。而第一应力层的形成步骤包括一次的应力材料层沉积工艺与一次回蚀刻工艺，移除部分应力材料层，以扩大应力材料层中的隙缝的宽度。因此，本发明的方法可避免因所形成的应力层中产生隙缝，而造成后续形成的接触窗开口底部有残留物，进而影响工艺可靠度与元件效能。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1E为现有的接触窗形成方法的流程剖面示意图；

图2为现有氮化硅层中具有隙缝的穿透式电子显微镜照片；

图3为现有接触窗底部具有残留物的穿透式电子显微镜照片；

图4A至图4F为依照本发明一实施例所绘示的接触窗形成方法的流程剖面示意图；

图5为元件的启动电流增益百分比对应力层厚度的关系图；

图6为本发明的半导体元件的穿透式电子显微镜照片。

主要元件符号说明

100、400：衬底

102、402：金属氧化物半导体晶体管

104、404：间隙

106：氮化硅层

108、410：隙缝

110、416：介电层

112：残留物

114、418：接触窗开口

116、420：接触窗

200、300、600：标号

402a：栅极

402b：栅介电层

402c：间隙壁

402d：源极/漏极区

406：第一应力层

408：应力材料层

412：回蚀刻工艺

414：第二应力层

500、502、504：曲线

具体实施方式

图4A至图4F为依照本发明一实施例所绘示的接触窗的形成方法的流程剖面示意图。

首先，请参照图4A，提供一衬底400，此衬底400上已形成有至少二个金属氧化物半导体晶体管402，且相邻的二金属氧化物半导体晶体管402之间具有一间隙404。金属氧化物半导体晶体管402是由栅极402a、栅介电层402b、间隙壁402c与源极/漏极区402d所组成。当然，于金属氧化物半导体晶体管402的栅极402a与源极/漏极区402d上还可包括金属硅化物层(未绘示)。上述，金属氧化物半导体晶体管402的各构件与其形成方法为本领域技术人员所熟知，于此不再赘述。

接着，于衬底400上方形成应力层，藉以提高金属氧化物半导体晶体管402的沟道区的应力，进而可提高元件的驱动电流以及增加元件的效能。应力层的应力值与其膜层厚度有关，若应力层的厚度较厚，则其应力值较大，而元件的驱动电流也会较大，因此能够提高元件的效能。

以下，是以图5说明应力层厚度与元件效能的关系。请参照图5，其为元件的启动电流增益(Ion gain)百分比(％)对应力层厚度(埃)的关系图。在图5中，曲线500、502与504分别是表示应力层的应力值为1.2GPa、1.5GPa与1.8GPa，且应力层厚度是介于400～1000埃之间所做的实验。由图5的曲线500、502与504可知，在固定应力层的应力值的条件下，应力层厚度越厚，则元件的启动电流增益百分比越大，其代表元件的驱动电流越大，也就是说元件的效能越好。

承上述，由于元件效能与应力层厚度有关，而为了提高元件效能，通常会形成厚度较厚的应力层，以提高其应力值，如此一来容易造成应力层中产生现有的存在有隙缝(seam)的问题，进而影响到后续的工艺。

因此，本发明是利用多重步骤(multi-step)形成应力层，以避免因存在有隙缝的问题，而影响元件效能与可靠度，于下述中以图4B至图4C说明形成应力层的多重步骤。

接着，请参照图4B，于衬底400上方形成第一应力层406，此第一应力层406覆盖整个衬底400与金属氧化物半导体晶体管402，并填入间隙404中。其中，第一应力层406的形成步骤例如是，先于衬底400上方形成应力材料层408，覆盖二金属氧化物半导体晶体管402，且填入间隙404中，而形成于间隙404内的应力材料层408中具有一隙缝410。上述应力材料层408的形成方法例如是等离子体增强化学气相沉积法(PECVD)或其他合适的方法，而其材质例如是氮化硅或其他合适的应力材料。然后，再进行一回蚀刻工艺412，移除间隙404内的部分应力材料层408，以扩大隙缝410的宽度，使得后续预沉积的膜层能够完全填入间隙410中，如此即可形成第一应力层406。其中，回蚀刻工艺412可例如是干式回蚀刻工艺或湿式回蚀刻工艺。

然后，请参照图4C，于第一应力层406上形成第二应力层414。其中，第二应力层414的形成方法例如是等离子体增强化学气相沉积法或其他合适的方法，而其材质例如是氮化硅或其他合适的应力材料。上述，所形成的第一应力层406与第二应力层414的应力总和例如是介于1～50GPa之间。优选的是，第一应力层406与第二应力层414的应力总和例如是介于1～10GPa之间。另外，第一应力层406与第二应力层414的厚度总和例如是介于150～1500埃之间。

上述形成应力层(第一应力层406与第二应力层414)的多重步骤为利用沉积-回蚀刻-沉积的方式，举例来说，本发明的应力层(第一应力层406与第二应力层414)的形成方法可例如是，先以等离子体增强化学气相沉积法于衬底400上方形成厚度700埃的氮化硅层，以作为第一应力层406，而间隙404内的第一应力层406中会产生隙缝410。接着，进行回蚀刻工艺412，移除间隙404内的厚度200埃的部分第一应力层406，以扩大隙缝410的宽度。然后，再以等离子体增强化学气相沉积法于第一应力层406上形成500埃的氮化硅层，以作为第二应力层414。特别是，如图6的穿透式电子显微镜照片中的标号600所示，以本发明的方法所形成的应力层不会产生如现有技术的隙缝的问题。

在另一实施例中，于形成第二应力层414之前，还可例如至少重复一次第一应力层406的形成步骤。在此实施例中是以进行二次第一应力层406的形成步骤为例做说明，例如是先于衬底400上方形成一层应力材料层(未绘示)，覆盖二金属氧化物半导体晶体管402，且填入间隙404中，而形成于间隙404内的应力材料层中具有一隙缝。然后，进行一回蚀刻工艺，移除间隙404内的部分应力材料层，以扩大隙缝的宽度。接着，于上述的应力材料层上形成另一层应力材料层(未绘示)。然后，再进行一次的回蚀刻工艺，移除间隙410内的部分应力材料层，即可完成第一应力层406。

承上述，进行二次第一应力层406的形成步骤，然后再形成第二应力层414的多重步骤为利用沉积-回蚀刻-沉积-回蚀刻-沉积的方式，举例来说，其形成方法可例如是，先以等离子体增强化学气相沉积法于衬底400上方形成厚度400埃的氮化硅层，而间隙404内的氮化硅层中会产生隙缝。接着，进行回蚀刻工艺，移除间隙404内的厚度200埃的部分氮化硅层，以扩大隙缝的宽度。随后，于氮化硅层上以等离子体增强化学气相沉积法形成厚度400埃的另一层氮化硅层。然后，再进行一次的回蚀刻工艺，以移除间隙410内的厚度200埃的部分氮化硅层，如此即可形成第一应力层406。然后，以等离子体增强化学气相沉积法于第一应力层406上形成厚度400埃的氮化硅层，以作为第二应力层414。

当然，本发明并不对应力层的多重步骤的次数进行限定，亦即并不限定第一应力层406的形成步骤的次数，其可视工艺需要做调整。

然后，请参照图4D，于第二应力层414上形成介电层416。其中，介电层416例如是由一层未掺杂硅玻璃层与一层磷硅玻璃层所组成，而其形成方法例如是以次常压化学气相沉积法(SACVD)于第二应力层414上形成未掺杂硅玻璃，然后于未掺杂硅玻璃层上，以四乙氧基硅烷(TEOS)为反应气体源形成磷硅玻璃层。另外，介电层416的材质还可例如是氧化硅、磷硅玻璃、硼硅玻璃或硼磷硅玻璃，而其形成方法例如是化学气相沉积法或其他适合的方法。

接着，请参照图4E，移除间隙404内的部分介电层416、部分第二应力层414与部分第一应力层406，直至暴露出部分衬底400表面，以形成接触窗开口418。其中，接触窗开口418的形成方法例如是进行一蚀刻工艺。

随后，请参照图4F，于接触窗开口418中填入导体层，以形成接触窗420。上述导体层的材料例如是掺杂多晶硅层或钨金属，而其形成方法例如是化学气相沉积法。

值得注意的是，由于本发明是利用多重步骤形成应力层(第一应力层406与第二应力层414)，因此可避免因应力层中产生如现有技术的隙缝的问题，而导致接触窗开口底部产生残留物，进而影响元件效能与可靠度。换句话说，本发明的方法可避免所形成的接触窗420产生阻值提高以及元件短路等问题，进而影响工艺的可靠度。

接下来，是说明利用本发明的方法所形成的半导体元件。

请再次参照图4F，本发明的半导体元件包括至少二金属氧化物半导体晶体管402、第一应力层406、第二应力层414、介电层416以及接触窗420。二金属氧化物半导体晶体管402配置于衬底400上，且二金属氧化物半导体晶体管402之间具有间隙404。第一应力层406配置衬底400上方，且覆盖金属氧化物半导体晶体管402，并填入间隙404内，其中第一应力层至少例如是一层应力材料层，其也可为多层应力材料层，而其材质例如是氮化硅或其他适合的应力材料层。另外，第二应力层414配置于第一应力层406上，第二应力层414的材质例如是氮化硅或其他适合的应力材料层。第一应力层406与第二应力层414的应力总和例如是介于1～50GPa之间。优选的是，第一应力层406与第二应力层414的应力总和例如是介于1～10GPa之间。而第一应力层406与第二应力层414的厚度总和例如是介于150～1500埃之间。另外，介电层416配置于第二应力层414上，介电层416的材质例如是氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃或未掺杂硅玻璃/磷硅玻璃。接触窗420配置于部分介电层416、第二应力层414与第一应力层406中且位于间隙404内，而与金属氧化物半导体晶体管402电性连接。

综上所述，本发明至少具有下列优点：

1.本发明是利用多重步骤形成应力层，以避免于应力层中产生隙缝，导致后续形成的接触窗开口产生残留物，造成所形成的接触窗阻值提高或甚至是短路等问题，进而影响工艺的可靠度以及元件的效能。

2.本发明的形成应力层的多重步骤为沉积-回蚀刻-沉积，而其不需于工艺中增加光掩模的制作费用，即可同时达到形成厚度较厚的应力层以提高元件效能，以及避免因应力层中产生隙缝而影响元件可靠度的目的。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (11)

1.一种接触窗的形成方法，包括：

提供一衬底，该衬底上已形成有至少二金属氧化物半导体晶体管，且二金属氧化物半导体晶体管之间具有一间隙；

于该衬底上方形成一第一应力层，以覆盖二金属氧化物半导体晶体管与该衬底，其中该第一应力层的形成步骤包括：

于该衬底上方形成一应力材料层，覆盖二金属氧化物半导体晶体管，且填入该间隙中，其中形成于该间隙内的该应力材料层中具有一隙缝；以及

进行一回蚀刻工艺，以移除该间隙内的部分该应力材料层，以扩大该隙缝的宽度；

于该第一应力层上形成一第二应力层；

于该第二应力层上形成一介电层；

移除该间隙内的部分该介电层、部分该第一应力层与部分该第二应力层，直至暴露出部分该衬底表面，以形成一接触窗开口；以及

于该接触窗开口中填入一导体层。

2.如权利要求1所述的接触窗的形成方法，其中在形成该第二应力层之前包括至少重复一次该第一应力层的形成步骤。

3.如权利要求1所述的接触窗的形成方法，其中该应力材料层的材质包括氮化硅。

4.如权利要求1所述的接触窗的形成方法，其中该应力材料层的形成方法包括等离子体增强化学气相沉积法。

5.如权利要求1所述的接触窗的形成方法，其中该第二应力层的材质包括氮化硅。

6.如权利要求1所述的接触窗的形成方法，其中该第二应力层的形成方法包括等离子体增强化学气相沉积法。

7.如权利要求1所述的接触窗的形成方法，其中该第一应力层与该第二应力层的应力总和介于1～50GPa之间。

8.如权利要求1所述的接触窗的形成方法，其中该第一应力层与该第二应力层的应力总和介于1～10GPa之间。

9.如权利要求1所述的接触窗的形成方法，其中该第一应力层与该第二应力层的厚度总和介于150～1500埃之间。

10.如权利要求1所述的接触窗的形成方法，其中该回蚀刻工艺包括干式回蚀刻工艺或湿式回蚀刻工艺。

11.如权利要求1所述的接触窗的形成方法，其中该介电层的材质包括氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃或未掺杂硅玻璃/磷硅玻璃。

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