CN1291450C - 半导体制造方法及设备 - Google Patents

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Abstract

本发明涉及一种半导体制造方法，该方法可用于双极型SiGe器件中的发射极和基极制备。通过维持绝缘TEOS玻璃的COR蚀刻，利用低温工艺在发射极和基极之间产生电绝缘。绝缘TEOS玻璃提供了降低的电容量并有助于获得高速度。还涉及用于实施该方法的一种装置。

Description

半导体制造方法及设备
技术领域
本发明涉及一种半导体制造方法及设备，具体地，涉及在半导体器件中的电介质材料的蚀刻方法，尤其是涉及一种双极晶体管的低缺陷预发射极和预基极的氧化物蚀刻方法及相关设备。并且更具体地说，涉及预发射极和预基极中的二氧化硅的蚀刻方法。
背景技术
Jeng等人的美国专利No.5,282,925“Device and Method for AccurateEtching and Removal of Thin Film”(共同受让)描述了作为化学氧化物去除(Chemical Oxide Removal，COR)所公知的一种器件和方法，通过控制含有反应物的膜的表面滞留时间、厚度和成分，用于薄层的精确蚀刻和去除。COR工艺使用包括HF和NH3的气体反应物的蚀刻。由于气体反应物接触氧化硅表面，在接近蒸气压的压力下，通过在氧化硅表面上反应气体的吸附和凝结，在氧化硅上形成反应产物的膜。通常，Jeng等人的工艺通过让反应气体进入室内以在晶片上形成膜，从晶片上蚀刻氧化硅。通过控制膜以及室内温度来调整蚀刻。当蚀刻结束后，通过热解吸作用能除去产生的剩余物。
Ramachandran等人的美国专利No.5,980,770“Removal of Post-RIEPolymer on Al/Cu Metal Line”(共同受让)描述了一种COR的应用，该应用从铝线除去RIE侧壁膜，使用包括作为蚀刻气体的HF和作为酸中和气体的NH3的气态或等离子体混合物的蚀刻剂，通过化学调节围入水溶液形式中的聚合物来除去围住在Al/Cu金属线上的后RIE聚合物。在去除进入空气之前最好与RIE类中的COR反应，使得RIE侧壁不会引起铝线的腐蚀。设备群集(tool cluster)是具有工艺组件的独特组合的传统RIE群集(RIE cluster)。
Natzle等人的美国专利No.6,335,261“Directional CVD Process withOptimized Etchback”描述了一种产生固态反应产物的COR工艺，该固态反应产物“被认为是六氟硅酸铵((NH4)2SiF6)”，其具有大约最初二氧化硅体积的三倍的特定体积，产生引起间隙关闭的悬垂处的反应，以便间隙关闭后不再出现被关闭间隙下面的氧化物的进一步蚀刻。然而，在衬底的上表面上的氧化物层处，蚀刻继续。固态产物通过阻止NH3/HF反应物穿过产物扩散到下层氧化物而减缓了反应，因此蚀刻工艺到达自限制点，此时固态反应产物变得太厚以致于不能进一步蚀刻下层氧化物。
Torek的美国专利No.6,194,286 B1“Method of Etching Thermally GrownOxide Substantially Selectively Relative to Deposited Oxide”描述了加工淀积的氧化硅(例如，用PECVD形成的氧化硅)以及向外露出的生长氧化硅材料(可以是热生长)。采用包括基本无水的HF(水不超过体积比10％)和有机引物(例如，酒精和酮)的蚀刻化学试剂，基本选择性地气相蚀刻向外露出的二氧化硅层至淀积的二氧化硅层。
Chinn等人的美国专利No.5,223,443“Method for Determining WaferCleanliness”描述了一种用于确定半导体晶片洁净度的方法，该方法包括步骤：在晶片的整个表面上淀积薄原硅酸四乙酯(TEOS)玻璃膜，然后将晶片暴露到腐蚀多晶硅的KOH溶液中，但这是有选择性地蚀刻并且不蚀刻TEOS玻璃膜以便目检期间暴露管脚孔。
过去，在下面讨论的美国专利No.5,076,205、4,917,556、5,024,570以及日本专利JP1 0036970A中，已经具体提供了包括多重工艺、多室系统的集成设备，其在一系列互连工艺室之间传输单个晶片。
Vowles等人的美国专利No.5,076,205“Modular Vapor Process System”示出了多室、多重工艺的系统，其中独立的工艺室是移动的，使得其交换很容易而不需要系统的彻底抽真空。通过使用晶片缓冲存储盒/升降系统扩大了系统的处理能力。系统扩展到包括多个工艺室，允许在中间点进行晶片输入和输出存取。
Stark等人的美国专利No.4,917,556“Modular Wafer Transport andProcessing system”描述了一种包括用于将所有盒载入真空环境的多个载入闭琐器(loadlocks)的晶片处理机器。然而，晶片是独立地传送地。包括机械手的晶片操作组件从机器的脊穿过以传送晶片。各种处理组件附加到晶片操作组件的面上。
Kiriseko等人的美国专利No.5,024,570“Continuous SemiconductorSubstrate Processing System”描述了一种晶片处理系统，包括连接到运送装置上用于在处理期间临时地容纳半导体晶片的存储器，但不在真空中传送晶片。它还包括用于存储半导体晶片的晶片存储部分；用于在存储部分和运送装置之间传送半导体晶片的传送装置；用于鉴别半导体晶片的晶片鉴别部分；以及能送进和传出半导体晶片的搬运器进料-出料部分。
Kiyoshi的JP 10036970A“Thin Film Vapor Growth Apparatus”提供了一种用于从邻近的真空室把晶片搬运到用于在真空室内在晶片上生长薄膜的反应器(生长室)中的传送室。该装置提供用于单个晶片的直线传送甚至不会不卡住晶片。
在双极型器件中，在BiCMOS集成设计中以及在应变CMOS器件中(例如，Rim的共同受让的美国专利No.6,429,061“Method to Fabricate a StrainedSi CMOS Structure Using Selective Epitaxial Deposition of Si after DeviceIsolation Formation”中所描述的器件)，在淀积基极和发射极区之前，伴随用含水HF溶液从例如掺杂硅半导体衬底的工件表面上剥离氧化硅而产生许多缺陷。这样的缺陷可以由暴露至水溶液的损坏直接地产生或者由出现在工件露出表面上的变化产生的内在延迟的效应间接地产生。例如，在水合HF处理和随后的真空淀积工艺之间的时间期间，该表面可露出至环境空气中的有害气体。
众所周知的是，含水HF溶液能在硅、半导体衬底上留下部分被钝化表面，这样实现非集成氧化物剥离，但是残留的延迟是制作问题，尤其对于在形成晶体管基极之前的蚀刻例子，也就是，“预基极蚀刻”。由于水蚀刻通常是批处理，那么当淀积包括随后的单个晶片时，或者如果单个晶片剥离在批淀积之前时，延迟是特别严重的。在已受让给SEZ半导体设备Zubehor fur die Halbleiterfertigung AG的“Process for wet etching ofsemiconductor wafers”的Sumnitsch等人的美国专利No.6,162,739中，描述了这种湿单个晶片剥离。Sumnitsch等人的No.6,162,739中的工艺包括使用包括氢氟酸或氢氟酸和氟化铵的混合物和至少一种羧酸的蚀刻介质，全部除去顶侧的二氧化硅层，以及选择性地除去相对侧的限定区中的二氧化硅层，该限定区从半导体晶片的外围边缘延伸至内部。
如果单个晶片剥离如No.6,162,739专利中描述的在批淀积之前进行，由于批操作和单个晶片操作之间的处理失配，延迟被延长。
与现有水蚀刻处理有关的一些问题概述如下：
(A)与基极或发射极区间隔设置的暴露氧化硅被腐蚀，产生发射极与基极之间的短路或者产生在浅沟槽隔离(STI)中和其它地方的不利形貌，使得很难提供后续覆层硅的硅化。
(B)基极和发射极之间的隔离部件可被钻蚀(undercut)。
(C)暴露硅中的缺陷和裂缝(其后来成为伴随CMOS器件的多晶硅栅极)可通过水蚀刻溶液被渗透，从而腐蚀下面的栅极氧化物层。
(D)基极/集电极界面处的再生长的剩余氧化硅在基极外延附生期间可产生缺陷，导致发射极和集电极之间的漏电；基极/发射极界面处的再生长的剩余氧化硅可提供基极和发射极之间较高的电阻。如果局部氧化硅再生长之后进行能除去氧化硅的附加湿式清洁，那么在氧化物再生长期间反应的硅将被消耗，从而产生缺陷。
下面给出了关于这些问题的进一步详述。
(A)腐蚀露出的氧化硅(举例：发射极预蚀刻)
在新一代SiGe BiCMOS的制造期间，关键步骤包括借助于例如原硅酸四乙酯(TEOS)氧化硅(下文简称TEOS)的绝缘体来获得发射极多晶硅和非本征多晶硅之间的隔离。由前面的CMP工艺所限定的，TEOS的起始厚度在大约500和大约1000之间的确定范围内。
在淀积基极之后还有严格的热需求，也就是为了避免严重掺杂剂扩散，严格禁止为了硬化TEOS的任何高温退火。
在淀积发射极多晶硅之前，需要必须除去在基极层顶部上的薄HIPOX保护膜(大约100)。在去除HIPOX层期间，存在与暴露绝缘TEOS的同时保护HIPOX(HIgh Pressure Oxide，高压氧化物)层有关的几个问题。
HIPOX层是一种高压氧化工艺的产物的氧化硅层。HIPOX工艺能使用高压气流、高压氧气或其组合物以产生氧化硅层。参看Bronner等人的美国专利No.5,128,271，其指出由L.E.Katz和B.F.Howells的“Low Temperature，High Pressure Steam Oxidation of Silicon”(J.Electrochem.Soc.，Vol.126，第1822页(1979))中描述了HIPOX工艺的主要工艺顺序，这里将其作参考引用。在示例的HIPOX工艺中，通过退火的达到-贯穿(reach-through)注入，在裸露的N-epi/N+子集电极/P-衬底上形成基极。用HIPOX(例如，在700℃10个大气压的气流中)生长100的蚀刻停止氧化物(ESOX)，接下来形成P+原位掺杂多晶硅非本征基极和TEOS层。蚀刻一洞穴至ESOX；然后在ESOX上形成侧壁。然后用水合HF剥离ESOX，以及淀积、掺杂并构图发射极多晶硅。然后进行发射极退火(例如850℃下20分钟)、接触以及金属化步骤。
现有HIPOX工艺的两个结果如下：
(1)当形成发射极开口的工艺期间用HF剥离用于基极保护的薄HIPOX层时，将彻底除去覆盖非本征多晶硅基极的TEOS层。这是由于TEOS的蚀刻速率相比较于氧化硅很高；湿HF蚀刻除去TEOS大约比HIPOX快10倍。
(2)即使用非本征多晶硅的HIPOX氧化以获得用于DHF湿剥离的软蚀刻终止，厚TEOS将被大部分除去，导致不仅在HIPOX中存在缺陷的情况下产生电势漏电，而且显著增加寄生电容。所以，从器件性能的观点来看，非常期望保持厚TEOS。
此外，如上面所注解的，在STI(浅沟槽隔离)上产生不期望的形貌，导致从与预基极剥离有关的水合HF蚀刻分离。
(B)发射极/基极侧壁隔离的钻蚀
图1A和1B示例了在双极型器件BP中发射极/基极侧壁隔离氮化物的钻蚀问题。图1A示出了双极型器件BP，其由覆盖着HIPOX层HX的硅衬底SI构成、在HIPOX层HX上方形成具有窗口W的多晶硅层0PS和TEOS层TS，窗口W贯穿多晶硅层PS和TEOS层TS并露出HIPOX层HX的中心部分。氮化硅侧壁间隔壁SW形成在层PS和TS的侧壁上。HF的水溶液钻蚀在HIPOX带中的HIPOX层，由此可引起器件的双极型部分的问题。
图1B示出了在使用HF水溶液剥离窗口W的底部处的HIPOX层HX之后的图1A的器件BP。一个问题是TEOS被蚀刻掉，也就是作为除去HIPOX层HX的露出部分的不希望的副作用，TEOS被完全去除。此外，钻蚀UC形成在侧壁间隔壁SW的下面以及有可能地，如图所示，在目前悬伸的多晶硅层PS的下面延伸。钻蚀UC对于工艺控制是非常有问题的，常常产生缺陷、漏电或不希望的形貌。
需要不具有侧壁氮化物下方钻蚀的有害副作用的蚀刻工艺，也就是限制HIPOX层等的钻蚀。
(C)CMOS器件的多晶硅栅极层中的缺陷的渗透
在HIPOX剥离期间HF渗透多晶硅，其能引起器件的CMOS部分的问题。图2A和图2B示例了CMOS器件CM的问题，其包括其上形成有毯覆式(blanket)栅极氧化物层GX的硅衬底SI，在GX上覆盖了栅极电极多晶硅的毯覆式层GP。图2A中的CMOS器件CM示出了多晶硅层GP中的多晶硅缺陷PD。图2B示出了用HF水溶液处理后的图2A的器件CM，HF水溶液渗透栅极多晶硅层GP中的缺陷并产生栅极氧化物GX中的氧化物缺陷OD。
从而，需要不具有渗透多晶硅层等中的细缝的有害副作用的蚀刻工艺。
(D)剩余氧化硅
在含水HF溶液中的剥离工艺之后进行集电极/发射极界面处的氧化硅的再生长，引起产量损失。在氧化硅剥离工艺和基极外延附生的生长之间，用于空气露出的制作工艺窗口少至15分钟。因此，需要能把氧化硅蚀刻工艺集成到单个设备中，该设备还能完成含硅层的外延生长或硅层的多晶生长的工艺。
图3A-3E示例了在双极型结构上使用湿化学蚀刻的问题的其它方面。
图3A示出了在制造早期阶段中的器件10。硅衬底12包括由掺杂硅集电极14组成的底部区。构成本征基极区的掺杂硅基极16形成在硅集电极14的上方。薄高压氧化物(HIPOX)层18形成在本征基极16上方的衬底12的表面上。毯覆式非本征基极多晶硅层20(Poly1)形成在HIPOX层18的顶部上。原硅酸四乙酯(TEOS)二氧化硅层22形式的毯覆式玻璃膜形成在Poly1层20的表面上。非本征基极的Poly1层20电连接到另一区域(未示出)中的本征基极16上，并且TEOS层22提供作为在Poly1层20和待添加的发射极(如图3E所示)之间的电绝缘。
图3B示出了在形成穿过TEOS层22和多晶硅层20向下到达HIPOX层18顶部表面的窗口24之后的图3A的器件10，窗口24是利用本领域的技术人员公知的光刻和蚀刻工艺形成的。
图3C示出了在形成从HIPOX层18的露出表面沿窗口24中的TEOS层22和多晶硅层20的侧壁向上延伸的氮化硅(SiN)间隔壁26之后的图3B的器件10。
图3D示出了在用HF水溶液湿蚀刻之后的图3C的器件10。在这种情况中，TEOS层22被蚀刻掉，即彻底地除去，以及部分地蚀刻掉间隔壁26下方的HIPOX层18，使它们比图1B中的悬伸更少，但是即使这样程度的钻蚀还是不能接受。参考图3E可看到TEOS层22的去除也是不期望的。
图3E示出了在形成发射极30之后的图3D的器件10，该发射极30填充窗口24、覆盖通过不希望去除TEOS层22而暴露的侧壁间隔壁26的尖峰，以及向下到达使得发射极30与Poly1层20的露出表面短路。
需要一种氧化物蚀刻方法，该方法可避免不希望地腐蚀露出的氧化硅、限制侧壁隔离的钻蚀以及不会进一步损害有缺陷的多晶硅层。此外，需要一种氧化物蚀刻方法，该方法能与Si或Si/Ge生长工艺集成，使得在蚀刻工艺后晶片不必暴露到空气中。
发明内容
本发明的一个目的是提供一种用于半导体器件制造的改进氧化硅蚀刻方法，该半导体器件形成有氧化物，该氧化物包括在业已形成多晶硅层的衬底上形成的HIPOX和栅极氧化物。
本发明的另一目的是把氧化硅蚀刻工艺室合并到包括用于后续硅淀积的室的设备系统中。
按照本发明的一方面，提供一种半导体制造方法，包括如下步骤：形成穿过TEOS玻璃层和其下的中间层的开口，该开口向下延伸到含硅材料的露出表面以及该开口暴露包括该TEOS玻璃层和该中间层的侧壁的该开口的侧壁；在该开口的侧壁上形成覆盖该TEOS玻璃层和该中间层的侧壁的侧壁间隔壁；以及用COR工艺选择性地蚀刻该含硅材料，留下该TEOS玻璃层保持在原位以保护该中间层。
按照本发明的另一方面，提供一种半导体制造方法，包括如下步骤：形成穿过第一氧化硅材料和其下方的中间层的开口，该开口向下延伸到第二氧化硅材料的露出表面，以及该开口暴露包括该第一氧化硅材料和该中间层的侧壁的该开口的侧壁；在该开口的侧壁上形成覆盖该第一氧化硅层和该中间层的侧壁的侧壁间隔壁；以及用COR工艺选择性地蚀刻该第二氧化硅材料，留下该第一氧化硅层保持原位以保护该中间层。
按照本发明的又一方面，提供一种用于半导体制造的成批处理设备，包括：预清洁真空室；超高真空炉淀积室，用于在超高真空压力下以低速率淀积SiGe层；该预清洁室和该炉淀积室通过中间密闭室互相连接；以及用于将多个晶片的盒从该预清洁室经该中间密闭室传送到该炉淀积室而不会破坏真空的装置，从而在该预清洁真空室和该炉淀积室之间移动工件期间保护该工件不暴露到大气中。
根据本发明，提供一种通过COR例如使用HF和NH3蒸气的混合物在真空室中进行二氧化硅蚀刻的方法；使用TEOS淀积热氧化硅和氧化硅；在双极型和CMOS器件制造中作为隔离层的TEOS氧化硅；以及提供一种具有能把晶片从产物蒸发的HF和氨反应室移动到Si或Si/Ge淀积室而不破坏真空的操作装置的设备。
使用一成批处理系统(batch system)，其中多个晶片的盒同时地从预清洁室被移动到炉淀积室(furnace deposition chamber)。用一成批处理炉在超高真空(UHV)压力下以低速率淀积SiGe层。在连接到一成批处理炉的一成批处理预清洁室中执行预清洁步骤，而不用无效率地分别操作每个晶片。因为不能获得可在足够低的压力下处理一批晶片以连接到超高真空(UHV)炉的预清洁室，所以先前没有公开过这类设备。
根据本发明，描述了一种通过控制含有反应物的膜的表面滞留时间、厚度和成分来精确蚀刻和去除薄层的器件和方法。如下面所讨论地，本发明可适用于使用HF和NH3的凝结或吸附反应物膜的蚀刻。本发明的一实施例包括如下步骤：
(a)形成具有氧化硅层的硅衬底，其还包括被水合HF蚀刻而随后暴露于环境可被损坏的结构；
(b)将氧化硅层与HF蒸气和氨蒸气反应以形成反应产物；
(c)除去反应产物以暴露出硅衬底；
(d)在硅衬底的露出区域上形成包括硅的层；以及
(e)进一步处理衬底，其中硅层是组成晶体管或双极型晶体管的一部分。
步骤(b)、(c)和(d)可在单个密闭的COR系统例如真空系统中进行。在步骤(a)中提供的可损坏结构可以是硅衬底本身、在晶体管元件之间提供电绝缘的氧化硅层、在掩模层例如氮化物侧壁下面的氧化硅层、或位于通过进一步处理将成为CMOS晶体管的栅极电介质的氧化硅上面的多晶硅层。在步骤(c)中暴露出的硅衬底的区域可以是双极型晶体管的集电极或基极。在步骤(d)中包括硅的层可以是硅或硅/锗。
值得注意的是，Jeng等人的共同受让的美国专利No.5,282,925描述了一种化学氧化物去除(COR)反应，但是没有描述作为用于SiGe双极型晶体管结构的预清洁的COR的应用，HIPOX玻璃的构造将被蚀刻并保留TEOS玻璃，或描述用于连接一批COR反应室到一批SiGe炉的设备，其是本发明的最佳设备实施方式。
此外，本发明的设备可以区别于Ramachandran等人所描述的设备，本发明提供一种可以用于批处理的任何顺序组合的组件和设备结构的组合。
附图说明
下面参考附图解释和描述本发明的前述以及其它的方案和有益效果，其中：
图1A和1B示例了双极型器件中发射极/基极侧壁隔离氮化物的钻蚀的问题；
图2A和2B示例了CMOS器件的露出栅极电极多晶硅层中的缺陷和裂缝，水蚀刻溶液能渗透这些缺陷和裂缝从而腐蚀下面的栅极氧化物层；
图3A-3E示例了在双极型结构上使用湿化学蚀刻的问题的其它方面；
图4A-4I示例了当制作与图3A-3E相关的上述讨论的双极型结构的类型时，按照本发明实施例的气相蚀刻工艺(即，使用干蚀刻工艺)；
图5示出了按照本发明的具有能把晶片从产物蒸发的HF和氨反应室移动到Si或Si/Ge淀积室而不破坏真空的操作装置的设备；
图6A-6C示出了按照本发明的具有能把晶片从产物蒸发的HF和氨反应室移动到Si或Si/Ge淀积室而不破坏真空的操作装置的另一设备。
具体实施方式
气相蚀刻工艺
(I)工艺顺序
图4A-4I示例了当制作与图3A-3E相关的上述讨论的双极型结构的类型时，按照本发明实施例的气相蚀刻工艺(即，使用干蚀刻工艺)。该工艺克服了完全去除TEOS层22和钻蚀HIPOX层18的问题。
执行上面所描述的同样的步骤，在图4A-4C中形成的结构与图3A-3C的结构相同，并且用重复的参考数字表示相同的元件。
图4D示例了在开始预清洁图1A的器件10的步骤之后的结果。预清洁开始于把其引入到密闭的COR反应室44中，其中化学氧化物去除(COR)工艺使用气相反应物来执行通过控制COR反应室44中的参数可被调节的自限制蚀刻。在本发明中使用的COR蚀刻工艺包括气相化学氧化物去除工艺，其中使用HF和NH3的蒸气混合物作为蚀刻剂并且在低压(10毫乇或以下)下执行该工艺。
连接到线47的第一贮存器(为了方便示例而没有示出)充满包括HF蒸气的第一反应物，以及连接到线51的第二贮存器(为了方便示例而没有示出)充满包括NH3蒸气的第二反应物。阀48从线47经线49连接至COR反应室44的打开入口，以使HF蒸气进入反应室44。同样地，阀52从线51经线53连接至COR反应室44的打开入口，以使NH3蒸气进入其中。排气线54通过排气阀56连接至线58至排气泵60，排气泵60把废气抽到出口线62，用于从COR反应室44中除去气体。如Jeng，Natzle和Yu的共同受让的美国专利No.5,282,925“Device and Method for Accurate Etching andRemoval of Thin Film”中所示的，在工艺中可以使用微量天平和底座，由于为了方便示例而没有示出那些元件，这里将其全文作参考引用。
在工作的优选模式中，在打开阀48和52后让第一和第二反应气体进入密闭的COR反应室44期间，连接至真空泵60的排气阀56是打开的。
在工作中，当阀48和52打开时，使COR吸附反应物膜27淀积在器件10的表面上。优选地，阀48和52是快速打开的。第一和第二反应物迅速填充COR反应室44，并且优选地两种反应物迅速地形成COR吸附反应物膜27，当NH3和HF的压力在器件10的温度处的蒸气压力以上时，该膜27在器件10的露出表面上保持短的时间。从而在器件10的露出表面上形成毯覆式COR吸附反应物膜27，并且开始与位于窗口24底部的待蚀刻的HIPOX层18的露出表面的反应。
在图4D中，为了示例，显示出具有相当厚度的吸附反应物膜27。然而，事实上，优选是非完整单层的少量单层。此外，图4D示出了包括在COR蚀刻工艺中的反应起始处的器件10。
图4E示出了在吸附反应物膜27下方形成包括六氟硅酸氨((NH4)2SiF6)的反应产物28之后的图4D的器件。最终，如图4F所示例的在本发明的COR工艺的后续阶段中，反应产物28将替代各处的吸附反应物膜27。反应产物28仅替代TEOS层22的一部分，但是它替代窗口W正下方的所有HIPOX层18。当反应完成时，反应物入口阀48和52关闭，以消除来自入口线49和53的反应物气体的供给。
如图4F所示例地，由于排气阀56依然打开，随着HF和NH3蒸气从COR反应室44中抽出，吸附反应物膜27最终消失。
反应的完成以及TEOS层22和HIPOX层18的去除量是衬底温度、吸附反应物膜27的成分和存留时间的函数。影响每单位时间去除量的因素包括在衬底12的温度处的反应物的蒸气压、允许进入密闭COR反应室44的反应物的量或反应物的速率、泵60的抽吸速率以及吸附反应物膜27和待蚀刻的HIPOX层18之间的反应速率，所有这些都能被Jeng等人的专利中所指出的控制器来控制。我们发现在COR反应室44中HIPOX层18的蚀刻速率比TEOS层22的蚀刻速率快很多。我们认为在TEOS和HIPOX材料之间存在化学和/或结构差异，这种差异引起COR工艺的显著选择性以除去HIPOX而保留相对完整的TEOS。我们还发现通过COR工艺，包括两种高温和低温热氧化物(例如HIPOX)的热氧化物比由产生不同特性的材料的化学分解而形成的TEOS氧化物更快速地被蚀刻。
HF和NH3与HIPOX层18的二氧化硅反应是一种多步骤工艺。
首先，如图4F所示例地，只要反应气体(HF和NH3)的充分蒸气压维持在反应室44中，来自于HF和NH3气体的吸附反应物膜27和与其接触的HIPOX层18和TEOS层22的表面部分反应，通过HF和NH3气体和与其接触的HIPOX层18和TEOS层22的表面部分反应，在吸附反应物膜27的下方形成固态COR反应产物28。如图4F所示，吸附反应物膜27继续在COR反应产物28的表面上重整直到气体源耗尽，此时，吸附反应物膜27消失。
结果是HIPOX层18从窗口W的底部去除并且由反应产物28代替。如上所述仅TEOS层22的一小部分出现同样的反应，因为我们实验发现TEOS层22和HIPOX层18的COR蚀刻速率是不同的。
随着来自吸附反应物膜27的反应气体连续地穿过反应产物28与下面的HIPOX层18和TEOS层22反应，反应产物28的厚度持续生长。该反应一直持续到除去窗口24底部处的所有底层HIPOX(大约100)之后；并且持续到除去TEOS层22的大约同样的厚度(大约100)之后。因此，由于最初TEOS层比HIPOX层18厚，所以保留了厚TEOS层22。在图4I所示的工艺末端处，制造的半导体产品需要存留厚TEOS层22，作为非本征基极16和被后续加上的发射极31的多晶硅之间的隔离，以确保发射极31和非本征基极不会成为电短路在一起。
然后，参考图4G，示出在传送其进入加热到大约100℃的加热室70中之后的图4F的器件10，加热室70包括排气线74、阀76、连接到泵80的线78和出口82。提供入口线67、阀68和连通到室70的线69，用于把气体引入室70中，但是此时阀68已转向关闭状态。现在窗口24′向下到达本征基极16的顶部表面。
接着，如图4H所示例地，示出在通过去除反应产物28完成预清洁工艺之后的图4G的器件10。在反应室70中加热器件10期间，从窗口24″的底部处的基极16的顶部表面以及从TEOS层22的顶部表面除去反应产物28(在该例中利用在大约100℃时的蒸发)。
最后，如图4I所示例地，示出在晶片温度上升到硅烷或二氯硅烷的分解温度以上之后的图4H的器件10，并且打开阀68让具有可选择掺杂剂例如B2H6或三氢化砷AsH3的硅烷或二氯硅烷进入以形成多晶硅发射极31，多晶硅发射极31显示为通过成核作用形成在基极16的本征硅的表面上。连续地淀积直到多晶硅发射极31充满图4H的窗口24。如图4I中所示，发射极31的材料不与基极层20短路，并且发射极31(与图3E中的发射极30不同)不钻蚀侧壁间隔壁26。
(II)HIPOX开口的几何修整
因为在图4D和4E所示的结果之间的时间间隔期间，COR反应产物28(其如上所述地被形成在吸附反应物膜27的下方)阻止氟化氢和氨扩散到氧化物(TEOS层22和HIPOX层18)的反应表面，所以固态COR反应产物28产生自限制反应。通过改变反应条件可以调整反应产物28的自限制厚度。反应室44中的较高压力或较低温度增加自限制厚度。此外，固态反应产物28比蚀刻掉的层22/18的氧化硅占用更多的体积。这意味着在除窗口24/24′/24″以外的HIPOX层18的露出边缘处存在较少的蚀刻。在那些边缘处蚀刻终止。通过改变反应条件能调整层28的自限制厚度。
从间隔壁26的边缘到窗口24中，氧化物修整(tailing)的长度可以从钻蚀改变至被去除的氧化物层18的厚度的大约三倍，在单个蚀刻步骤中具有大约250的热氧化物去除的最大厚度。
(III)工艺的其它特征
本发明的淀积和COR蚀刻工艺的组合提供了修整工艺之间互相作用的的有益效果。例如，淀积条件之间的相互作用产生由COR蚀刻条件提供的给定构造的表面，从衬底12的表面上清除HIPOX氧化物18。结果，产生氧化硅外形，其中基极16和发射极28与提供非本征基极20和发射极28之间绝缘的TEOS相遇，从而提供期望的结构。
特别是，化学氧化物去除(COR)工艺是高选择性和自终止性的，从而使氧化硅的薄层例如HIPOX层18的受控去除到达期望的程度以及避免由HIPOX18的横向去除引起的不期望的钻蚀。通过比较，湿蚀刻工艺，不提供自终止和高选择性的组合，从而不能提供修整淀积和蚀刻工艺之间的互相作用的机会。
包括来自线49的HF和来自线53的NH3的反应气体的混合物最初在氧化硅HIPOX层18的表面上形成吸附反应物膜27。优选地，反应气体的混合物包括通过线47、阀48和线49引入反应室44中的HF(氟化氢)气体和通过线51、阀52和线53引入反应室44中的氨(NH3)气体的混合物，用来除去暴露窗口24″的底部处的多晶硅衬底12的表面的保形HIPOX氧化硅层18，参见图4H。
尽管这里讨论的化学反应设计成从硅中去除二氧化硅，还可以使用其它的化学材料的源的组合物和其它的化学步骤。例如，可以在设计用于精确蚀刻的本发明器件中使用许多不同的通常用水溶液的化学反应。
一些具体的源包括来自固态二氟化氨的气态蒸气；HF、NH3和H2O的溶液；HF、NH3和H2O的分离源；HF和NH3的分离源；连接HF的气态或溶液源的NH3/H2O溶液等。此外，可以在前驱体气体的等离子体产生HF和氨。可以使用除了水的溶剂或溶液，例如，酒精能代替水。又例如，形成在许多硅化物上的二氧化硅可与含有HF的凝聚层反应。除了二氧化硅的氧化物与含有HF和NH3或H2O的凝聚层反应。那样的一个例子是实验已示出HF蒸气化学反应(包括来自二氟化氨固体的蒸气)去除包括锗的氧化物。即使纯氧化锗也会反应。
存在几种低压或高温化学反应，其使用含有氨离子的固态源或含有氨和酸的分离源。氨是独特的，因为氨具有高蒸气压而通过与酸反应形成的含有氨离子的固体不是特别易挥发的。这样，蚀刻除氧化物以外的膜的许多水化学反应显示出在含有氨的凝聚膜中类似的反应。当蚀刻材料时，不必蚀刻大量的材料。例如，通过本发明的方法，可实现痕量金属污染物的除去。
由于在双极型制造中淀积基极以后不允许高温退火，当厚TEOS隔离层露出时，这种气相蚀刻很适合于在淀积硅之前预清洁含有硅的层。作为比较，当使用湿蚀刻时，根据退火的TEOS同HIPOX相比的10∶1的比率，如果除去100的HIPOX，那么TEOS的去除是大约1000。剩余的TEOS不足够用于隔离。用湿蚀刻损坏了TEOS层，导致发射极与基极的短路。
在可供选择的实施例中，预基极清洁工艺与上面所述的类似，除了用浅沟槽隔离(STI)区域之间的露出硅定义晶体管区域以外。用湿HF蚀刻能损坏STI区域，产生大的断片。我们发现SiGe外延附生能成功地生长在HF/氨的清洁表面上。没有观察到缺陷，并且氧的水平符合器件的要求。
(IV)露出氧化物腐蚀问题的解决方案
如上面所述的，问题(A)的特征在于通过从基极或发射极区域腐蚀掉露出的氧化硅，在发射极和基极之间产生短路或在STI和其它区域中产生不利的形貌，使得下面硅的后续硅化困难。由于在HF/氨气相蚀刻中，热氧化硅具有比TEOS或者其他类型的氧化硅高的反应速率(同水合HF蚀刻相比较，该处TEOS以比热氧化物高的速率蚀刻)，通过使用HF/氨气相蚀刻就能有效地解决该问题。因此，通过使用基极HIPOX的气相蚀刻能获得在预发射极清洁后形成的厚TEOS隔离，防止将隔离TEOS全部除去。这种气相蚀刻的一个重要的优势是不需要高温退火来硬化TEOS，避免了由于掺杂剂热扩散引起的任何基极退化。同样地，当与水合HF蚀刻比较时，在预基极清洁中，存在STI氧化硅的相当的或较少的腐蚀。
(V)钻蚀问题的解决方案
因为HF和氨与氧化硅反应，产生体积上膨胀的固态反应产物，所以就解决了在基极和发射极之间的隔离部件的钻蚀问题(上述的问题(B))。因为固态反应产物作为反应HF和氨的扩散阻挡层，所以它限制了钻蚀。氮化物侧壁间隔壁下方的氧化物结构不像在水蚀刻工艺中那样被损坏。尤其是，在气相蚀刻之后，根据过蚀刻的量，HIPOX的角外形可以被控制为尾状结构或者几乎垂直的外形，以便彻底地阻止钻蚀。在几个工序例如在淀积基极之前去除热氧化硅中，通过气相蚀刻阻止钻蚀是极其重要的。钻蚀还会联系到像缺陷、漏电和不期望的形貌这样的问题。
此外，通过阻止由在TEOS中产生的管道造成的任何潜在漏电，多晶硅HIPOX和气相蚀刻的组合还将提供更好的隔离，并且同时确保用于隔离和电容降低的足够厚的TEOS。
(VI)蚀刻渗透问题的解决方案
如上关于问题(C)的说明，参考图2A和2B，这个问题是水蚀刻能渗透后来成为用于伴随CMOS的多晶硅栅极的露出硅中的缺陷和裂缝，从而腐蚀下面的栅极氧化物。在本发明的优选实施例中，因为HF和氨与二氧化硅反应产生了体积上膨胀的固态反应产物并堵住了任何氧化硅线形裂缝，所以就解决了问题(C)。与溶解任何氧化硅和容易渗透任何裂缝的水蚀刻相比，堵住裂缝的本发明提供了有益效果。
(VII)剩余氧化物问题的解决方案
在基极外延附生期间，基极/集电极界面处再生长的剩余氧化硅能产生缺陷，导致发射极和集电极之间的漏电(上面所描述的问题(D))。如果使用第二水处理来去除再生长氧化硅，问题是硅也能被除去导致粗糙造成的缺陷。在本发明中避免了这些问题，由于气相氧化物蚀刻集成了后续的Si(或Si/Ge)生长工艺，使得在一单个真空系统中进行预清洁和生长工艺，从而避免原氧化物露出到空气中和再生长。由于在预基极氧化硅清洁中氧化硅再生长的巨大影响，能将氧化硅去除室与硅或硅/锗生长室集成是很重要的。HF和氨与二氧化硅的反应能在低压(10mTorr以下)下发生。与通常在大气压力或在至少几乇压力下发生的水清洁或现有蒸气HF清洁步骤相比，它能容易地与硅/SiGe生长室集成。
用于进行集成蚀刻/蒸发/淀积工艺的装置
图5和图6A-6C示出了具有能将晶片从用来产物蒸发的HF和氨反应室移动到Si或Si/Ge淀积室而不破坏真空的操作装置的设备。设备能将产物蒸发和Si或SiGe淀积室组合，并且它能是单个晶片的或批类型的。批多室设备的重要特征是能在室之间往复运动的可传输盒(具有氧化物蚀刻和硅淀积都适合的材料)。
图5是用于批处理装置的图，其中晶片船在工艺室之间往返。对于SiGe的应用，晶片在COR(HF和氨)反应室144中反应，然后返回进入用于COR反应产物蒸发的室170，最终进入硅/SiGe淀积室175。提供用于把盒从室推送到中央室172中的操作辙叉或转台的传输杆TR。可选择地，室170和175可以是一个和同一个室。
图6A-6C示出了根据本发明使用SiGe外延附生系统加工晶片的实施例。图6A示出了设备的左视图；图6B示出了前视图以及图6C示出了右视图。显示了水平方向，也可能是垂直方向。
图6B示出了连接到传输室的载入闭琐器LL，其包括向上到达左传输室171的左管道TTL和向上到达右传输室145的右管道TTR。左传输室171连接到图6A的左视图中所示的COR解吸室170。隔离阀IV隔离各种室以便当在反应室中发生反应时，在多个船操作的情况中，能发生往返传输。
晶片船90(示出了5个具体船位置90A-90E)容纳一批多个晶片。通过输送杆91或92，船90从载入闭琐器LL通过传输管道TTL和TTR运动到传输室171和145。然后传输杆94或95分别地拾起船并且把船运送到COR解吸室170中或运送到COR反应室144中。室170也可以是SiGe或Si炉。
在一些不同的位置示出船，以便可以用左管道TTL和右管道TTR把船从大气载入闭琐器LL运送到中央输送室，从该处船被分散到其它相连的工艺室。
船在传输室中横向地或斜向地传输，然后以与传输室内的移动平面或线成直角地插入到其它室中。插入可以是在通过在传输室中晶片船的移动形成的平面的一侧或两侧(并垂直于平面)。当插入是在两侧时，将在传输室的两侧有工艺室。图6A中的左侧视图示出了仅在传输室左侧的工艺室170。传输杆能把船拉进室内或者能处于自工艺室的传输室的相对侧并且能推进工艺室中。左栓是适当结合的。
下面描述上述装置的一些附加实施例。传输室171/145还可以包括大气载入闭琐器。可选择地，可以在每个传输室的末端提供大气载入闭琐器(与在传输室中晶片的移动共面或成同一直线)。
中央室172可包括可垂直移动的转台，具有适合的左栓；转台可具有其中的缩进或凹陷，以便于晶片船的操作和/或抓取和升高。晶片可以放置在转台中心或偏离中心，使得超过一个船可同时地占用转台。
当装置包括中央室时，传输杆可以安装在与中央室相对的工艺室上，以把船拉进工艺室内。可选择地，传输杆可以安装在与工艺室相对的中央室上，以便把晶片推进工艺室内。在这种情况下，工艺室不能彼此直接相对。
传输的每种类型能适合美国专利No.5,636,320中描述的室，或适合用于反应的独立室和用于通过蒸发或热解吸消除反应产物的独立室。
传输的每种类型能适合一个或更多的被安装成将晶片露出至HF和氨的混合物的室，通过传输室将该室连接到一个或更多被安装用于从晶片的表面上除去HF和氨与二氧化硅反应的产物的室。
可以把其它的工艺室连接到上述的设备以提供更进一步的工艺集成。这样的室可以包括用于多晶硅淀积、高级栅极电介质淀积或导体/接触线CVD的室。尤其是，一个或更多的管道炉可以连接至设备。晶片船的方向可以垂直于或平行于传输方向。晶片的平面可以垂直于或平行于地面。
值得注意地是，对于上述的气相蚀刻工艺的各种阶段，温度要求是不同的。HF/氨与氧化物的反应需要接近室温的稳定室温度。反应产物的蒸发通常需要接近100℃的室的温度，以便反应产物在从晶片上蒸发后不会再次凝结在室壁上。在单独的室内进行反应和蒸发消除了需要用于在蒸发后冷却室的额外时间。尤其是，当HF/氨气相蚀刻设备与热处理炉组合时存在益处；然后热处理炉能用于反应产物的蒸发。
已经结合上述具体实施例描述了本发明，本领域的技术人员可以认识到在附加的权利要求的精神和范围内，本发明实施时可以修改，也就是，可以在形式和细节上做出改变，而不脱离发明的精神和范围。因此，所有这样的改变都在本发明的范围内并且本发明包含下面权利要求的主旨。

Claims (20)

1、一种半导体制造方法，包括如下步骤：
形成穿过原硅酸四乙酯玻璃层和其下的中间层的开口，该开口向下延伸到含硅材料的露出表面以及该开口暴露包括该原硅酸四乙酯玻璃层和该中间层的侧壁的该开口的侧壁；
在该开口的侧壁上形成覆盖该原硅酸四乙酯玻璃层和该中间层的侧壁的侧壁间隔壁；以及
用化学氧化物去除工艺选择性地蚀刻该含硅材料，留下该原硅酸四乙酯玻璃层保持在原位以保护该中间层。
2、根据权利要求1的方法，其中该含硅材料包括高压氧化物材料。
3、根据权利要求1的方法，其中在该选择性蚀刻步骤期间，该原硅酸四乙酯玻璃层的一部分转变成固态反应产物以及该含硅材料的露出部分转变成固态反应产物。
4、根据权利要求1的方法，其中该选择性蚀刻步骤包括如下步骤：
在包括该原硅酸四乙酯玻璃层和该含硅材料的那些露出表面的上方形成HF和NH3的毯覆式吸附反应物膜；以及
然后将该原硅酸四乙酯玻璃层的一部分转变成固态反应产物，其中该原硅酸四乙酯玻璃层的一部分和该含硅材料的露出部分转变成固态反应产物。
5、根据权利要求3的方法，其中该蚀刻方法包括：
导入化学氧化物去除气体以在该含硅材料、侧壁间隔壁和该原硅酸四乙酯玻璃层的露出表面上形成HF和NH3的吸附反应物膜；
在该吸附反应物膜的下方形成该固态反应产物；
终止该化学氧化物去除气体进入到真空室中；以及
加热以从该真空室中除去该固态反应产物。
6、根据权利要求1的方法，其中该含硅材料的选择性蚀刻步骤在密闭的反应室中进行。
7、根据权利要求1的方法，其中该化学氧化物去除工艺使用HF和NH3蒸气的混合物。
8、根据权利要求1的方法，其中该蚀刻工艺包括：
通过打开通向化学氧化物去除反应气体源的阀使化学氧化物去除反应气体进入该密闭反应室中，在该密闭反应室中在大致上10毫乇或更低的低压下进行所述在该吸附反应物膜的下方形成固态反应产物的步骤；
通过关闭通向化学氧化物去除反应气体源的阀终止该化学氧化物去除气体进入到该密闭反应室中；以及
加热以从该密闭反应室中除去该固态反应产物。
9、根据权利要求8的方法，其中该化学氧化物去除工艺使用HF和NH3蒸气的混合物。
10、根据权利要求8的方法，其中在除去该反应产物之后在该开口中形成发射极，将从由硅烷和二氯硅烷构成的组中选择的发射极形成气体引入包括在超过发射极形成气体的分解温度下被加热的工件的室中来进行该步骤。
11、一种半导体制造方法，包括如下步骤：
形成穿过第一氧化硅材料和其下方的中间层的开口，该开口向下延伸到第二氧化硅材料的露出表面，以及该开口暴露包括该第一氧化硅材料和该中间层的侧壁的该开口的侧壁；
在该开口的侧壁上形成覆盖该第一氧化硅层和该中间层的侧壁的侧壁间隔壁；以及
用化学氧化物去除工艺选择性地蚀刻该第二氧化硅材料，留下该第一氧化硅层保持原位以保护该中间层。
12、根据权利要求11的方法，其中该第二氧化硅材料包括高压氧化物材料。
13、根据权利要求11的方法，其中第一氧化硅材料包括原硅酸四乙酯层，在该选择性蚀刻步骤期间，该原硅酸四乙酯层的一部分转变成固态反应产物以及该第二氧化硅材料的露出部分转变成固态反应产物。
14、根据权利要求13的方法，其中该选择性蚀刻步骤包括如下步骤：
在包括该原硅酸四乙酯层和该第二氧化硅材料的那些露出表面的上方形成HF和NH3的毯覆式吸附反应物膜；以及
然后将该原硅酸四乙酯层的一部分转变成固态反应产物，其中该原硅酸四乙酯层的一部分和该第二氧化硅材料的露出部分转变成固态反应产物。
15、根据权利要求13的方法，其中该蚀刻工艺包括：
导入化学氧化物去除气体以在该第二氧化硅材料、侧壁间隔壁和该原硅酸四乙酯层的露出表面上形成HF和NH3的吸附反应物膜；
在该吸附反应物膜的下方形成该固态反应产物；
终止该化学氧化物去除气体进入到该真空室中；以及
加热以从该真空室中除去该固态反应产物。
16、根据权利要求11的方法，其中该第二氧化硅材料的选择性蚀刻步骤在密闭的反应室中进行。
17、根据权利要求11的方法，其中该化学氧化物去除工艺使用HF和NH3蒸气的混合物。
18、根据权利要求16的方法，其中该蚀刻工艺包括：
通过打开通向化学氧化物去除反应气体源的阀让化学氧化物去除反应气体进入化学氧化物去除反应室中，在该化学氧化物去除反应室中在大致上10毫乇或更低的低压下进行所述在该吸附反应物膜下方形成固态反应产物的步骤；
通过关闭通向该化学氧化物去除反应气体源的阀终止该化学氧化物去除气体进入到该真空室内；以及
加热以从该真空室中除去该固态反应产物。
19、根据权利要求18的方法，其中该化学氧化物去除工艺使用HF和NH3蒸气的混合物。
20、一种用于半导体制造的成批处理设备，包括：
预清洁真空室；
超高真空炉淀积室，用于在超高真空压力下以低速率淀积SiGe层；
该预清洁室和该炉淀积室通过中间密闭室互相连接；以及
用于将多个晶片的盒从该预清洁室经该中间密闭室传送到该炉淀积室而不会破坏真空的装置，从而在该预清洁真空室和该炉淀积室之间移动工件期间保护该工件不暴露到大气中。
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Families Citing this family (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4833512B2 (ja) * 2003-06-24 2011-12-07 東京エレクトロン株式会社 被処理体処理装置、被処理体処理方法及び被処理体搬送方法
US20050218113A1 (en) * 2004-03-30 2005-10-06 Tokyo Electron Limited Method and system for adjusting a chemical oxide removal process using partial pressure
US20050227494A1 (en) * 2004-03-30 2005-10-13 Tokyo Electron Limited Processing system and method for treating a substrate
KR100525300B1 (ko) * 2003-12-23 2005-11-02 동부아남반도체 주식회사 소자분리막 형성 방법
US7214978B2 (en) * 2004-02-27 2007-05-08 Micron Technology, Inc. Semiconductor fabrication that includes surface tension control
US20050218114A1 (en) * 2004-03-30 2005-10-06 Tokyo Electron Limited Method and system for performing a chemical oxide removal process
US7144785B2 (en) * 2004-11-01 2006-12-05 Advanced Micro Devices, Inc. Method of forming isolation trench with spacer formation
JP4843285B2 (ja) * 2005-02-14 2011-12-21 東京エレクトロン株式会社 電子デバイスの製造方法及びプログラム
JP4895256B2 (ja) * 2005-02-23 2012-03-14 東京エレクトロン株式会社 基板の表面処理方法
JP2008544562A (ja) * 2005-06-27 2008-12-04 エヌエックスピー ビー ヴィ 半導体デバイス及びその製造方法
JP2007056336A (ja) * 2005-08-25 2007-03-08 Tokyo Electron Ltd 基板処理装置，基板処理装置の基板搬送方法，プログラム，プログラムを記録した記録媒体
WO2007049510A1 (ja) * 2005-10-27 2007-05-03 Tokyo Electron Limited 処理方法及び記録媒体
JP4890025B2 (ja) * 2005-12-28 2012-03-07 東京エレクトロン株式会社 エッチング方法及び記録媒体
JP4911980B2 (ja) * 2006-02-02 2012-04-04 東京エレクトロン株式会社 減圧処理装置
US7494545B2 (en) * 2006-02-03 2009-02-24 Applied Materials, Inc. Epitaxial deposition process and apparatus
US7795148B2 (en) * 2006-03-28 2010-09-14 Tokyo Electron Limited Method for removing damaged dielectric material
JP2007266455A (ja) * 2006-03-29 2007-10-11 Tokyo Electron Ltd 基板処理装置、基板処理方法及び記憶媒体
US7384835B2 (en) * 2006-05-25 2008-06-10 International Business Machines Corporation Metal oxide field effect transistor with a sharp halo and a method of forming the transistor
US7888745B2 (en) * 2006-06-21 2011-02-15 International Business Machines Corporation Bipolar transistor with dual shallow trench isolation and low base resistance
JP4913485B2 (ja) * 2006-06-29 2012-04-11 東京エレクトロン株式会社 エッチング方法及び記録媒体
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
JP5259125B2 (ja) * 2006-08-24 2013-08-07 富士通セミコンダクター株式会社 基板処理方法、半導体装置の製造方法、基板処理装置および記録媒体
US20080078743A1 (en) * 2006-09-28 2008-04-03 Munoz Andres F Elevated temperature chemical oxide removal module and process
DE102006046790B4 (de) * 2006-10-02 2014-01-02 Infineon Technologies Ag Integriertes Bauelement und Verfahren zum Trennen einer elektrisch leitfähigen Verbindung
JP5260861B2 (ja) * 2006-11-29 2013-08-14 東京エレクトロン株式会社 キャパシタ電極の製造方法と製造システムおよび記録媒体
US20080142483A1 (en) * 2006-12-07 2008-06-19 Applied Materials, Inc. Multi-step dep-etch-dep high density plasma chemical vapor deposition processes for dielectric gapfills
US7939422B2 (en) * 2006-12-07 2011-05-10 Applied Materials, Inc. Methods of thin film process
JP5105866B2 (ja) * 2006-12-28 2012-12-26 東京エレクトロン株式会社 キャパシタ電極の製造方法、エッチング方法およびエッチングシステム、ならびに記憶媒体
US7786016B2 (en) * 2007-01-11 2010-08-31 Micron Technology, Inc. Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide
US7977249B1 (en) 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US20100151677A1 (en) * 2007-04-12 2010-06-17 Freescale Semiconductor, Inc. Etch method in the manufacture of a semiconductor device
US8187486B1 (en) 2007-12-13 2012-05-29 Novellus Systems, Inc. Modulating etch selectivity and etch rate of silicon nitride thin films
US8252194B2 (en) 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US8357435B2 (en) 2008-05-09 2013-01-22 Applied Materials, Inc. Flowable dielectric equipment and processes
EP2316137A2 (en) * 2008-08-01 2011-05-04 Oerlikon Solar Ip Ag, Trübbach Method for manufacturing a photovoltaic cell structure
US7981763B1 (en) 2008-08-15 2011-07-19 Novellus Systems, Inc. Atomic layer removal for high aspect ratio gapfill
US8058179B1 (en) * 2008-12-23 2011-11-15 Novellus Systems, Inc. Atomic layer removal process with higher etch amount
US8482101B2 (en) * 2009-06-22 2013-07-09 International Business Machines Corporation Bipolar transistor structure and method including emitter-base interface impurity
US8511281B2 (en) * 2009-07-10 2013-08-20 Tula Technology, Inc. Skip fire engine control
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US8449942B2 (en) 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
SG181670A1 (en) * 2009-12-30 2012-07-30 Applied Materials Inc Dielectric film growth with radicals produced using flexible nitrogen/hydrogen ratio
US8329262B2 (en) 2010-01-05 2012-12-11 Applied Materials, Inc. Dielectric film formation using inert gas excitation
KR101528832B1 (ko) * 2010-01-06 2015-06-15 어플라이드 머티어리얼스, 인코포레이티드 유동성 유전체 층의 형성 방법
US8304351B2 (en) 2010-01-07 2012-11-06 Applied Materials, Inc. In-situ ozone cure for radical-component CVD
JP2013521650A (ja) 2010-03-05 2013-06-10 アプライド マテリアルズ インコーポレイテッド ラジカル成分ｃｖｄによる共形層
US8435902B2 (en) * 2010-03-17 2013-05-07 Applied Materials, Inc. Invertable pattern loading with dry etch
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8450191B2 (en) 2011-01-24 2013-05-28 Applied Materials, Inc. Polysilicon films by HDP-CVD
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
US8580664B2 (en) 2011-03-31 2013-11-12 Tokyo Electron Limited Method for forming ultra-shallow boron doping regions by solid phase diffusion
US8569158B2 (en) 2011-03-31 2013-10-29 Tokyo Electron Limited Method for forming ultra-shallow doping regions by solid phase diffusion
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
CN102305691B (zh) * 2011-05-23 2013-01-02 厦门保圣复材科技有限公司 球拍球杆重量平衡测试方法与系统
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US8536012B2 (en) 2011-07-06 2013-09-17 International Business Machines Corporation Bipolar junction transistors with a link region connecting the intrinsic and extrinsic bases
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
TWI674625B (zh) * 2011-10-05 2019-10-11 應用材料股份有限公司 原位羥化裝置
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US20140073106A1 (en) 2012-09-12 2014-03-13 International Business Machines Corporation Lateral bipolar transistor and cmos hybrid technology
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
CN104733283A (zh) * 2013-12-23 2015-06-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件表面预清洁方法
CN103730357A (zh) * 2014-01-07 2014-04-16 上海华虹宏力半导体制造有限公司 Npn晶体管及形成方法
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9472453B2 (en) 2014-03-13 2016-10-18 Qualcomm Incorporated Systems and methods of forming a reduced capacitance device
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
CN105097506B (zh) * 2014-04-29 2018-11-27 无锡华润上华科技有限公司 多晶硅发射极垂直npn晶体管的制造方法
US9337310B2 (en) 2014-05-05 2016-05-10 Globalfoundries Inc. Low leakage, high frequency devices
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US10050115B2 (en) 2014-12-30 2018-08-14 Globalfoundries Inc. Tapered gate oxide in LDMOS devices
US9431268B2 (en) 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
US9425041B2 (en) 2015-01-06 2016-08-23 Lam Research Corporation Isotropic atomic layer etch for silicon oxides using no activation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9899224B2 (en) 2015-03-03 2018-02-20 Tokyo Electron Limited Method of controlling solid phase diffusion of boron dopants to form ultra-shallow doping regions
US9722057B2 (en) * 2015-06-23 2017-08-01 Global Foundries Inc. Bipolar junction transistors with a buried dielectric region in the active device region
US9564341B1 (en) 2015-08-04 2017-02-07 Applied Materials, Inc. Gas-phase silicon oxide selective etch
WO2019226341A1 (en) 2018-05-25 2019-11-28 Lam Research Corporation Thermal atomic layer etch with rapid temperature cycling
JP7461923B2 (ja) 2018-07-09 2024-04-04 ラム リサーチ コーポレーション 電子励起原子層エッチング

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4917556A (en) 1986-04-28 1990-04-17 Varian Associates, Inc. Modular wafer transport and processing system
US5024570A (en) 1988-09-14 1991-06-18 Fujitsu Limited Continuous semiconductor substrate processing system
US5076205A (en) 1989-01-06 1991-12-31 General Signal Corporation Modular vapor processor system
US5223443A (en) 1992-02-19 1993-06-29 Integrated Device Technology, Inc. Method for determining wafer cleanliness
US5282925A (en) 1992-11-09 1994-02-01 International Business Machines Corporation Device and method for accurate etching and removal of thin film
JPH1036970A (ja) 1996-07-22 1998-02-10 Nissin Electric Co Ltd 薄膜気相成長装置
US6090683A (en) 1997-06-16 2000-07-18 Micron Technology, Inc. Method of etching thermally grown oxide substantially selectively relative to deposited oxide
US5980770A (en) 1998-04-16 1999-11-09 Siemens Aktiengesellschaft Removal of post-RIE polymer on Al/Cu metal line
US6620729B1 (en) * 2001-09-14 2003-09-16 Lsi Logic Corporation Ion beam dual damascene process

Also Published As

Publication number Publication date
JP2004193575A (ja) 2004-07-08
US6858532B2 (en) 2005-02-22
JP4009243B2 (ja) 2007-11-14
CN1507008A (zh) 2004-06-23
US20040110354A1 (en) 2004-06-10

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